JP4970552B2 - 補助容量配線駆動回路および表示装置 - Google Patents

補助容量配線駆動回路および表示装置 Download PDF

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Description

本発明は、補助容量配線駆動回路を備える表示装置に関するものである。
アクティブマトリクス型の液晶表示装置では、各画素電極にデータ信号を供給して、コモン電極との間の電圧を液晶に印加することにより表示を制御している。データ信号はコモン電圧を中心として正負両極性を取る交流信号として生成されるが、その振幅は電源供給系や消費電力による制限から限りがあり、液晶に印加される電圧範囲が必ずしも十分なコントラストを実現することのできるほどには大きくない。そこで、画素の補助容量配線を駆動して画素電極電位の突き上げおよび突き下げを行う容量結合駆動を行う液晶表示装置が提案されてきた。例えば、特許文献１〜３では、さらにこのような容量結合駆動を改良した駆動方式が開示されている。
これらの補助容量配線駆動回路には、図８の（ａ）の液晶表示装置１０１に示すように、ゲートドライバ（走査信号線駆動回路）１０３に対して画素部１０２を挟んで配置されたＣＳドライバ（補助容量配線駆動回路）１０４や、図８の（ｂ）の液晶表示装置１１１に示すように、画素部１１２に対して片側の額縁領域に配置されたドライバ１１３の中にゲートドライバ（走査信号線駆動回路）と一体に形成されたものがある。
図８の（ａ）のゲートドライバ１０３およびＣＳドライバ１０４の配置は液晶表示装置の狭額縁化に対応したものであり、ＣＳドライバ１０４が極性識別信号ＦＲを読み込むのに使用する走査信号は、ゲートドライバ１０３から出力された後に、画素部１０２上に設けられているゲートバスラインＧＬを介してＣＳドライバ１０４に入力される。一方、図８の（ｂ）のゲートドライバおよびＣＳドライバの配置は、従来のゲートドライバにＣＳドライバを組み込んだものであり、ＣＳドライバが極性識別信号ＦＲを読み込むのに使用する走査信号はドライバ１１３の内部でゲートドライバから受け取るようになっている。
日本国公開特許公報「特開２００７−４７７０３号公報（公開日：２００７年２月２２日）」 日本国公開特許公報「特開２００６−３１３３１９号公報（公開日：２００６年１１月１６日）」 日本国公開特許公報「特開平１０−３９２７７号公報（公開日：１９９８年２月１３日）」
しかしながら、図８の（ａ）に示す液晶表示装置１０１では、図１４に示すように、ＣＳドライバ１０４が走査信号をゲートドライバ１０３からゲートバスラインＧＬを介して受け取るため、ゲートバスラインＧＬがソースドライバ１０５によって駆動されるソースバスラインＳＬと交差することによるノイズ伝播をソースバスラインＳＬから受けやすい。そして、このような液晶表示装置はアモルファスシリコンや多結晶シリコンを材料とするｎチャネル極性のみあるいはｐチャネル極性のみからなる単極性のＴＦＴを用いた回路で構成されていることから、フローティング箇所が多い。フローティングが多い場合には図１５のようなメカニズムにより、フローティング箇所の電荷がディスチャージされ、その先に接続される回路の誤動作を引き起こす。アクティブマトリックスの表示装置では、ビデオの書きこみ等によるソースバスラインの電位変動によって発生するノイズがゲートラインにのる。さらに、ゲートドライバの出力のほとんどの期間がＬｏｗを出力しているため、ほぼすべてのゲートラインがゲートドライバのＬｏｗ電源にトランジスタを通じて電気的に接続されている。そのため、ゲートラインに発生したノイズがゲートドライバのＬｏｗ電源に伝播する。ノイズの発生したゲートラインやゲートドライバのＬｏｗ電源がその接続先に存在する回路のフローティング箇所に上述のディスチャージを引き起こすという問題がある。したがって、ゲートバスラインＧＬからＣＳドライバが電源ラインやゲートラインと電気的に接続される場合には、ノイズ伝播が起こりやすい。
また、ｎ極性においては低電位側電源の電位が、ｐ極性においては高電位側電源の電位がゲートドライバ１０３とＣＳドライバ１０４とで同じである。すなわち両者のＨｉｇｈおよびＬｏｗの論理レベルが等しいので、ノイズレベルはＣＳドライバ１０４にとってアクティブな論理レベルになりやすい。
従って、ゲートバスラインＧＬを走査信号のＯＦＦ電位としている期間にＣＳドライバ１０４内にノイズが侵入することにより、ＣＳドライバ１０４が誤った極性信号を記憶してしまう虞がある。一例として、図９の（ａ）に、ゲートバスラインＧＬが、ＣＳドライバ１０４の極性識別信号ＦＲを取り込むアナログスイッチとしてのｎチャネル型ＴＦＴ２０１のゲートに接続されている状態を示す。このとき、図９の（ｂ）に示すようにゲートドライバ１０３の電源とＣＳドライバ１０４の電源とがともに１０Ｖ／−５Ｖであるとすると、ゲートバスラインＧＬに乗ったノイズがＴＦＴ２０１をＯＮ状態にさせて、極性識別信号ＦＲの記憶回路出力ＯＵＴが誤った変化を起こしてしまう。これにより、ＣＳドライバ１０４は誤動作を起こす。
また、図８の（ｂ）に示す液晶表示装置１１１では、以下の図１０〜図１３に示すような経路でノイズがＣＳドライバ内に侵入してＣＳドライバが誤動作を起こす。
図１０では、ドライバ１１３は各ゲートバスラインＧＬに対応したステージ１１３ａを備えている。ステージ１１３ａは、ゲートドライバを構成するシフトレジスタステージ１１３ａと、ＣＳドライバを構成するＣＳドライバステージ１１３ｂとを備えている。画素部１１２上でソースバスラインＳＬからゲートバスラインＧＬに伝播したノイズは、ゲートバスラインＧＬからステージ１１３ａ内でＣＳドライバステージ１１３ｂの入力に伝達される。これによりＣＳドライバが誤動作を起こし、ＣＳ配線ＣＳＯＵＴに誤った信号を出力してしまう。
図１１では、ＣＳドライバステージ１１３ｃの入力をゲートバスラインＧＬから分離した構成としてあるが、この場合でも、図１２に示すように、ゲートバスラインＧＬに乗ったノイズは、ゲートドライバ側からｎ極性の場合の低電位側電源であるＧＶＳＳ電源を介してシフトレジスタステージ１１３ｂのシフト出力ＳＲｏｕｔに混入し、これがＣＳドライバの入力に伝達されてしまう。これによりＣＳドライバが誤動作を起こし、ＣＳ配線ＣＳＯＵＴに誤った信号を出力してしまう。
図１３に、このときのシフトレジスタステージ１１３ｂ内でのノイズの伝播経路を示す。ノイズはゲートバスラインＧＬから、走査信号の出力端子ｏｕｔを介してシフトレジスタステージ１１３ｂの内部に侵入し、トランジスタＴ３を通った後にＧＶＳＳ電源配線を伝わり、トランジスタＴ９を通ってシフト出力ＳＲｏｕｔに混入する。
このように、ＣＳドライバを備える従来の液晶表示装置には、ＣＳドライバがゲートバスラインからノイズを受けて誤動作するという問題があった。
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、走査信号線からノイズを受けても誤動作することを回避することのできる補助容量配線駆動回路およびそれを備えた表示装置を実現することにある。
本発明の補助容量配線駆動回路は、上記課題を解決するために、アクティブマトリクス型の表示装置の補助容量配線を駆動し、トランジスタとして同一導電型の複数のトランジスタのみを用いて構成され、走査信号線駆動回路の出力によって駆動される補助容量配線駆動回路において、出力段よりも前段の信号電圧を生成する、高電位側の電源電圧と低電位側の電源電圧とのうちの少なくとも一方が、走査信号線駆動回路の対応する論理レベル側の電源電圧と異なっていることを特徴としている。
上記の発明によれば、補助容量配線駆動回路の、出力段よりも前段の信号電圧を生成する、高電位側の電源電圧と低電位側の電源電圧とのうちの少なくとも一方が、走査信号線駆動回路の電源電圧と異なっているので、データ信号線から走査信号線に乗ったノイズが補助容量配線駆動回路の内部に侵入しても、ノイズにより補助容量配線駆動回路の論理レベルが乱されることを防止することができる。これにより、補助容量配線駆動回路の誤動作を防止することができる。
以上により、走査信号線からノイズを受けても誤動作することを回避することのできる補助容量配線駆動回路を実現することができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記補助容量配線駆動回路を構成するトランジスタはｎチャネル極性のみからなることを特徴としている。
上記の発明によれば、表示パネルに作りこむ補助容量配線駆動回路のように、補助容量配線駆動回路を構成するトランジスタをｎチャネル極性のみとするときには、フローティング箇所が多いため、電源電圧が走査信号線駆動回路と異なっているのはノイズによる誤動作を防止するのに非常に有効であるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記補助容量配線駆動回路の前記信号電圧を生成する低電位側の電源電圧は、前記走査信号線駆動回路の前記出力を生成する低電位側の電源電圧よりも高いことを特徴としている。
上記の発明によれば、補助容量配線駆動回路の信号電圧を生成する低電位側の電源電圧が、走査信号線駆動回路の出力を生成する低電位側の電源電圧よりも高いので、特にＬｏｗ論理がノイズによってＨｉｇｈ論理として誤認識することを防止することができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記補助容量配線駆動回路を構成するトランジスタはｐチャネル極性のみからなることを特徴としている。
上記の発明によれば、表示パネルに作りこむ補助容量配線駆動回路のように、補助容量配線駆動回路を構成するトランジスタをｐチャネル極性のみとするときには、フローティング箇所が多いため、電源電圧が走査信号線駆動回路と異なっているのはノイズによる誤動作を防止するのに非常に有効であるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記補助容量配線駆動回路の前記信号電圧を生成する高電位側の電源電圧は、前記走査信号線駆動回路の前記出力を生成する高電位側の電源電圧よりも低いことを特徴としている。
上記の発明によれば、補助容量配線駆動回路の信号電圧を生成する高電位側の電源電圧が、走査信号線駆動回路の出力を生成する高電位側の電源電圧よりも高いので、特にＨｉｇｈ論理がノイズによってＬｏｗ論理として誤認識することを防止することができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記補助容量配線駆動回路は、前記走査信号線駆動回路の各前記出力に対応したステージを備えており、各前記ステージは、第１スイッチ、第１メモリ回路、第１転送スイッチ、第１アナログスイッチ、第２スイッチ、第２メモリ回路、第２転送スイッチ、および、第２アナログスイッチを備えており、前記第１アナログスイッチおよび前記第２アナログスイッチは前記出力段に含まれており、前記第１スイッチは、補助容量電圧の極性を指示する第１極性判定信号の入力端子と前記第１メモリ回路との間に設けられて、各前記ステージに対応する前記走査信号線駆動回路の前記出力を制御信号としてＯＮ／ＯＦＦし、前記第１メモリ回路は、前記第１スイッチを通して取り込んだ前記第１極性判定信号を記憶するとともに第１記憶信号として出力し、前記第１転送スイッチは、前記第１メモリから出力される前記第１記憶信号を、入力されるクロック信号のタイミングに従って第１転送信号として転送し、前記第１アナログスイッチは、前記ステージの前記補助容量配線への出力端子と前記補助容量電圧の高電位側の電源との間に設けられて、前記第１転送スイッチから転送された前記第１転送信号を制御信号としてＯＮ／ＯＦＦし、前記第２スイッチは、前記補助容量電圧の極性を指示する前記第１極性判定信号とは逆極性の第２極性判定信号の入力端子と前記第２メモリ回路との間に設けられて、各前記ステージに対応する前記走査信号線駆動回路の前記出力を制御信号としてＯＮ／ＯＦＦし、前記第２メモリ回路は、前記第２スイッチを通して取り込んだ前記第２極性判定信号を記憶するとともに第２記憶信号として出力し、前記第２転送スイッチは、前記第２メモリから出力される前記第２記憶信号を、入力される前記クロック信号のタイミングに従って第２転送信号として転送し、前記第２アナログスイッチは、前記ステージの前記出力端子と前記補助容量電圧の低電位側の電源との間に設けられて、前記第２転送スイッチから転送された前記第２転送信号を制御信号としてＯＮ／ＯＦＦし、前記第１極性反転信号、前記第１記憶信号、前記第１転送信号、前記第２極性反転信号、前記第２記憶信号、および、前記第２転送信号の各電圧は前記信号電圧であることを特徴としている。
上記の発明によれば、補助容量配線駆動回路は、走査信号線駆動回路の各出力がアクティブになる度に、対応する補助容量配線に出力する補助容量電圧の極性を、誤動作せずに反転させることができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記第１スイッチおよび前記第２スイッチはトランジスタであることを特徴としている。
上記の発明によれば、第１スイッチおよび第２スイッチを容易に構成することができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記第１メモリ回路は、前記第１スイッチの出力端子および前記第１転送スイッチの入力端子と、前記第１記憶信号の低電位側の電源との間に接続された容量であり、前記第２メモリ回路は、前記第２スイッチの出力端子および前記第２転送スイッチの入力端子と、前記第２記憶信号の低電位側の電源との間に接続された容量であることを特徴としている。
上記の発明によれば、第１メモリ回路および第２メモリ回路を容易に構成することができるという効果を奏する。
本発明の補助容量配線駆動回路は、上記課題を解決するために、前記第１転送スイッチおよび前記第２転送スイッチは、前記クロック信号を制御信号としてＯＮ／ＯＦＦするトランジスタであることを特徴としている。
上記の発明によれば、第１転送スイッチおよび第２転送スイッチを容易に構成することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、前記補助容量配線駆動回路を備えていることを特徴としている。
上記の発明によれば、走査信号線からノイズを受けても誤動作することを回避することのできる表示装置を実現することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、前記補助容量配線駆動回路と前記走査信号線駆動回路とが、前記走査信号線を間に挟んで互いに分離されて形成されていることを特徴としている。
上記の発明によれば、補助容量配線駆動回路と走査信号線駆動回路とが走査信号線を間に挟んで互いに分離されて形成されている表示装置において、補助容量配線駆動回路が誤動作することを防止することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、前記補助容量配線駆動回路が、前記走査信号線駆動回路とともに前記走査信号線の一端側に形成されていることを特徴としている。
上記の発明によれば、補助容量配線駆動回路と走査信号線駆動回路とが走査信号線の同じ一端側に形成されている表示装置において、補助容量配線駆動回路が誤動作することを防止することができるという効果を奏する。
本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、ＣＳドライバの動作を示す信号のタイミングチャートである。 図１の動作を行うＣＳドライバの構成を示す回路ブロック図である。 図２のＣＳドライバの具体的構成例を示す回路図である。 ゲートドライバの構成を示す回路図である。 図４のゲートドライバの動作を示す信号のタイミングチャートである。 本発明の実施形態を示すものであり、第１の表示装置の構成を示す回路ブロック図である。 本発明の実施形態を示すものであり、第２の表示装置の構成を示す回路ブロック図である。 従来技術を示すものであり、（ａ）および（ｂ）は表示装置の構成を示すブロック図である。 従来技術を示すものであり、（ａ）は従来の第１のノイズ侵入経路を示す回路図であり、（ｂ）はノイズが乗った信号の波形図である。 従来の第２のノイズ侵入経路を示す回路図である。 従来の第３のノイズ侵入経路を示す回路図である。 第３のノイズ侵入経路によりノイズが乗った信号の波形図である。 第３のノイズ侵入経路を詳細に示す回路図である。 従来の課題を示すための表示装置のブロック図である。 従来の課題を示すためのノイズの伝播メカニズムを示す回路図である。
符号の説明
１、１１ 液晶表示装置（表示装置）
４ ＣＳドライバ（補助容量配線駆動回路）
１３ ドライバ（補助容量配線駆動回路）
ＶＤＤ 電源電圧（走査信号線駆動回路の高電位側の電源電圧、補助容量配線駆動回路の出力段よりも前段の信号電圧を生成する高電位側の電源電圧）
ＶＳＳ 電源電圧（補助容量配線駆動回路の出力段よりも前段の信号電圧を生成する低電位側の電源電圧）
ＧＶＳＳ 電源電圧（走査信号線駆動回路の低電位側の電源電圧）
ＶＣＳＨ 電源電圧（補助容量線配線の高電位側の電源電圧）
ＶＣＳＬ 電源電圧（補助容量線配線の低電位側の電源電圧）
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。
図６に、本実施形態に係る液晶表示装置（表示装置）１の構成を示す。
液晶表示装置１はアクティブマトリクス型の表示装置であり、画素部２、ゲートドライバ（走査信号線駆動回路）３、ＣＳドライバ（補助容量配線駆動回路）４、および、ソースドライバ（データ信号線）５を備えている。画素部２とゲートドライバ３との間はゲートバスライン（走査信号線）ＧＬで、画素部２とＣＳドライバ４との間はＣＳバスライン（補助容量配線）ＣＳＬで、画素部２とソースドライバ５との間はソースバスライン（データ信号線）ＳＬで、それぞれ接続されている。ＣＳバスラインＣＳＬは、各行毎に独立に駆動される。
画素部２は、複数の画素ＰＩＸ…がアレイ状に配置された構成である。各画素ＰＩＸは、ＴＦＴ２１、液晶容量ＣＬ、および、補助容量ＣＳを備えている。ＴＦＴ２１はアクティブマトリクス方式の画素ＰＩＸの選択素子であり、ゲートはゲートバスラインＧＬに、ソースはソースバスラインＳＬに、ドレインは画素電極２２に、それぞれ接続されている。液晶容量ＣＬは、画素電極２２と対向電極ＣＯＭとの間に液晶層が挟持されて構成される。補助容量ＣＳは、画素電極２２と補助容量配線ＣＳＬとの間に絶縁層が挟持されて構成される。
ゲートドライバ３は、複数のシフトレジスタステージ３ａ…が縦続接続されて構成されるシフトレジスタを備えている。各シフトレジスタステージ３ａは、セット入力端子ｓｅｔ、出力端子ｏｕｔ、および、クロック入力端子ｃｋ・ｃｋｂを備えている。ｋ段目（ｋ＝…、ｎ−１、ｎ、ｎ＋１、…）のシフトレジスタステージ３ａをＳＲｋ、ＳＲｋの出力端子ｏｕｔから出力される出力信号をＳＲｏｕｔｋと称し、ＳＲｋで表されるシフトレジスタステージ３ａは出力信号ＳＲｏｕｔｋによって、対応するゲートバスラインＧＬｋを駆動する。初段のシフトレジスタステージ３ａのセット入力端子ｓｅｔにはゲートスタートパルスＧＳＰが入力され、各シフトレジスタステージ３ａの出力端子ｏｕｔは、次段であるｋ＋１段目のシフトレジスタステージ３ａのセット入力端子ｓｅｔに接続されている。すなわち、各シフトレジスタステージ３ａの出力端子ｏｕｔから出力された出力信号ＳＲＯは、次段のシフトレジスタステージ３ａのセット信号となる。
また、奇数段目のシフトレジスタステージ３ａと偶数段目のシフトレジスタステージ３ａとのうち、一方にはクロック入力端子ｃｋにゲートクロック信号ＧＣＫ１が入力されるとともにクロック入力端子ｃｋｂにゲートクロック信号ＧＣＫ２が入力され、他方にはクロック入力端子ｃｋにゲートクロック信号ＧＣＫ２が入力されるとともにクロック入力端子ｃｋｂにゲートクロック信号ＧＣＫ１が入力される。ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２とは、互いに周期が等しく、アクティブな期間であるＨｉｇｈレベル期間が互いに重ならない関係にある。
ＣＳドライバ４はゲートドライバ３との間にゲートバスラインＧＬを挟んで形成されており、縦続接続された複数のＣＳドライバステージ４ａを備えている。各ＣＳドライバステージ４ａは、極性入力端子ｆｒ・ｆｒｂ、走査信号入力端子ｉｎ、出力端子ｏｕｔ、および、クロック入力端子ｃｋｂを備えている。ｋ段目（ｋ＝…、ｎ−１、ｎ、ｎ＋１、…）のＣＳドライバステージ４ａをＣＳｋ、ＣＳｋの出力端子ｏｕｔから出力される出力信号をＣＳＯＵＴｋと称し、ＣＳｋで表されるＣＳドライバステージ４ａは補助容量電圧としての出力信号ＣＳＯＵＴｋによって、対応するＣＳバスラインＣＳＬｋを駆動する。
各ＣＳドライバステージ４ａには、極性判定信号ＦＲ・ＦＲＢが一斉に入力される。極性判定信号ＦＲと極性判定信号ＦＲＢとは互いに逆相の関係にある。また、ｋ段目のＣＳドライバステージ４ａのクロック入力端子ｃｋｂには、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２とのうちの、ｋ段目のシフトレジスタステージ３ａのクロック入力端子ｃｋｂに入力されているほうのゲートクロック信号が入力される。
ソースドライバ５は、外部から供給される表示データに対応したデータ信号を、各ソースバスラインＳＬに出力する。
上記構成の液晶表示装置１では、画素部２、ゲートドライバ３、ＣＳドライバ４、および、ソースドライバ５を全てガラス基板上にアモルファスシリコン、多結晶シリコン、ＣＧシリコンなどを用いて作りこむ。また、ゲートドライバ３、ＣＳドライバ４、および、ソースドライバ５は、トランジスタとして同一導電型の複数のトランジスタのみを用いて構成され、ここでは特に上記トランジスタを全てｎチャネル型の極性のＴＦＴで形成する。
次に、図２に、ＣＳドライバ４が備える各ＣＳドライバステージ４ａの構成例をブロック図で示す。また、図３に図２の各ブロックを具体的な回路素子で構成した回路図を示す。
ＣＳドライバステージ４ａは、アナログスイッチ４１ａ・４１ｂ、メモリ回路４２ａ・４２ｂ、転送スイッチ４３ａ・４３ｂ、および、アナログスイッチ４４ａ・４４ｂを備えている。なお、図２では一例としてｎ段目のＣＳドライバステージ４ａを示しているため、適宜、符号に添字ｎが付されている。アナログスイッチ４１ａ・４１ｂ・４４ａ・４４ｂは、図３にトランジスタＴ１〜Ｔ４で示すように、全てｎチャネル型ＴＦＴで構成されている。
アナログスイッチ４１ａは、ゲートバスラインＧＬから入力される走査信号である出力信号ＳＲＯを制御信号としてＯＮ／ＯＦＦし、極性入力端子ｆｒに入力される極性判定信号ＦＲをメモリ回路４２ａ内に取り込むスイッチである。アナログスイッチ４１ｂは、ゲートバスラインＧＬから入力される走査信号である出力信号ＳＲＯを制御信号として、極性入力端子ｆｒｂに入力される極性判定信号ＦＲＢをメモリ回路４２ｂ内に取り込むスイッチである。アナログスイッチ４１ａは、図３ではトランジスタＴ１で構成されており、トランジスタＴ１のゲートに出力信号ＳＲＯが入力される。アナログスイッチ４３ｂは、図３ではトランジスタＴ２で構成されており、トランジスタＴ２のゲートに出力信号ＳＲＯが入力される。
メモリ回路４２ａはアナログスイッチ４３ａを通して取り込んだ極性判定信号ＦＲを記憶して記憶信号ＬＡを出力する。メモリ回路４２ｂはアナログスイッチ４３ｂを通して取り込んだ極性判定信号ＦＲＢを記憶して記憶信号ＬＢを出力する。メモリ回路４２ａは図３では容量Ｃ１で構成されており、容量Ｃ１はアナログスイッチ４１ａの出力端子と電源ＶＳＳとの間に接続されている。メモリ回路４２ｂは図３では容量Ｃ２で構成されており、容量Ｃ２はアナログスイッチ４１ｂの出力端子と電源ＶＳＳとの間に接続されている。
転送スイッチ４３ａはメモリ回路４２ａから出力される記憶信号ＬＡを、クロック入力端子ｃｋｂから入力されるクロック信号ＣＫＢ（すなわちＣＫＢ１またはＣＫＢ２）のタイミングに従って、転送信号ＬＡＯとして転送する。転送スイッチ４３ｂはメモリ回路４２ａから出力される記憶信号ＬＡＢを、クロック入力端子ｃｋｂから入力されるクロック信号ＣＫＢ（すなわちＣＫＢ１またはＣＫＢ２）のタイミングに従って、転送信号ＬＡＯＢとして転送する。転送スイッチ４３ａは、図３ではトランジスタＴ３で構成され、トランジスタＴ３のゲートにクロック信号ＣＫＢが入力される。アナログスイッチ４３ｂは、図３ではトランジスタＴ４で構成され、トランジスタＴ４のゲートにクロック信号ＣＫＢが入力される。
極性判定信号ＦＲ・ＦＲＢ、記憶信号ＬＡ・ＬＡＢ、および、転送信号ＬＡＯ・ＬＡＯＢのＬｏｗを構成する低電位側の電源電圧ＶＳＳ（電源ＶＳＳの符号で代用する）、すなわち、ＣＳドライバステージ４ａの出力段よりも前段の信号電圧を生成する低電位側の電源電圧ＶＳＳは、アナログスイッチ４４ａ・４４ｂで構成されるＣＳドライバステージ４ａの出力段（すなわちＣＳドライバ４の出力段）における低電位側の電源電圧ＶＣＳＬと、ＶＳＳ＞ＶＣＳＬの関係にある。そして、本実施形態では、上記電源電圧ＶＳＳは、ゲートドライバ３の低電位側の電源電圧ＧＶＳＳよりも高く設定されている。
アナログスイッチ４４ａは、転送スイッチ４３ａから転送された転送信号ＬＡＯを制御信号としてＯＮ／ＯＦＦし、補助容量配線ＣＳＬの高電位側の電源電圧ＶＣＳＨを、出力信号ＣＳＯＵＴとして出力端子ｏｕｔに出力する。アナログスイッチ４４ｂは、転送スイッチ４３ｂから転送された転送信号ＬＡＯＢを制御信号としてＯＮ／ＯＦＦし、補助容量配線ＣＳＬの低電位側の電源電圧ＶＣＳＬを、出力信号ＣＳＯＵＴとして出力端子ｏｕｔに出力する。アナログスイッチ４４ａは、図３ではトランジスタＴ５で構成され、トランジスタＴ５のゲートに転送信号ＬＡＯが入力される。アナログスイッチ４４ｂは、図３ではトランジスタＴ６で構成され、トランジスタＴ６のゲートに転送信号ＬＡＯＢが入力される。
図１に、ＣＳドライバ４の各信号のタイミングチャートを示す。
前述したように、ＣＳドライバステージ４ａの出力段よりも前段の信号電圧を生成する低電位側の電源電圧ＶＳＳは、ゲートドライバ３の低電位側の電源電圧ＧＶＳＳよりも高く設定されている。
各ＣＳドライバステージ４ａでは、ゲートバスラインＧＬから入力される走査信号がＨｉｇｈとなるタイミングで極性判定信号ＦＲを取り込む。極性判定信号ＦＲ・ＦＲＢはクロック信号ＣＫ・ＣＫＢ（すなわちＣＫＢ１・ＣＫＢ２）と同じ周期でＨｉｇｈとＬｏｗとに切り替わっており、極性判定信号ＦＲ・ＦＲＢの各パルス期間内に、クロック信号ＣＫ・ＣＫＢの各パルス期間が収まるように、各信号のパルス期間が設定されている。また、クロック信号ＣＫがアクティブレベルであるＨｉｇｈである期間は極性判定信号ＦＲはＨｉｇｈであり、クロック信号ＣＫＢがアクティブレベルであるＨｉｇｈレベルである期間は極性判定信号ＦＲＢはＨｉｇｈである。
クロック信号ＣＫがＨｉｇｈレベルとなるある期間に走査信号がＨｉｇｈ期間となり、アナログスイッチ４１ａがＯＮ状態になると、極性判定信号ＦＲがメモリ回路４２ａに記憶され、メモリ回路４２ａは記憶信号ＬＡとしてＨｉｇｈを出力する。このＨｉｇｈの記憶信号は、同じＣＳドライバステージ４ａに次にＨｉｇｈの走査信号がＨｉｇｈ期間となるまで、すなわち１フレーム期間後まで、保持される。
転送スイッチ４３ａは、クロック信号ＣＫがＨｉｇｈとなった上記期間の直後にクロック信号ＣＫＢがＨｉｇｈとなるタイミングで、すなわちクロック信号ＣＫがＨｉｇｈとなってから１水平期間後に、Ｈｉｇｈとなる転送信号ＬＡＯを転送する。転送信号ＬＡＯは、転送スイッチ４３ａがＯＦＦ状態になると転送スイッチ４３ａとアナログスイッチ４４ａのゲートとの間がフローティングになることにより、次に転送スイッチ４３ａがＯＮ状態となるまで同じ電圧を保持することとなる。転送信号ＬＡＯのＨｉｇｈ期間は記憶信号ＬＡがＬｏｗになった直後のクロック信号ＣＫＢのＨｉｇｈへの立ち上がりタイミングまで続く。
極性判定信号ＦＲＢの取り込み経路では、極性判定信号ＦＲの取り込み経路とは各信号の極性が逆になる。すなわち、記憶信号ＬＡＢは記憶信号ＬＡと逆相になり、転送信号ＬＡＯＢは転送信号ＬＡＯと逆相になる。
これにより、転送信号ＬＡＯがＨｉｇｈとなっている期間にアナログスイッチ４４ａがＯＮ状態となるとともにアナログスイッチ４４ｂがＯＦＦ状態となって出力信号ＣＳＯＵＴはＨｉｇｈレベルである電源電圧ＶＣＳＨとなる。一方、転送信号ＬＡＯＢがＨｉｇｈとなっている期間にはアナログスイッチ４４ｂがＯＮ状態となるとともにアナログスイッチ４４ａがＯＦＦ状態となって、出力信号ＣＳＯＵＴはＬｏｗレベルである電源電圧ＶＣＳＬとなる。こうして、１フレーム毎に、ＣＳバスラインＣＳＬの電圧極性が反転する。
ＣＳドライバステージ４ａの出力段よりも前段の信号電圧を生成する電源電圧ＶＤＤおよび電源電圧ＶＳＳは、例えば１０Ｖ／０Ｖである。ここで、ＣＳドライバ４の上記低電圧側の電源電圧ＶＳＳは、ゲートドライバ３の低電圧側の電源電圧ＧＶＳＳ（後述のように例えば−５Ｖ）よりも高く設定されている。これにより、ゲートバスラインＧＬにソースバスラインＳＬからノイズが乗って、当該ノイズがＣＳドライバ４の内部に侵入したとしても、ノイズレベルが電源電圧ＶＳＳに対してＨｉｇｈ論理となるほどの高いレベルにはなりにくい。従って、ＣＳドライバ４は、侵入したノイズにより非アクティブレベルであるＬｏｗの信号が乱されて誤動作を起こすようなことがなく、正常な出力信号ＣＳＯＵＴを出力することができる。
次に、図４に、ゲートドライバ３が備える各シフトレジスタステージ３ａの構成例を示す。
シフトレジスタステージ３ａは、ｎチャネル型ＴＦＴからなるトランジスタＴ１１〜Ｔ１７、および、容量Ｃ１１〜Ｃ１３を備えている。
トランジスタＴ１１のゲートはセット入力端子ｓｅｔに、トランジスタＴ１１のドレインはゲートドライバ３の高電位側の電源ＶＤＤに、それぞれ接続されている。また、トランジスタＴ１１のソースは、トランジスタＴ１４のドレインと、ノードｎ１で接続されている。トランジスタＴ１２のゲートはノードｎ１に、トランジスタＴ１２のドレインはクロック入力端子ｃｋに、それぞれ接続されている。また、トランジスタＴ１２のソースはトランジスタＴ１３のドレインと接続されており、当該接続点はシフトレジスタステージ３ａの出力端子ｏｕｔとなっている。トランジスタＴ１３・Ｔ１４のソースはゲートドライバ３の低電位側の電源ＧＶＳＳに、トランジスタＴ１３・Ｔ１４のゲートは後述するノードｎ２に、それぞれ接続されている。また、ノードｎ１と出力端子ｏｕｔとの間に容量Ｃ１１が接続されている。
トランジスタＴ１５のゲートはクロック入力端子ｃｋに、トランジスタＴ１５のドレインは電源ＶＤＤに、それぞれ接続されている。また、トランジスタＴ１５のソースとトランジスタＴ１６のドレインとは互いに接続されており、当該接続点と電源ＧＶＳＳとの間に容量Ｃ１２が接続されている。トランジスタＴ１６のゲートはクロック入力端子ｃｋｂに接続されている。また、トランジスタＴ１６のソースはトランジスタＴ１７のドレインとノードｎ２で接続されている。ノードｎ２と電源ＧＶＳＳとの間に容量Ｃ１３が接続されている。
トランジスタＴ１７のゲートはセット入力端子ｓｅｔに、トランジスタＴ１７のソースは電源ＧＶＳＳに、それぞれ接続されている。
電源ＶＤＤの電圧ＶＤＤ（電源ＶＤＤの符号で代用する）および電源ＧＶＳＳの電圧ＧＶＳＳ（電源ＶＳＳの符号で代用する）は、例えば１０Ｖ／−５Ｖである。
図５に、図４のシフトレジスタステージ３ａで用いられる入力制御信号のタイミングチャートを示す。
クロック信号ＣＫ・ＣＫＢ（すなわちＣＫ１およびＣＫ２の一方と他方）は図１で説明したものと同じであり、セット入力信号ｓｅｔに図６で説明したセット信号Ｓｅｔが、クロック信号ＣＫＢのＨｉｇｈ期間に同期して入力されると、１水平期間後のクロック信号ＣＫのＨｉｇｈ期間にＨｉｇｈ期間となる出力信号ＳＲＯが出力端子ｏｕｔから出力され、走査信号となる。回路動作の概要を説明すると、図４において、セット信号ＳｅｔがＨｉｇｈのときはトランジスタＴ１１・Ｔ１２・Ｔ１７がＯＮ状態、トランジスタＴ１３・Ｔ１４がＯＦＦ状態となって、出力端子ｏｕｔにクロック信号ＣＫが出力信号ＳＲＯとして出力される。トランジスタＴ１５はクロック信号ＣＫがＨｉｇｈのときにＯＮ状態となって容量Ｃ１２を電源電圧ＶＤＤで充電する。トランジスタＴ１６はクロック信号ＣＫＢがＨｉｇｈのときにＯＮ状態となって、セット信号ＳｅｔがＬｏｗである間は容量Ｃ１３を容量Ｃ１２の電圧で繰り返し充電していき、電源電圧ＶＤＤまで充電する。セット信号ＳｅｔがＨｉｇｈとなってトランジスタＴ１７がＯＮ状態となったときには容量Ｃ１３は電源電圧ＧＶＳＳになるように放電する。
次に、図７に、本実施形態に係る他の液晶表示装置（表示装置）１１の構成を示す。液晶表示装置１１は、表示部２、ソースドライバ５、および、ドライバ１３を備えている。表示部２およびソースドライバ５は液晶表示装置１が備えるものと同じ構成である。ドライバ１３は複数のステージ１４…が縦続接続されて構成されている。各ステージはシフトレジスタステージ１４ａとＣＳドライバステージ１４ｂとを備えている。シフトレジスタステージ１４ａは液晶表示装置１のシフトレジスタステージ３ａと同じ内部構成であり、ＣＳドライバステージ１４ｂは液晶表示装置１のＣＳドライバステージ４ａと同じ内部構成である。そして、シフトレジスタステージ１４ａの出力端子ｏｕｔが、ＣＳドライバステージ１４ｂの走査信号入力端子ｉｎに接続されている。
この例ではＣＳドライバ（補助容量配線駆動回路）が、ゲートドライバ（走査信号線駆動回路）とともにゲートバスラインＧＬの一端側に形成されている、すなわち、液晶表示装置１１の同じ額縁に一体に形成されている。この構成でも、液晶表示装置１と同様に、ＣＳドライバの出力段よりも前段の信号電圧を生成する低電位側の電源電圧ＶＳＳを、ゲートドライバの低電位側の電源電圧ＧＶＳＳよりも高く設定することにより、ゲートバスラインＧＬにソースバスラインＳＬにノイズが乗って、当該ノイズがＣＳドライバ内に侵入しても、ＣＳドライバが誤動作することを防止することができる。
以上、本実施形態について説明した。
以上ではＴＦＴを全てｎチャネル極性のみで構成したが、これに限らず、ＴＦＴを全てｐチャネル極性で構成してもよい。その場合には、ＣＳドライバの出力段よりも前段の信号電圧を生成する高電位側の電源電圧を、ゲートドライバの高電位側の電源電圧よりも低く設定することにより、ゲートバスラインＧＬにソースバスラインＳＬにノイズが乗って、当該ノイズがＣＳドライバ内に侵入しても、ＣＳドライバが誤動作することを防止することができる。
また、上記例ではトランジスタを、ガラス基板上に作りこんだＴＦＴで構成したが、これに限らず、ｎチャネル極性のみあるいはｐチャネル極性のみで構成される一般の電界効果トランジスタを用いてトランジスタを構成してもよい。従って、各ドライバを外付けのドライバとしてもよい。また、これらのトランジスタの導電型すなわちチャネル極性は、少なくともゲートドライバとＣＳドライバとで揃っていればよく、ソースドライバなど他の回路までチャネル極性が揃っている必要はない。
また、上記例ではｎチャネル極性のときにＣＳドライバの出力段よりも前段の信号電圧を生成する低電位側の電源電圧をゲートドライバの低電位側の電源電圧よりも高くし、ｐチャネル極性のときにＣＳドライバの出力段よりも前段の信号電圧を生成する高電位側の電源電圧をゲートドライバの高電位側の電源電圧よりも低くしたが、これに限ることはない。例えば、ｎチャネル極性のときにＣＳドライバの出力段よりも前段の信号電圧を生成する高電位側の電源電圧をゲートドライバの高電位側の電源電圧よりも高くしたり、ｐチャネル極性のときにＣＳドライバの出力段よりも前段の信号電圧を生成する低電位側の電源電圧をゲートドライバの低電位側の電源電圧よりも低くしたりしてもよい。すなわち、トランジスタがノイズによりＨｉｇｈ論理とＬｏｗ論理とを区別して動作できるように、ＣＳドライバの出力段よりも前段の信号電圧を生成する高電位側と低電位側との電源電圧のうちの少なくとも一方を、ゲートドライバと異ならせればよい。
また、図１０、図１１のようにゲートドライバとＣＳドライバとが画素部の一端側に形成される場合でも、ＣＳドライバの出力段よりも前段の信号電圧を生成する高電位側と低電位側との電源電圧のうちの少なくとも一方を、ゲートドライバと異ならせることにより、ＣＳドライバの誤動作を防止することができる。
従って、ＣＳドライバが用いる走査信号線駆動回路の出力としては、図６、図７、および図１０のように走査信号線の信号でもよいし、図１１のように走査信号線駆動回路のシフトレジスタステージを含む各段が出力する他段（図１１では次段）へのセット信号でもよい。
また、本発明は、補助容量配線駆動回路であるが、ＩＰＳ駆動時の対向配線駆動回路でも同様に適応可能である。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の補助容量配線駆動回路は、以上のように、出力段よりも前段の信号電圧を生成する、高電位側の電源電圧と低電位側の電源電圧とのうちの少なくとも一方が、走査信号線駆動回路の電源電圧と異なっている。
以上により、走査信号線からノイズを受けても誤動作することを回避することのできる補助容量配線駆動回路を実現することができるという効果を奏する。
発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
本発明は、液晶表示装置に特に好適に使用することができる。

Claims (12)

  1. アクティブマトリクス型の表示装置の補助容量配線を駆動し、トランジスタとして同一導電型の複数のトランジスタのみを用いて構成され、走査信号線駆動回路の出力によって駆動される補助容量配線駆動回路において、
    出力段よりも前段の信号電圧を生成する、高電位側の電源電圧と低電位側の電源電圧とのうちの少なくとも一方が、前記走査信号線駆動回路の前記出力を生成する電源電圧と異なっていることを特徴とする補助容量配線駆動回路。
  2. 前記補助容量配線駆動回路を構成するトランジスタはｎチャネル極性のみからなることを特徴とする請求項１に記載の補助容量配線駆動回路。
  3. 前記補助容量配線駆動回路の前記信号電圧を生成する低電位側の電源電圧は、前記走査信号線駆動回路の前記出力を生成する低電位側の電源電圧よりも高いことを特徴とする請求項２に記載の補助容量配線駆動回路。
  4. 前記補助容量配線駆動回路を構成するトランジスタはｐチャネル極性のみからなることを特徴とする請求項１に記載の補助容量配線駆動回路。
  5. 前記補助容量配線駆動回路の前記信号電圧を生成する高電位側の電源電圧は、前記走査信号線駆動回路の前記出力を生成する高電位側の電源電圧よりも低いことを特徴とする請求項４に記載の補助容量配線駆動回路。
  6. 前記補助容量配線駆動回路は、前記走査信号線駆動回路の各前記出力に対応したステージを備えており、
    各前記ステージは、第１スイッチ、第１メモリ回路、第１転送スイッチ、第１アナログスイッチ、第２スイッチ、第２メモリ回路、第２転送スイッチ、および、第２アナログスイッチを備えており、
    前記第１アナログスイッチおよび前記第２アナログスイッチは前記出力段に含まれており、
    前記第１スイッチは、補助容量電圧の極性を指示する第１極性判定信号の入力端子と前記第１メモリ回路との間に設けられて、各前記ステージに対応する前記走査信号線駆動回路の前記出力を制御信号としてＯＮ／ＯＦＦし、
    前記第１メモリ回路は、前記第１スイッチを通して取り込んだ前記第１極性判定信号を記憶するとともに第１記憶信号として出力し、
    前記第１転送スイッチは、前記第１メモリ回路から出力される前記第１記憶信号を、入力されるクロック信号のタイミングに従って第１転送信号として転送し、
    前記第１アナログスイッチは、前記ステージの前記補助容量配線への出力端子と前記補助容量電圧の高電位側の電源との間に設けられて、前記第１転送スイッチから転送された前記第１転送信号を制御信号としてＯＮ／ＯＦＦし、
    前記第２スイッチは、前記補助容量電圧の極性を指示する前記第１極性判定信号とは逆極性の第２極性判定信号の入力端子と前記第２メモリ回路との間に設けられて、各前記ステージに対応する前記走査信号線駆動回路の前記出力を制御信号としてＯＮ／ＯＦＦし、
    前記第２メモリ回路は、前記第２スイッチを通して取り込んだ前記第２極性判定信号を記憶するとともに第２記憶信号として出力し、
    前記第２転送スイッチは、前記第２メモリ回路から出力される前記第２記憶信号を、入力される前記クロック信号のタイミングに従って第２転送信号として転送し、
    前記第２アナログスイッチは、前記ステージの前記出力端子と前記補助容量電圧の低電位側の電源との間に設けられて、前記第２転送スイッチから転送された前記第２転送信号を制御信号としてＯＮ／ＯＦＦし、
    前記第１極性判定信号、前記第１記憶信号、前記第１転送信号、前記第２極性判定信号、前記第２記憶信号、および、前記第２転送信号の各電圧は前記信号電圧であることを特徴とする請求項１から５までのいずれか１項に記載の補助容量配線駆動回路。
  7. 前記第１スイッチおよび前記第２スイッチはトランジスタであることを特徴とする請求項６に記載の補助容量配線駆動回路。
  8. 前記第１メモリ回路は、前記第１スイッチの出力端子および前記第１転送スイッチの入力端子と、前記第１記憶信号の低電位側の電源との間に接続された容量であり、
    前記第２メモリ回路は、前記第２スイッチの出力端子および前記第２転送スイッチの入力端子と、前記第２記憶信号の低電位側の電源との間に接続された容量であることを特徴とする請求項６または７に記載の補助容量配線駆動回路。
  9. 前記第１転送スイッチおよび前記第２転送スイッチは、前記クロック信号を制御信号としてＯＮ／ＯＦＦするトランジスタであることを特徴とする請求項６から８までのいずれか１項に記載の補助容量配線駆動回路。
  10. 請求項１から９までのいずれか１項に記載の補助容量配線駆動回路を備えていることを特徴とする表示装置。
  11. 前記補助容量配線駆動回路と前記走査信号線駆動回路とが、走査信号線を間に挟んで互いに分離されて形成されていることを特徴とする請求項１０に記載の表示装置。
  12. 前記補助容量配線駆動回路が、前記走査信号線駆動回路とともに走査信号線の一端側に形成されていることを特徴とする請求項１０に記載の表示装置。
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