JPH0823238A - バッファ回路及び画像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 トランジスタの耐圧を高くせずともバッファ
回路の入出力特性の線形領域を拡大することができるバ
ッファ回路を得る。 【構成】 ソースフォロワ型ＮＭＯＳ線形回路１を入力
初段に、ソースフォロワ型ＰＭＯＳ線形回路２ａを入力
次段に用いてバッファ回路１０１を構成し、該ＮＭＯＳ
線形回路１を第１の高電位電源Ｖｄｄ及び第１の低電位
電源Ｖｓｓにより駆動し、該ＰＭＯＳ線形回路２ａを第
２の高電位電源Ｖｄｄ’及び第２の低電位電源Ｖｓｓ’
により駆動するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バッファ回路，及び
該バッファ回路を用いた画像表示装置に関し、特に、該
バッファ回路の線形動作領域を拡大するための回路構成
に関する。

【０００２】

【従来の技術】薄型画像表示装置として代表的なものの
ひとつにアクティブマトリクス駆動方式の液晶表示装置
がある。該液晶表示装置は、ガラス板等の透過型絶縁基
板上に非晶質薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ：以下ＴＦＴと称する。）等のス
イッチング素子がマトリクス状に配列して形成され、併
せてデータ信号線、走査信号線等の各配線も形成された
構造の表示電極基板を用いている。この種の液晶表示装
置は表示品位が高く、表示電極基板として利用される透
過型絶縁基板の面積（大きさ）に対する制約が少なく、
反射型，透過型のいずれのタイプの液晶表示にも対応可
能なため広く用いられている。

【０００３】このような液晶表示装置では、スイッチン
グ素子を備えた画素部分に、データ信号及び走査信号を
供給するための駆動回路，つまりデータ信号線駆動回路
及び走査信号線駆動回路を表示電極基板に接続する必要
がある。この接続方法として、ポリイミド樹脂薄膜ベー
ス等に銅薄膜線を多数形成した接続フィルムを用いるフ
ィルムキャリア方式、表示電極基板上に直接駆動回路を
実装するＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式等
がある。

【０００４】近年では、表示用電極上のスイッチング素
子を形成すると同時に上記駆動回路を該スイッチング素
子と一体形成し、回路素子の実装効率を向上するドライ
バモノリシック技術の開発が行われている。

【０００５】しかし、現在スイッチング素子として一般
的に用いられている非晶質シリコンＴＦＴを用いたので
は、駆動能力が不足するため、このドライバモノリシッ
クの実現が困難である。そこで、駆動能力を向上させた
多結晶シリコンＴＦＴを用いてドライバモノリシック技
術の開発が進められている。上記多結晶シリコンＴＦＴ
は、トランジスタを構成する半導体層として多結晶シリ
コン薄膜を用いたものである。

【０００６】上述したように、ドライバモノリシック技
術を実現するには多結晶シリコンＴＦＴを用いることが
不可欠であるが、該ＴＦＴにはソース，ドレイン耐圧の
問題、ＮＭＯＳトランジスタとＰＭＯＳトランジスタと
では閾値電圧に大きな差があり、また閾値そのものの値
が大きいという問題がある。これらＴＦＴの問題に起因
して、液晶表示装置の駆動回路、特にデータ信号線駆動
回路における最終段の出力回路として用いられているバ
ッファ回路は、その線形動作領域が狭いものとなってし
まうという不具合が生じていた。

【０００７】図８は、上記データ信号線駆動回路の出力
回路として用いられているソースフォロワ型線形回路を
２段用いて構成したバッファ回路の一例を示す。図にお
いて２００は上記バッファ回路で、初段のＮＭＯＳ線形
回路１と次段のＰＭＯＳ線形回路２とから構成されてい
る。

【０００８】上記初段のＮＭＯＳ線形回路１は、高電位
側電源Ｖｄｄ及び低電位側電源Ｖｓｓ間に直列に接続さ
れた２個のＮＭＯＳトランジスタＴｒ１及びＴｒ２から
なる。第１のＮＭＯＳトランジスタＴｒ１のドレイン電
極は電源Ｖｄｄに、そのゲート電極は入力端子Ｖｉｎ
に、ソース電極は第２のＮＭＯＳトランジスタＴｒ２の
ドレイン電極に接続されている。該トランジスタＴｒ２
のソース電極は電源Ｖｓｓに接続され、上記両トランジ
スタの接続点が次段への出力ノードＶｏ’となってい
る。そしてこのＮＭＯＳ線形回路１は、トランジスタＴ
ｒ２のゲート電極にバイアス電圧ＶＢＮが印加されるよ
うになっている。

【０００９】また、上記次段のＰＭＯＳ線形回路２は、
高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓ間に直列に
接続された２個のＰＭＯＳトランジスタＴｒ３及びＴｒ
４からなる。第３のＰＭＯＳトランジスタＴｒ３のソー
ス電極は高電位電源Ｖｄｄに、そのドレイン電極は第４
のＰＭＯＳトランジスタＴｒ４のソース電極に接続され
ている。該トランジスタＴｒ４のゲート電極は前段のＮ
ＭＯＳトランジスタＴｒ１、Ｔｒ２の接続点に、そのド
レイン電極は電源Ｖｓｓに接続されている。そしてこの
ＰＭＯＳ線形回路２は、トランジスタＴｒ３のゲート電
極にバイアス電圧ＶＢＰが印加されるようになってお
り、上記両トランジスタＴｒ３，Ｔｒ４の接続点は、上
記バッファ回路２００の出力端子Ｖｏｕｔ’となってい
る。

【００１０】ここでＮＭＯＳトランジスタＴｒ１および
Ｔｒ２、ＰＭＯＳトランジスタＴｒ３およびＴｒ４の素
子特性はそれぞれ同一であるものとする。

【００１１】またＶｉｎは上記バッファ回路２００の入
力信号、Ｖｏ’は初段線形回路１の出力、Ｖｏｕｔ’は
該バッファ回路２００の出力である。また、上記バイア
スＶＢＮはバイアス用ＮＭＯＳトランジスタＴｒ２の動
作状態が飽和領域となるような電圧である。Ｖｂｎはバ
イアス電位ＶＢＮが印加されているときのゲート，ソー
ス間の電位差である。同様に上記バイアスＶＢＰはバイ
アス用ＰＭＯＳトランジスタＴｒ３の動作状態が飽和領
域となるような電圧ある。Ｖｂｐは電位ＶＢＰが印加さ
れているときのゲート，ソース間の電位差である。

【００１２】さらに詳しくはトランジスタＴｒ２につい
て、 Ｖｂｎ＝（Ｔｒ２の閾値電圧Ｖｔｈｎ）＋（Ｔｒ２が飽
和領域に存在し、ある程度の電流が流れるためのマージ
ン電圧α） であり、 ＶＢＮ−Ｖｓｓ＝Ｖｔｈｎ＋α …（１） である。

【００１３】次に、トランジスタＴｒ３についてＶＢ
Ｐ、Ｖｂｐは、上記と同様に Ｖｂｐ＝Ｖｔｈｐ−α ＶＢＰ−Ｖｄｄ＝Ｖｔｈｐ−α …（２） である。

【００１４】ここで、マージン電圧αの値は１〜２Ｖ程
度で、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで
同じ大きさとするのが通例である。

【００１５】次に上記バッファ回路の動作について説明
する。

【００１６】まずＮＭＯＳトランジスタＴｒ１、Ｔｒ２
で構成されたＮＭＯＳ線形回路において、トランジスタ
Ｔｒ２には、その動作状態が飽和領域となるようなバイ
アスＶｂｎがゲート，ソース間に印加されている。この
時該トランジスタＴｒ２のソース，ドレイン間に流れる
電流Ｉｓｄ２は、動作状態が飽和領域となることから次
式で表される。

【００１７】Ｉｓｄ２＝（１／２）・Ｃｏｘ・μ（Ｗ／
Ｌ）・（Ｖｂｎ−Ｖｔｈｎ）² Ｃｏｘ：ゲート絶縁膜容量 Ｗ：トランジ
スタのチャネル幅 μ ：キャリア移動度 Ｌ：トランジ
スタのチャネル長 上記トランジスタＴｒ１に流れる電流Ｉｓｄ１の経路
は、トランジスタＴｒ１，Ｔｒ２の接続点で次段側へ分
岐しているが、この分岐した電流経路は、トランジスタ
Ｔｒ４のゲートにつながっており、電気的にはほぼ開放
状態にある。このため、定常状態においてＩｓｄ１は Ｉｓｄ１＝Ｉｓｄ２ となる。

【００１８】従って、トランジスタＴｒ２に電流Ｉｓｄ
２を流すためのゲート，ソース間の電位差がＶｂｎであ
り、Ｔｒ１とＴｒ２の素子特性が同一であることから、
トランジスタＴｒ１のゲート，ソース間の電位差もＶｂ
ｎとなり、初段回路１の出力Ｖｏ’は Ｖｏ’＝Ｖｉｎ−Ｖｂｎ となる。

【００１９】次段のＰＭＯＳトランジスタＴｒ３、Ｔｒ
４で構成したＰＭＯＳ線形回路２についても、トランジ
スタＴｒ３のゲート，ソース間に動作状態が飽和領域と
なるような電圧Ｖｂｐが印加されているために、前段と
は極性の違いのみで同様の動作を行う。従ってＶｏｕ
ｔ’は Ｖｏｕｔ’＝Ｖｏ’−Ｖｂｐ となり、Ｖｉｎとの関係をみると Ｖｏｕｔ’＝Ｖｉｎ−Ｖｂｎ−Ｖｂｐ …（３） となる。

【００２０】ここで、理想的なバッファ回路の入出力特
性は Ｖｏｕｔ’＝Ｖｉｎ であるので、該バッファ回路は−（Ｖｂｐ＋Ｖｂｎ）分
のオフセットを有していることがわかる。

【００２１】該バッファ回路の入出力特性を図９に示
す。

【００２２】同図において、曲線４はＮＭＯＳ線形回路
１の入出力特性を、曲線５はＰＭＯＳ線形回路２の入出
力特性を示す。該バッファ回路への入力信号Ｖｉｎを線
分４ａで示すと、曲線４における直線部分に対応した線
分４ｂが一段目ＮＭＯＳ線形回路の線形動作領域の出力
範囲に相当し、これが次段へ出力される。

【００２３】次に一段目ＮＭＯＳ線形回路の出力Ｖｏ’
（線分４ｂ）が二段目ＰＭＯＳ線形回路２への入力信号
（線分５ａ）となり、曲線５の直線部分に対応した線分
５ｂが該バッファ回路の線形動作領域の出力範囲Ｖｏｕ
ｔ’に相当する。この場合、一段目の線形動作領域の出
力範囲（線分５ａ）が二段目回路の線形動作領域に対応
する入力範囲（線分５ｃ）から逸脱している部分が広く
存在しており、この逸脱部分は図９では線分３の長さで
表されている。

【００２４】上述した要因により該バッファ回路の線形
動作領域が狭められることとなる。また、閾値電圧の絶
対値が大きければ大きいほどバイアス電圧ＶＢＮは大き
く、バイアス電圧ＶＢＰは小さくとらなければならなく
なり、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの
閾値電圧の絶対値の差が大きければ大きいほど線分３が
長くなり、バッファ回路の線形動作領域がより狭められ
ることとなる。

【００２５】ところで、バッファ回路の線形動作領域を
広く取るためには電源電圧を高くすればよいが、そのた
めには、トランジスタの耐圧を高くすることが必要とな
る。しかしドライバモノリシック技術に不可欠な多結晶
シリコントランジスタは単結晶シリコントランジスタよ
りも耐圧が低いというのが現状であり、トランジスタの
耐圧を高くすることは困難である。

【００２６】また、理想的なバッファ特性を得るために
は、上記オフセット（−Ｖｂｐ−Ｖｂｎ）を無くすこと
が考えられる。ここで、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタの閾値電圧の絶対値を比較すると、これ
らの値が同等であれば上記条件を満足できるが、通常Ｐ
ＭＯＳトランジスタの閾値電圧の絶対値の方がＮＭＯＳ
トランジスタのものより大きい。このためＮＭＯＳトラ
ンジスタのゲート，ソース間の電位差Ｖｂｎ中のマージ
ン電圧αを必要以上に大きく取ることで上記条件を満た
すことができるが、各トランジスタのゲート，ソース間
の電位差Ｖｂｎ及びＶｂｐを大きく取れば取るほどトラ
ンジスタの動作が飽和領域から逸脱し線形回路が正常な
動作を行わなくなり、バッファ回路としての線形動作領
域が狭くなる。

【００２７】したがって、ある入力電圧に対してはオフ
セットをなくしてＶｏｕｔ’＝Ｖｉｎとすることはでき
るがバッファ回路の線形動作領域が極めて狭くなるため
に有効な解決法とは言えない。

【００２８】

【発明が解決しようとする課題】上述したように、ソー
スフォロワ型線形回路ではオフセットを有するので、同
一の電源で駆動した場合、バイアス電圧により入出力特
性の線形領域が狭められるという根本的な要因をもって
いる。また、電源電圧を高くすることで該線形回路の線
形動作領域を拡大することができるがトランジスタの耐
圧の点から限界がある。さらにＮＭＯＳトランジスタと
ＰＭＯＳトランジスタの閾値電圧が異なる場合には該バ
ッファ回路にオフセットが生じていた。

【００２９】この発明は、上記のような問題点を解決す
るためになされたもので、トランジスタの耐圧を高くせ
ずともバッファ回路の入出力特性の線形領域を拡大する
ことができるバッファ回路を得ることが本発明の目的で
ある。

【００３０】また、オフセットのないバッファ回路を得
ることが本発明の目的である。

【００３１】さらに、該バッファ回路を含む映像表示装
置を得ることが本発明の目的である。

【００３２】

【課題を解決するための手段】この発明に係るバッファ
回路は、入力信号に対して出力信号が線形関係となる線
形回路を複数段接続してなり、該各線形回路を、各々異
なる電源電圧により駆動するよう構成しており、そのこ
とにより上記目的が達成される。

【００３３】また、前記各線形回路に供給する電源電圧
は、本バッファ回路の線形動作領域が最大となるようそ
れぞれ所定の値に設定されているのが好ましい。

【００３４】この発明に係るバッファ回路は、ＮＭＯＳ
トランジスタからなるＮＭＯＳ線形回路と、ＰＭＯＳト
ランジスタからなるＰＭＯＳ線形回路とをシリアルに複
数段接続してなり、前記ＮＭＯＳ線形回路の段数ｎと、
ＰＭＯＳ線形回路の段ｍ（ｎ，ｍは正整数）とは、ＮＭ
ＯＳ線形回路における電圧シフトＶｂｎと、ＰＭＯＳ線
形回路における電圧シフトＶｂｐとの間で、関係式ｎ・
Ｖｂｎ＋ｍ・Ｖｂｐ＝０で表される関係を満たしてお
り、そのことにより上記目的が達成される。

【００３５】また、前記線形回路は、第１及び第２の電
源間に直列に接続された２個の同一導電型のＭＯＳ型電
界効果トランジスタから構成し、一方のトランジスタの
ゲート電極に入力信号を、他方のトランジスタのゲート
電極に該トランジスタが飽和領域で動作するバイアス電
圧を印加するようにしたソースフォロワ型線形回路であ
ることが好ましい。

【００３６】この発明のバッファ回路は、ＮＭＯＳトラ
ンジスタからなるＮＭＯＳ線形回路と、ＰＭＯＳトラン
ジスタからなるＰＭＯＳ線形回路とをシリアルに複数段
接続してなり、該線形回路が、デプレッション型トラン
ジスタから構成されており、そのことにより式目的が達
成される。

【００３７】また、前記線形回路は、絶縁基板上に形成
された単結晶シリコン薄膜、または多結晶シリコン薄膜
を用いて形成したものであることが好ましい。

【００３８】また、前記線形回路は、該線形回路の周辺
回路、及びこれらの回路の出力により動作する能動素
子、若しくは能動回路とともに、同一基板上に形成した
ものであることが好ましい。

【００３９】この発明の画像表示装置は、マトリクス状
に配置された複数の表示画素を有し、タイミング信号に
同期してデータ信号線に映像信号を書き込むデータ信号
線駆動回路を備え、該データ信号線駆動回路が、上記構
成のバッファ回路を含んでおり、そのことにより、上記
目的が達成される。

【００４０】

【作用】本発明においては、入力信号に対して出力信号
が線形関係となる線形回路を複数段接続してなり、該各
線形回路を、各々異なる電源電圧により駆動するよう構
成したから、トランジスタの耐圧を高くせずともバッフ
ァ回路の入出力特性の線形領域を拡大することができ
る。

【００４１】本発明においては、ＮＭＯＳトランジスタ
からなるＮＭＯＳ線形回路と、ＰＭＯＳトランジスタか
らなるＰＭＯＳ線形回路とをシリアルに複数段接続し、
前記ＮＭＯＳ線形回路の段数ｎと、ＰＭＯＳ線形回路の
段ｍ（ｎ，ｍは正整数）とが、ＮＭＯＳ線形回路におけ
る電圧シフトＶｂｎと、ＰＭＯＳ線形回路における電圧
シフトＶｂｐとの間で、関係式ｎ・Ｖｂｎ＋ｍ・Ｖｂｐ
＝０で表される関係を満たすようにしたので、上記と同
様トランジスタの耐圧を高くせずともバッファ回路の入
出力特性の線形領域を拡大することができる。

【００４２】この発明においては、ＮＭＯＳトランジス
タからなるＮＭＯＳ線形回路と、ＰＭＯＳトランジスタ
からなるＰＭＯＳ線形回路とをシリアルに複数段接続し
てなり、該線形回路を、デプレッション型トランジスタ
から構成したので、バッファ回路のオフセットをなくす
ことができる。特にＮＭＯＳ、ＰＭＯＳトランジスタの
閾値電圧の絶対値が大きい、もしくはこれらの差が大き
い場合に有効である。

【００４３】この発明においては、データ信号線に映像
信号を書き込むデータ信号線駆動回路を、上記構成のバ
ッファ回路を含む構成としたので、画像表示装置の駆動
回路の線形動作領域を広げることができる。

【００４４】

【実施例】

（実施例１）図１は本発明の一実施例によるバッファ回
路の構成を示す回路図である。図において、１０１は本
実施例のバッファ回路で、これは初段と次段の２段のソ
ースフォロワ型線形回路１及び２ａから構成されてい
る。この初段の線形回路１は、ＮＭＯＳ線形回路で、第
１の高電位電源Ｖｄｄと第１の低電位電源Ｖｓｓとの間
に直列に接続された２個のＮＭＯＳトランジスタＴｒ
１、Ｔｒ２を有する。ここで、第１のトランジスタＴｒ
１のドレイン電極は第１の高電位側電源Ｖｄｄに、ゲー
ト電極は入力端子Ｖｉｎに、ソース電極は第２のトラン
ジスタＴｒ２のドレイン電極に接続されている。第２の
トランジスタＴｒ２のソース電極は第１の低電位側電源
Ｖｓｓに接続され、そのゲート電極にはバイアス電圧Ｖ
ＢＮが印加されるようになっている。

【００４５】上記次段の線形回路２ａはＰＭＯＳ線形回
路で、上記ＮＭＯＳ線形回路とは異なる第２の高電位電
源Ｖｄｄ’と第２の低電位電源Ｖｓｓ’との間に直列に
接続された２個のＰＭＯＳトランジスタＴｒ３、Ｔｒ４
を有する。ここで、第３のトランジスタＴｒ３のソース
電極は第２の高電位側電源Ｖｄｄ’に、ドレイン電極は
第４のトランジスタＴｒ４のソース電極に接続され、こ
れが出力端子Ｖｏｕｔになっている。そしてトランジス
タＴｒ３のゲート電極にはバイアス電圧ＶＢＰが印加さ
れるようになっている。また第４のトランジスタＴｒ４
のゲート電極はは前段のトランジスタＴｒ１、Ｔｒ２の
接続点に、ドレイン電極は第２の低電位電源Ｖｓｓ’に
接続されている。

【００４６】ここで上記ＮＭＯＳトランジスタＴｒ１お
よびＴｒ２、ＰＭＯＳトランジスタＴｒ３およびＴｒ４
の素子特性はそれぞれ同一であるものとする。

【００４７】次に作用効果について説明する。

【００４８】動作原理としては、二段目の電源電圧を一
段目と別電源としたこと以外は、従来の技術で述べたと
おりである。

【００４９】上記電源を用いた場合の該バッファ回路の
入出力特性を図２に示す。

【００５０】同図において、曲線１１はＮＭＯＳ線形回
路の入出力特性を、曲線１２はＰＭＯＳ線形回路の入出
力特性を示す。該バッファ回路への入力信号をＶｉｎと
すると、曲線１１における直線部分に対応した線分１１
ｂが一段目ＮＭＯＳ線形回路の線形領域の出力範囲Ｖｏ
に相当し、次段へ出力される。次に一段目ＮＭＯＳ線形
回路の出力Ｖｏ（線分１２ａ）が二段目ＰＭＯＳ線形回
路の入力信号となり、曲線１２の直線部分に対応した線
分１２ｂが二段目ＰＭＯＳ線形回路の線形領域の出力範
囲Ｖｏｕｔとなる。

【００５１】本実施例において、一段目ＮＭＯＳ線形回
路の線形出力範囲が二段目ＰＭＯＳ線形回路の線形入力
範囲から逸脱している部分が０になるような方向に二段
目線形回路の電源をシフトさせているために一段目の出
力Ｖｏの線形領域を有効にＶｏｕｔとして出力すること
ができる。

【００５２】また、最適なシフト量を図１を用いて説明
する。ゲート電圧をＶＧ、ドレイン電圧をＶＤ、ＮＭＯ
Ｓトランジスタの閾値電圧をＶｔｈｎ、ＰＭＯＳトラン
ジスタの閾値電圧をＶｔｈｐとして、ＮＭＯＳトランジ
スタの動作状態が飽和領域となる条件は、 ＶＧ≦ＶＤ＋Ｖｔｈｎ である。

【００５３】ＰＭＯＳトランジスタについては、 ＶＧ≧ＶＤ＋Ｖｔｈｐ である。

【００５４】この条件を満たす領域が該回路の線形領域
となる。

【００５５】ＮＭＯＳ構成段のＴｒ１、Ｔｒ２について
上記条件を当てはめるとトランジスタＴｒ１について
は、 Ｖｉｎ−Ｖｏ≦Ｖｄｄ−Ｖｏ＋Ｖｔｈｎ …（４） トランジスタＴｒ２については、 ＶＢＮ−Ｖｓｓ≦Ｖｏ−Ｖｓｓ＋Ｖｔｈｎ すなわち、 ＶＢＮ≦Ｖｏ＋Ｖｔｈｎ …（５） となる。ここで前述のようにＮＭＯＳ線形回路の出力Ｖ
ｏは、 Ｖｏ＝Ｖｉｎ−（ＶＢＮ−Ｖｓｓ） …（６） である。

【００５６】（４）、（５）、（６）式により、入力電
圧Ｖｉｎ、ＮＭＯＳ線形回路の出力電圧Ｖｏの線形領域
をそれぞれ求めると、入力電圧Ｖｉｎは、 ２ＶＢＮ−Ｖｔｈｎ−Ｖｓｓ≦Ｖｉｎ≦Ｖｄｄ＋Ｖｔｈ
ｎ となり、これに対する出力電圧Ｖｏは、 ＶＢＮ−Ｖｔｈｎ≦Ｖｏ≦Ｖｄｄ−ＶＢＮ＋Ｖｔｈｎ＋Ｖｓｓ …（７） となる。

【００５７】上記範囲内であればＮＭＯＳ線形回路の入
出力特性は線形となる。

【００５８】同様にＰＭＯＳ線形回路についても、トラ
ンジスタＴｒ３については、 ＶＢＰ−Ｖｄｄ’≧Ｖｏｕｔ−Ｖｄｄ’＋Ｖｔｈｐ ＶＢＰ≧Ｖｏｕｔ＋Ｖｔｈｐ …（８） となる。

【００５９】トランジスタＴｒ４については、 Ｖｏ−Ｖｏｕｔ≧Ｖｓｓ’−Ｖｏｕｔ＋Ｖｔｈｐ Ｖｏ≧Ｖｓｓ’＋Ｖｔｈｐ …（９） となる。

【００６０】ここで前述のようにＰＭＯＳ線形回路の出
力Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｏ−（ＶＢＰ−Ｖｄｄ’） …（１０） である。

【００６１】（８）、（９）、（１０）式より、ＰＭＯ
Ｓ線形回路の入力電圧Ｖｏ、出力電圧Ｖｏｕｔの線形領
域をそれぞれ求めると、入力電圧Ｖｏは、 Ｖｔｈｐ＋Ｖｓｓ’≦Ｖｏ≦２ＶＢＰ−Ｖｄｄ’−Ｖｔｈｐ …（１１） となり、出力電圧Ｖｏｕｔは、 Ｖｓｓ’＋Ｖｔｈｐ−ＶＢＰ＋Ｖｄｄ’≦Ｖｏｕｔ≦Ｖ
ＢＰ−Ｖｔｈｐ となり、上記範囲内であればＰＭＯＳ線形回路の入出力
特性は線形となる。

【００６２】ここで、バッファ回路としての線形領域を
最大にするにはＮＭＯＳ線形回路、及びＰＭＯＳ線形回
路の線形領域を一致させればよく、（７）、（１１）式
からＬＯＷ側の条件としては ＶＢＮ−Ｖｔｈｎ＝Ｖｔｈｐ＋Ｖｓｓ’ Ｖｓｓ’＝ＶＢＮ−Ｖｔｈｎ−Ｖｔｈｐ …（１２） である。

【００６３】また図１より ＶＢＮ＝Ｖｓｓ＋Ｖｔｈｎ＋α …（１３） ＶＢＰ＝Ｖｄｄ’＋Ｖｔｈｎ−α …（１４） であるので、（１３）式を（１２）式に代入すると Ｖｓｓ’＝Ｖｓｓ−Ｖｔｈｐ＋α …（１５） となり、Ｖｓｓ’はＶｓｓに対し−Ｖｔｈｐ＋α（＝Ｖ
ｄｄ’−ＶＢＰ＝−Ｖｂｐ）だけシフトすればよい。

【００６４】次にＨＩＧＨ側の条件としては、 Ｖｄｄ−ＶＢＮ＋Ｖｔｈｎ＋Ｖｓｓ＝２ＶＢＰ−Ｖｄｄ’−Ｖｔｈｐ Ｖｄｄ’＝２ＶＢＰ−Ｖｔｈｐ−Ｖｄｄ＋ＶＢＮ−Ｖｔｈｎ−Ｖｓｓ …（１６） である。（１６）式においても（１３）、（１４）式を
代入すると Ｖｄｄ’＝Ｖｄｄ−Ｖｔｈｐ＋α …（１７） となり、Ｖｄｄ’もＶｄｄに対し−Ｖｔｈｐ＋α（＝−
ＶＢＰ）だけシフトすればよい。

【００６５】即ち、一段目の電源に対して二段目の電源
を−Ｖｔｈｐ＋αだけシフトすることで線形領域の減少
を０とすることができる。

【００６６】上記実施例では一段目線形回路をＮＭＯＳ
で、二段目線形回路をＰＭＯＳで構成しているが、これ
に限らず、さらに多段の線形回路で構成してもよい。ま
たバッファ回路を構成する各段の線形回路は、ＮＭＯ
Ｓ、ＰＭＯＳをどのように組み合わせてもよい。

【００６７】また、本発明では電源を多数使用すること
になるが、付加回路を用いることにより、電源数を減ら
すことも可能である。

【００６８】（実施例２）このような構成のバッファ回
路を本発明の第２の実施例として図３に示す。駆動法を
単一電源で行う。

【００６９】図において、１０２は本実施例のバッファ
回路で、このバッファ回路１０２は、図８の回路構成の
バッファ回路２００において、ＮＭＯＳトランジスタＴ
ｒ５のゲート電極とドレイン電極とを短絡して電源Ｖｄ
ｄに接続し、そのソース電極を該バッファ回路２００の
ＮＭＯＳ回路１の電源端子Ａに接続し、ＰＭＯＳトラン
ジスタＴｒ６のゲート電極とドレイン電極とを短絡して
電源Ｖｓｓに接続し、そのソース電極を該バッファ回路
２００のＰＭＯＳ回路２の電源端子Ｂに接続したもので
ある。これによりソース，ゲート間の電圧ＶＧＳと、ソ
ース，ドレイン電流ＩＤＳの関係は図４に示す特性とな
る。ただし、ＮＭＯＳトランジスタＴｒ５の閾値電圧を
Ｖｔｈｎ、ＰＭＯＳトランジスタＴｒ６の閾値電圧をＶ
ｔｈｐとする。同図は上記構成としたＴｒ５における特
性であり、トランジスタＴｒ６における特性は同図とは
逆の特性を示す。

【００７０】以上のことから点Ａの電位はＶｄｄ−Ｖｔ
ｈｎとなり、一段目のソースフォロワ型線形回路の電源
電圧はＶｄｄ−ＶｔｈｎからＶｓｓまでの間で、同様に
二段目の該回路はＶｄｄからＶｓｓ−Ｖｔｈｐまでの間
で動作させることが可能となる。

【００７１】また、トランジスタＴｒ５、Ｔｒ６のかわ
りに抵抗を挿入し、上記のように電源電圧の調整を行っ
てもよい。

【００７２】（実施例３）また、図５の第３の実施例に
示すように電源Ｖｄｄ，Ｖｓｓ間に例えば３つの抵抗Ｒ
１，Ｒ２，Ｒ３を直列に接続し、電源電圧の抵抗分割を
行い、電源Ｖｄｄ、及びＶｓｓの他、図中のＣ点、Ｄ点
から各線形回路に異なった電源を供給してもよい。

【００７３】上記説明はＮＭＯＳトランジスタで構成し
たＮＭＯＳ線形回路、ＰＭＯＳトランジスタ構成したＰ
ＭＯＳ線形回路の各一段ずつで構成した場合であった
が、さらに多段で、あるいは同極性線形回路のみで該バ
ッファ回路を構成してもよい。また、線形回路の段数、
特性に応じ、図３におけるトランジスタＴｒ５、Ｔｒ６
の数、若しくは抵抗の数、図５における抵抗分割の数を
増加させてもよい。

【００７４】以上の説明では上記バッファ回路が液晶表
示装置におけるデータ信号線駆動回路の出力回路として
用いられた場合について述べたが、他にビデオ信号処理
回路等にも用いることができる。

【００７５】（実施例４）図６は、本発明の第４の実施
例によるバッファ回路の構成を示す図であり、図におい
て、１０４は、ソースフォロワ型線形回路を複数段接続
してなる、本実施例のバッファ回路である。このバッフ
ァ回路１０２では、ＮＭＯＳ線形回路をｎ段、ＰＭＯＳ
線形回路をｍ段用いている。ｍ、ｎは正整数である。該
バッファ回路において、各ＮＭＯＳトランジスタのバイ
アス電圧を、ゲート−ソース間に電位差Ｖｂｎが発生す
るよう電圧ＶＢＮとし、ＰＭＯＳトランジスタのバイア
ス電圧を、ゲート−ソース間に電位差Ｖｂｐが発生する
よう電圧ＶＢＰとする。

【００７６】すると、従来技術で述べたようにＮＭＯＳ
線形回路では、入力電圧に対して、Ｖｂｎだけシフトし
た電位が出力となり、ＰＭＯＳ線形回路では、入力電圧
に対して、Ｖｂｐだけシフトした電位が出力される。

【００７７】よって同図において、出力電圧Ｖｏｕｔ
は、 Ｖｏｕｔ＝Ｖｉｎ−ｍ・Ｖｂｐ−ｎ・Ｖｂｎ となる。

【００７８】この実施例の回路構成において、ｍ・Ｖｂ
ｐ＋ｎ・Ｖｂｎ＝０となるように正の整数ｍ、ｎを適当
な値に設定することでマージン電圧αを必要最小限に抑
え、広い線形性を維持しながらオフセットを０にするこ
とが可能となる。ここでｍ、ｎは比較的小さい数とする
ことが、現実的であるので、そのようにマージン電圧α
を調整（ＮＭＯＳ構成段とＰＭＯＳ構成段で異なる値と
してもよい）することが望ましい。

【００７９】また、この実施例のバッファ回路において
も実施例１で述べたように各線形回路を異なる電源で動
作させてもよい。

【００８０】（実施例５）図７は、本発明の第５の実施
例によるバッファ回路の構成を示す図であり、図におい
て、１０５は、初段にＮＭＯＳソースフォロワ線形回路
１ｃを、次段にＰＭＯＳソースフォロワ線形回路２ｃを
用いて構成した、第５の実施例によるバッファ回路であ
る。この回路では、初段の線形回路を構成するＮＭＯＳ
型トランジスタＴｒ１’，Ｔｒ２’，及び次段の線形回
路を構成するＰＭＯＳ型トランジスタＴｒ３，Ｔｒ４’
は、全てデプレッション型トランジスタである。ＮＭＯ
ＳトランジスタＴｒ２’のゲート電極を低電位側電源Ｖ
ｓｓに接続し、ＰＭＯＳトランジスタＴｒ３’のゲート
電極を高電位側電源Ｖｄｄに接続している以外は従来の
バッファ回路２００と同様であり、動作原理についても
同様である。

【００８１】但し、全てデプレッション型トランジスタ
を用いて構成しているために、バイアス用トランジスタ
Ｔｒ２’、Ｔｒ３’のゲート−ソース間の電位差が０で
あっても該トランジスタの動作状態が飽和領域となり、
該回路の入出力特性が線形となる動作を行う。

【００８２】即ち、同図においてはＶｂｎ＝０、Ｖｂｐ
＝０となり、式（３）において Ｖｉｎ＝Ｖｏｕｔ となり、オフセットのない理想的なバッファ回路が構成
できる。

【００８３】無論、ＮＭＯＳ、ＰＭＯＳソースフォロワ
型線形回路をさらに多くの段数を有する構成、あるいは
同一導電型の線形回路のみの構成としてもよい。

【００８４】

【発明の効果】本発明によれば、トランジスタの耐圧を
高くせずともバッファ回路の入出力特性の線形領域を拡
大することができる。またバッファ回路のオフセットを
０とすることができる。特にＮＭＯＳ、ＰＭＯＳトラン
ジスタ閾値電圧の絶対値が大きい、もしくはこれらの差
が大きい場合に有効である。

【００８５】更に、液晶表示装置のドライバモノリシッ
ク化のために用いられる多結晶シリコンＴＦＴによって
バッファ回路を構成する際には、本発明により、上記Ｔ
ＦＴの耐圧が低く閾値電圧が大きいという不具合を解消
して良好な線形特性を得ることができ、極めて効果的で
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるバッファ回路の構
成を示す図である。

【図２】上記第１の実施例によるバッファ回路を構成す
る各線形回路の入出力特性を示す図である。

【図３】本発明の第２の実施例によるバッファ回路の構
成を示す図である。

【図４】第２の実施例のバッファ回路の特性を説明する
ための図である。

【図５】本発明の第３の実施例によるバッファ回路の構
成を説明する図である。

【図６】本発明の第４の実施例によるバッファ回路の構
成を示す図である。

【図７】本発明の第５の実施例によるバッファ回路の構
成を示す図である。

【図８】従来のバッファ回路の構成を示す図である。

【図９】従来のバッファ回路の入出力特性を示す図であ
る。

【符号の説明】

１，１ｃ ＮＭＯＳ線形回路 ２，２ａ，２ｃ ＰＭＯＳ線形回路 １０１，１０２，１０４，１０５ バッファ回路 Ｖｄｄ，Ｖｄｄ’ 高電位電源 Ｖｓｓ，Ｖｓｓ’ 低電位電源 Ｔｒ１，Ｔｒ２ ＮＭＯＳトランジスタ Ｔｒ３，Ｔｒ４ ＰＭＯＳトランジスタ Ｔｒ１’，Ｔｒ２’ デプレッション型ＮＭＯＳトラン
ジスタ Ｔｒ３’，Ｔｒ４’ デプレッション型ＰＭＯＳトラン
ジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力信号に対して出力信号が線形関係と
   なる線形回路を複数段接続してなるバッファ回路であっ
   て、 該各線形回路は、各々異なる電源電圧により駆動するよ
   う構成されているバッファ回路。
2. 【請求項２】 前記各線形回路に供給する電源電圧は、
   本バッファ回路の線形動作領域が最大となるようそれぞ
   れ所定の値に設定されている請求項１記載のバッファ回
   路。
3. 【請求項３】 ＮＭＯＳトランジスタからなるＮＭＯＳ
   線形回路と、ＰＭＯＳトランジスタからなるＰＭＯＳ線
   形回路とをシリアルに複数段接続してなるバッファ回路
   であって、 前記ＮＭＯＳ線形回路の段数ｎと、ＰＭＯＳ線形回路の
   段ｍ（ｎ，ｍは正整数）とは、ＮＭＯＳ線形回路におけ
   る電圧シフトＶｂｎと、ＰＭＯＳ線形回路における電圧
   シフトＶｂｐとの間で、 関係式ｎ・Ｖｂｎ＋ｍ・Ｖｂｐ＝０で表される関係を満
   たすものであるバッファ回路。
4. 【請求項４】 前記線形回路は、第１及び第２の電源間
   に直列に接続された２個の同一導電型のＭＯＳ型電界効
   果トランジスタから構成し、一方のトランジスタのゲー
   ト電極に入力信号を、他方のトランジスタのゲート電極
   に該トランジスタが飽和領域で動作するバイアス電圧を
   印加するようにしたソースフォロワ型線形回路である請
   求項１ないし３のいずれかに記載のバッファ回路。
5. 【請求項５】 ＮＭＯＳトランジスタからなるＮＭＯＳ
   線形回路と、ＰＭＯＳトランジスタからなるＰＭＯＳ線
   形回路とをシリアルに複数段接続してなるバッファ回路
   であって、 該線形回路は、デプレッション型トランジスタから構成
   されているバッファ回路。
6. 【請求項６】 前記線形回路は、絶縁基板上に形成され
   た単結晶シリコン薄膜、または多結晶シリコン薄膜を用
   いて形成したものである請求項１ないし５のいずれかに
   記載のバッファ回路。
7. 【請求項７】 前記線形回路は、該線形回路の周辺回
   路、及びこれらの回路の出力により動作する能動素子、
   若しくは能動回路とともに、同一基板上に形成したもの
   である請求項１ないし６のいずれかに記載のバッファ回
   路。
8. 【請求項８】 マトリクス状に配置された複数の表示画
   素を有するアクティブマトリクス型画像表示装置であっ
   て、 タイミング信号に同期してデータ信号線に映像信号を書
   き込むデータ信号線駆動回路を備え、 該データ信号線駆動回路は、請求項１ないし７のいずれ
   かに記載のバッファ回路を含むものである画像表示装
   置。