CN1136529C - 信号放大器和图像显示装置 - Google Patents

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Abstract

本发明揭示的抽样电路使p沟道晶体管方信号通路后级两个反相电路所加的电源电压VDD、VEE，相对于其他反相电路所加的电源电压VCC、VSS作正向偏移，利用此电源结构，由n沟道晶体管和p沟道晶体管分别从视频信号线取入低电位视频信号和高电位视频信号，提供给数据信号线，这样，可减小抽样开关导通时的栅极输入电压；利用上述电源电压的电平移动，振幅小的信号也能写入和保持，因此，使用低耐压元件也无损电路特性。

Description

信号放大器和图像显示装置
技术领域
本发明涉及对视频信号等模拟信号进行抽样的抽样电路、对上述信号进行放大的放大电路和图像显示装置。
背景技术
目前，对模拟信号进行抽样的抽样电路已用于各种领域，分别按适合于各领域的方式加以改进后采用。尤其在液晶显示装置等图像显示装置中，采用下文说明的那种在数据信号线驱动电路中对视频信号抽样的抽样电路。
例如，有源阵列驱动式液晶显示装置中，交叉设置多条扫描信号线和多条数据信号线，并在诸相邻扫描信号线与数据信号线所包围的区域设置像素。像素有许多，排列成阵列状。
像素具有MOS型场效应晶体管组成的开关元件以及像素电容。开关元件做成由提供给扫描信号线的信号接通，并取入数据信号线所提供的数据(视频信号)，馈给像素电容。
数据信号线驱动电路所抽样的视频信号提供给数据信号线，而扫描信号线驱动电路依次选择扫描信号线。利用选择扫描信号线，将提供给各数据信号线的视频信号写入各像素，加以保持。
数据信号线上的数据写入利用按点依次驱动或按线依次驱动的方式进行。
按点依次驱动方式设计成使抽样电路中所设抽样开关的通断与移位寄存器多个输出端的脉冲同步，从而将输入视频信号写入数据信号线。此方式中，若水平方向的数据线数为n，则视频信号写入数据信号线的时间仅为有效水平扫描周期(约为水平扫描周期的80％)的1/n。因此，随着大屏幕化而数据信号线时间常数(电容乘电阻)加大时，不能充分写入，图像质量可能下降。
尤其是如后文所述的多晶薄膜晶体管那样，用驱动能力小的晶体管组成抽样开关时，上述影响加大。因此，以往为了确保写入能力，加大组成抽样开关的晶体管的沟道宽度。
按线依次驱动方式与按点依次驱动方式一样，也使抽样开关的通断与移位寄存器多个输出端的脉冲同步。按线依次驱动方式还设计成将输入视频信号暂时存于抽样电容后，在下一水平扫描周期，通过缓冲放大器输出到数据信号线上。
通常抽样电容比数据信号线的电容小，所以采用按线依次驱动的方式，则视频信号从由视频信号线输入到写入的时间不长。对负载大的数据线写入时，水平扫描周期适用，能充分写入。因此，按线依次驱动方式中，象按点依次驱动方式那样的问题少。
然而，按线依次驱动方式也有不便之处，即抽样电容所保持的电荷由于抽样开关的漏泄电流，而随时间减少，又因对缓冲放大器传送数据时的电容分割，也减少。为了抑制此影响，可考虑加大抽样电容，但这样可能产生与按点依次驱动方式相同的写入不充分。因此，这种情况下要依然保证写入能力，就必须加大组成抽样开关的晶体管的沟道宽度。
例如，上述抽样电路具有串联设置的多级反相电路201组成的反相电路群202、仅由n沟道晶体管组成的抽样开关203(如图47所示)。这种抽样电路中，将视频信号线VL的信号写入数据信号线SL时，当作定时信号的移位寄存器204输出信号由反相电路群202放大后，输入到抽样开关203的栅极。
如图48所示，反相电路201的结构做成n沟道晶体管201a与p沟道晶体管201b相串联。
写入时，抽样开关203在导通状态下，需要足以写入高电位视频信号的高电平信号VH，而在阻断状态下，需要保持低电位视频信号的低电平信号VL。因此，写入时，抽样开关203的栅极信号振幅需要很大。
具体地说，设视频信号的振幅为Vsig，抽样开关203的门限电压为Vtn，抽样开关203的导通边限和阻断边限分别为Von和Voff，则信号VH、VL为：
VH＝Vsig+Vtn+Von                    (1)
VL＝-Vsig+Vtn-Voff                  (2)
这里，导通边限是为能充分写入而对抽样开关203的门限电压追加的电压，阻断边限是为充分减少漏泄电流而从抽样开关203的门限电压扣除的电压。上述各电压典型值的例子是：Vsig＝5(V)，Vtn＝2(V)，Von＝4(V)，Voff＝5(V)。因此，由式(1)、(2)，以这些值作基础的VH、VL分别为：
VH＝5+2+4＝11(V)
VL＝-5+2-5＝-8(V)
于是所需的电源电压为VH与VL之差，即19V，元件也据此需要19V的耐压。
如图49和图50所示，另一抽样电路具有多级反相电路201组成的反相电路群205、206以及抽样开关207。反相电路群205、206在接移位寄存器204的2级反相电路201后面分为2条信号通路，各通路有多级反相电路201。
抽样开关207的结构做成n沟道晶体管207a与p沟道晶体管并联的CMOS型。此抽样开关207中，由n沟道晶体管207a写入低电位视频信号，由p沟道晶体管207b写入高电位视频信号。
写入时，移位寄存器204的输出信号通过多个反相电路201和根据需要设置的若干逻辑电路(未画出)，输入到n沟道晶体管207a和p沟道晶体管207b。设置多个反相电路201是为了用小驱动能力移位寄存器204的输出信号驱动沟道宽度大(输入负载大)的抽样开关207，并调整信号的相位(极性)。越到后级，组成所用反相电路201的晶体管沟道宽度越大。设置逻辑电路的目的是控制抽样定时，以便仅对所需的最少视频信号抽样。
n沟道晶体管207a和p沟道晶体管207b的输入信号必须相互反相。因此，n沟道晶体管207a和p沟道晶体管207b的信号通路中的反相电路201，其数量之差为奇数(一般为1个)。
上述抽样电路通常只由一个电源(此处为Vcc和Vss)驱动，两个晶体管207a、207b的栅极输入信号电压电平相同。而且，馈给该电压电平，使两个晶体管207a、207b都能处于完全阻断的状态。
上述电压电平的值在晶体管207a、207b导通时，要将视频信号充分写入数据信号线SL，在晶体管207a、207b阻断时，又必须将已写入的视频信号保持到下次写下。这里，为了该电压电平在门限电压以下的区域也能不忽略晶体管207a、207b的漏泄电流，具有足够的保持性能，需要某种程度的反向偏置(n沟道晶体管207a为负偏置)。
通常对一种极性(n或p)的晶体管提供使其完全阻断的偏压时，另一种极性的晶体管就充分导通，可充分写入视频信号，所以对平时的电压可以不怎么考虑。也即需要使晶体管完全阻断的电压。
具体地说，设视频信号的振幅为Vsig、n沟道晶体管207a的门限电压为Vtn，p沟道晶体管207b的门限电压为Vtp，抽样开关207的阻断边限为Voff，则信号VH、VL分别为：
VH＝Vsig+Vtp+Voff              (3)
VL＝-Vsig+Vtn-Voff             (4)
上述各电压的典型值的例子是：Vsig＝5(V)，Vtn＝2(V)，VTP＝-2(V)，Voff＝5(V)。因此，由式(3)和式(4)，上述值作基础的VH、VL分别为：
VH＝5-2+5＝8(V)
VL＝-5+2-5＝-8(V)
于是，需要的电源电压为VH与VL之差，即16V，元件也相应需要16V的耐压。
以往的有源阵列型液晶显示装置中，开关元件的底板材料采用透明衬底上形成的非结晶硅薄膜。该液晶显示装置做成将扫描线驱动电路和数据信号线驱动电路作为外装集成电路(IC)配备。
与此相反，近年来，由于有随大屏幕化提供开关元件驱动能力和降低上述驱动用IC安装费用等要求，提出将阵列状排列像素组成的像素阵与上述两种驱动电路在多晶硅薄膜上做成一块的技术，并已公告。以进一步大屏幕化和降低费用为目标，也在试验在低于玻璃形变点(约600℃)的处理温度下，将开关元件等形成在玻璃衬底的多晶硅薄膜上的方法。
然而，上述抽样电路由多晶硅薄膜晶体管形成的结构中，出现元件特性造成的种种问题。
首先，存在元件的耐压比单晶硅衬底上晶体管低(加压力时劣化大)的问题。玻璃衬底上形成的多晶硅薄膜晶体管中，此倾向尤为显著。实际上，元件的耐压也因制作过程、元件结构、沟道长度等而变化，晶体管源极与漏极间的耐压为15V左右。
与单晶硅晶体管相比，多晶硅薄膜晶体管的载流子迁移率约小1个数量级，驱动能力很差。因此，要充分写入高电位视频信号，导通时就需要电平较高的信号。而且，为了获得与单晶硅晶体管同等的驱动能力，需要用体积大的元件。
多晶硅薄膜晶体管存在的问题还有亚门限系数大，因而以往的阻断边缘上漏泄电流大。因此，要将漏泄电流抑制到能保持低电位视频信号，阻断时就需要电平较低的信号。
这样，由于载流子迁移率和亚门限系数的原因，多晶硅薄膜晶体管比单晶硅晶体管需要振幅更大的信号。然而，用多晶硅薄膜晶体管组成反相电路群202和抽样开关203时，元件耐压低，不能加高压。结果是视频信号写入不充分，或产生漏泄带来的视频信号变化，可能使显示图像的质量受损。
若采用抽样开关207，则所需信号的振幅有些减小。即便是这样，信号振幅有时也会超过多晶硅薄膜晶体管的耐压。因此，与采用抽样开关203的结构相同，视频信号写入不充分，或由于漏泄造成视频信号变化，可能使显示图像的质量受损。
这样，采用性能上比单晶硅晶体管差的晶体管群组成的驱动电路时，存在不能进行充分写入的缺陷。
此外，图49和图50所示结构的抽样电路中，对n沟道晶体管207a和p沟道晶体管207b的信号通路上反相电路201的数量不同，传送信号有若干时延差别，晶体管207a、207b的导通和阻断的定时往往产生偏差。结果在视频信号写入时造成信号电平变化，有时不能正确写入。下文讲述其原因。
晶体管207a、207b阻断时，由于晶体管栅极与源极之间的寄生电容，会产生噪声。此噪声因晶体管阻断后栅极电位变化而产生，所以n沟道晶体管207a中为负极性噪声，p沟道晶体管207b中为正极性噪声。噪声的大小与晶体管沟道宽度成正比。
若n沟道晶体管207a和p沟道晶体管207b中，阻断的定时一致且噪声大小也相同，则双方噪声几乎相互抵消。但若阻断定时有偏差，则留有阻断定时慢的晶体管所造成的噪声。例如图50所示的抽样电路中，p沟道晶体管207b的信号通路比n沟道晶体管207a的多1级反相电路201，所以信号通路就变长，阻断的定时滞后。于是，数据信号线SL的电位正向偏移。
这样的抽样电路用于图像显示装置的数据信号线驱动电路中时，造成视频信号电位变化，从而导致液晶显示出故障。尤其在作多层次显示时，可能得不到所希望的层次。如上文所述，随大屏幕化和高精细而晶体管沟道宽度变大时，电位变化的影响加大。在采用多晶硅薄膜晶体管这种驱动能力小的元件时，也要增大晶体管沟道宽度，因而电位变化影响大。
于是，提出一种方案(SID92汇编，第55页-第58页)，即如图51所示，在晶体管207a、207b前面所设反相电路201、201输入级的2条信号通路之间，设置将2个反相电路208、209反向并联后组成的闩锁电路，使n沟道晶体管207a与p沟道晶体管207b间阻断定时一致。
然而，上述方案中要使两路信号一致，就要将组成闩锁电路的反相电路208、209的驱动力加大到某种程度。这种情况下，预计会出现信号跃迁时，因瞬时输入不同极性的信号而信号变化缓慢，而且存在维持中间电位用的直通电流。
上述有源阵列型图像显示装置在按线依次驱动式数据信号线驱动电路等中，输出级设置信号放大器以放大信号。作为这种信号放大器，最好是可获得与输入成正比的输出的线性放大器，通常采用运算放大器，但也每每采用元件数量不多的阴地-栅地放大器。上述信号放大器具有可得到与输入成正比的输出的特性，也用于图像显示装置以外的种种领域。
阴地-栅地放大器的例子可举出Macrohill图书公司1982年7月10日发行的《晶体管和集成电路用的电子电路(II)第2版》第324页所述的电路结构。该阴地-栅地放大器为2个相同双极性晶体管串联而成的结构，其特点是输出与输入之间直流电平不同，但交流成分无衰减。
图52画出一例采用由FET组成的阴地-栅地放大器的信号放大器。
该信号放大器有2级串联的阴地-栅地放大器。前一级由串接在高电位电源端子(电压VCC)与低电位电源端子(电压VSS)之间p沟道晶体管211、212组成。后一级由串接在上述两个电源端子之间的n沟道晶体管213、214组成。晶体管212、214分别在栅极加规定的偏置电压VBP、VBN，以便作为恒流源运转。输入信号加于晶体管211的栅极，输出信号从晶体管213与214的连接点取出。
上述放大器串联设置2个阴地-栅地放大器，因而输入电平不受输出电平变化的影响。
然而，该放大器存在的问题是：输入信号电平按加大的方式变化时，可得快速响应该电平变化的输出，但输入信号电平按减小的方式变化时，输出不能快速响应该电平变化。
因此，上述信号放大器用于有源阵列型显示装置时，在规定期间内视频信号可能写入不到数据信号线上。尤其是作多层次显示的图像显示装置中，容易引起显示质量下降。
若晶体管214的驱动能力加大，即如果晶体管214的稳态电流加大，则即便输入信号电平减小，也能获得快速响应该电平变化的输出。然而，晶体管214的驱动能力加大，又带来电力消耗增大的新问题。
尤其是，如上文所述，在绝缘衬底多晶硅薄膜上形成的晶体管，与单晶硅衬底上形成的晶体管相比，其载流子迁移率低，阈值电压高且耐压低，晶体管214的驱动能力难以增大到某种程度以上。
因此，为了大屏幕化和降低成本，想获得在绝缘衬底多晶硅薄膜上将像素阵和驱动电路等做成单片的有源阵列型图像显示装置，也只限于采用以往的信号放大器，难以实现。
以往的有源阵列驱动式液晶显示装置中，有的在玻璃板等透射型绝缘底板上，如上文所述那样形成非晶薄膜晶体管等开关元件。这种液晶显示装置中，采用与开关元件一起形成数据信号线、扫描信号线等布线的显示电极底板。这种液晶显示装置显示质量高，对作为显示电极底板用的透射型绝缘底板的面积大小限制少，反射型、透射型液晶显示中均可适应，因而广泛采用。
上述液晶显示装置必须在具有开关元件的像素部分，将提供数据信号和扫描信号用的驱动电路(即数据信号线驱动电路和扫描信号线驱动电路)接到显示电极底板上。其连接方法有采用在聚酰亚胺树脂薄膜等基底上形成多条铜薄膜线的连接膜的膜载式、显示电极底板上直接安装驱动电路的玻璃底板上带芯片(COG)(Chip OnGlass)式等。
近年来，已进行驱动器单片技术的开发，此技术如上文所述那样，将上述驱动电路与开关元件做成一体，提高了电路元件安装效率。然而，采用目前开关元件通常用的非晶硅薄膜晶体管，驱动能力不足，难以实现这种驱动器单片集成电路。因此，进行可提高驱动能力的采用多晶硅薄膜晶体管的驱动器单片技术的研究。这种多晶硅薄膜晶体管采用多晶硅薄膜作为组成晶体管的半导体层。
如上所述，实现驱动器单片技术时，采用多晶硅薄膜晶体管是不可少的。然而，这种薄膜晶体管存在的问题是源极与漏极间的耐压差，NMOS晶体管与PMOS晶体管之间门限电压差别大，门限电压本身的值也大。由于存在这些问题，液晶显示装置的驱动电路(尤其是数据信号线驱动电路)中，作为末级输出电路用的信号放大器(缓冲放大器)，其线性工作范围变小，不方便。
例如，图53所示信号放大器的结构是采用2级用作上述数据信号线驱动电路输出级的源极跟射器。此信号放大器包括设于前级的NMOS型线性电路221和设于后级的PMOS型线性电路222。
线性电路221由串接在高电位电源端子(电压Vdd)与低电位电源端子(电压VSS)之间的n沟道晶体管223、224组成。晶体管223的栅极输入输入信号(输入电压)Vin，n沟道晶体管224的栅极加偏置电压VBN。两晶体管223与224的连接点上取出加到线性电路222的输出电压V0。
线性电路222由串接在高电位电源端(电压Vdd)与低电位电源端子(电压V′SS之间的p沟道晶体管225、226组成。p沟道晶体管225的栅极加偏置电压VBP，p沟道晶体管226的栅极输入上述输出电压V0。又从两晶体管225、226的连接点输出输出信号(输出电压)Vout。
这里，使n沟道晶体管223、224和p沟道晶体管225、226的元件特性均相同。偏置电压VBN使被偏置的n沟道晶体管223的工作状态处于饱和区。Vbn为加偏置电压VBN时，栅极与源极间的电位差。同样，偏置电压VBP使被偏置的晶体管225的工作状态处于饱和区。Vbp为加偏置电压VBP时，栅极与源极间的电位差。
设n沟道晶体管224的门限电压为Vthn，晶体管224工作于饱和区，且用于使某种程度的电流存在的边限电压为α，则下式对晶体管224成立。
Vbn＝Vthn+α
VBN-VSS＝Vthn+α                               (5)
又设晶体管225的门限电压为Vthp，晶体管225的边限电压与晶体管224相同，也为α，则下式对晶体管225成立。
Vbp＝Vthp-α
VBP-Vdd＝Vthp-α                               (6)
式中，边限电压α的值为1-2V，通常NMOS晶体管和PMOS晶体管中取同样的值。
下面说明上述信号放大器的动作。
首先，线性电路221中，n沟道晶体管224在栅极与源极之间加电位差Vbn，使其工作状态处于饱和区。这时，由于工作状态处于饱和区，n沟道晶体管224的源极与漏极之间的电流Isd2可用下式表示。
Isd2＝(1/2)·Cox·μ(W/L)·(Vbn-Vthn)2式中，Cox：栅极绝缘膜电容，
W：晶体管沟道宽度，
μ：载流子迁移率，
L：晶体管沟道长度。
流过n沟道晶体管223的电流Isd1，其通路在n沟道晶体管223与224的连接点分路到下一级，该分支的电流通路接到晶体管226的栅极，电气上大致处于开路状态。于是，正常状态下Isd1＝Isd2。
因此，使晶体管224出现电流Isd2的栅极与源极电位差为Vbn，n沟道晶体管223、224的元件特性相同，所以n沟道晶体管223的栅极与源极电位差也为Vbn，初级电路1的输出电压V0为：
V0＝Vin-Vbn
对此次级线性电路222来说，也在p沟道晶体管225的栅极与源极之间加电位差Cbp，使其工作状态处于饱和区。因此，其动作与初级相同，仅极性不一样。于是，其输出电压Vout为：
Vout＝V0-Cbp
Vout与Vin满足下式所列关系。
Vout＝Vin-Vbn-Vbp                              (7)
这里，理想的信号放大器输入输出特性为Vout＝Vin，由此可知本信号放大器存在-(Vbn+Vbp)的偏差。
图54画出本信号放大器的输入输出特性。
图54中，曲线E表示线性电路221的输入输出特性，曲线F表示线性电路222的输入输出特性。本信号放大器的输入电压Vin用线级L1表示，与此相对应，输出电压V0由线段L2表示，L2作为线性电路221的线性工作区输出范围，又与曲线E的直线部分相对应。
上述输出电压V0作为线性电路222的输入信号，用线段M1表示时，输出电压Vout由作为本信号放大器线性工作区输出范围，与曲线F的直线部分对应的线段M2表示。这时，存在一大段线性电路221线性工作区输出范围(线段M1)脱离线性电路222线性工作区所对应输入范围(M3)的部分，该脱离部分用线段N的长度表示。
由于上述原因，本信号放大器线性工作区小。门限电压绝对值越大，偏置电压VBN也越大，偏置电压VBP必须取得小。NMOS晶体管与PMOS晶体管之间门限电压绝对值之差越大，线段N就越长，信号放大器线性工作区进一步缩小。
为了扩大信号放大器线性工作区，可以提高电源电压，但这样必须提高晶体管的耐压。然而，如上文所述，目前的状况是驱动器单片技术中不可欠缺的多晶硅晶体管，其耐压比单晶硅晶体管低，难以提高晶体管的耐压。
为了取得理想的缓冲特性，考虑消除上述-(Vbn+Vbp)的偏差。现在比较NMOS晶体管和PMOS晶体管的门限电压绝对值，若该值相同，则能满足上述条件，但通常PMOS晶体管的门限电压绝对值比NMOS晶体管的大。
借助将NMOS晶体管栅极与源极间的电位差Vbn中的边际电压α加大到所需值以上，可满足上述条件。然而，各晶体管的栅极与源极间的电位差Vbn、Vbp取得越大，晶体管的工作就越脱离饱和区，线性电路不能正常工作，信号放大器的线性工作区变小。
因此，虽然上述方法对某一输入电压可消除偏差，使Vout＝Vin，但信号放大器的线性工作区变得很小，不能说是有效的解决办法。
如上所述，源极跟随器型线性电路存在的问题是因为有偏差，所以用同一电源驱动时，偏置电压会使输入输出特性线性区缩小。虽可借助提高电源电压来扩大上述线性电路的线性工作区，但由于晶体管的耐压问题，而受到限制。NMOS晶体管与PMSO晶体管之间门限电压不同时，信号放大器上还会出现偏差。
发明内容
本发明的第1目的是提供对于低性能元件，视频信号也能充分写入和保持的抽样电路及采用该电路的图像显示装置。本发明的第2目的是提供对于组成抽样开关的2个晶体管，可不借助闩锁电路而使阻断时的定时一致，且视频信号能高精度写入的抽样电路及采用该电路的图像显示装置。本发明的第3目的是提供能对输入信号电平变化快速响应的信号放大器及采用该放大器的图像显示装置。本发明的第4目的是提供不提高晶体管耐压能扩大输入输出特性的线性区，而且无偏差的信号放大器及采用该放大器的图像显示装置。
为了达到上述第1目的，本发明的第1抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS结构抽样开关；具有使一定周期的定时信号反相的多级反相电路，将定时信号分到2条通路，使其极性各不相同，并分别加给上述n沟道晶体管的栅级和p沟道晶体管的栅极的分支电路；设定上述反相电路的输出电平，使通过上述2条通路中任一条的定时信号对上述抽样开关的输入电平与定时信号对上述初级反相电路的电平不同。
第一抽样电路中，多个反相电路将定时信号发生电路所提供的定时信号放大。定时信号在输入时为1个系统，由分支电路的2条通路分为2个系统，分别供给抽样开关的n沟道晶体管和p沟道晶体管。分支电路中，通过一通路的定时信号，因反相电路而产生电平移动，抽样开关的输入电平与抽样电路的输入电平，其值不同。
例如，p沟道晶体管栅极输入电压设定得比n沟道晶体管栅极输入电压高，或者n沟道晶体管栅极输入电压设定得比p沟道晶体管栅极输入电压低。
抽样开关中，低电位视频信号由n沟道晶体管写入，高电位视频信号由p沟道晶体管写入，所以导通状态时不需要太大的电压。中心附近的视频信号由两种晶体管写入，用导通边限(オンマ-ジン)之半就能将视频信号中心电压写入。
视频信号在中心电压(0V)附近时，n沟道和p沟道晶体管中的任一个为导通状态。因此，若n沟道晶体管与p沟道晶体管具有相同的驱动能力，则分别用一半本来所需要的驱动力就能充分写入。
现在设被抽样的视频信号的振幅为Vsig、n沟道晶体管的门限电压和p沟道晶体管的门限电压分别为Vtn和Vtp，抽样开关的导通边限和阻断边限分别为Von和Voff，则分别加给n沟道晶体管(nMOS)栅极和p沟道晶体管(pMOS)栅极的信号V(H)和V(L)为：
nMOS：V(H)＝0+Vtn+Von/2(8)
V(L)＝-Vsig+Vtn-Voff(9)
pMOS：V(H)＝Vsig+Vtp+Voff(10)
V(L)＝0+Vtp-Von/2(11)
上述各电压典型值的例子是：Vsig＝5(V)，Vtn＝2(V)，Vtp＝-2(V)，Von＝4(V)，Voff＝5(V)。因此，由式(8)至式(11)，以这些值为基础的信号V(H)和V(L)分别为：
nMOS：V(H)＝0+2+4/2＝4(V)
V(L)＝-5+2-5＝-8(V)
pMOS：V(H)＝5-2+5＝8(V)
V(L)＝0-2-4/2＝-4(V)
于是，n沟道和p沟道两种晶体管用V(H)与V(L)的电压差12V作电源电压就能工作。元件的耐压也只要确保12V就可以。
例如，在定时信号对初级反相电路的输入电平(定时信号发生电路的输出电平)与上述pMOS相同的情况下，只在给n沟道晶体管提供定时信号的通路中，定时信号如上述nMOS那样作电平移动。定时信号发生电路输出电平与上述nMOS相同时，只在给p沟道晶体管提供定时信号的通路中，定时信号如上述pMOS那样作电平移动。
利用这样的电平移动，抽样开关的2个晶体管只要加最低所需电压即可，能减小该电压的幅度。因此，组成抽样开关和前级电路(反相电路等)的元件上加的电压可减小，利用耐压低的元件也能使信号充分写入和保持。
第1抽样电路中，最好是上述2条通路中的任一条上，分别给输入级的反相电路和输出级的反相电路提供不同的电源电压。这样的抽样电路中，反相电路的输出电平取决于供给反相电路的电源电压。因此，进行电平移动的通路上，分别给输入级反相电路和输出级反相电路提供不同的电源电压，从而使定时信号作电平移动。
例如，进行电平移动的通路上，加到输入级反相电路的电源电压为V(H)＝4V，V(L)＝-8V，加到输出级反相电路的电源电压为V(H)＝8V，V(L)＝-4V(与定时信号发生电路的电源电压相同)，则这种结构中的定时信号进行电平移动，直至p沟道晶体管栅级有所需电压。因此，将驱动反相电路用的电源输出如上文所述那样设成多个系统，可方便地进行定时信号的电平移动。
为了达到上述第1目的，本发明的第2抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS结构抽样开关；具有使一定周期的定时信号反相的多级反相电路，将定时信号分到第1和第2通路，使其极性各不相同，且分别提供给上述n沟道晶体管的栅极和上述p沟道晶体管的栅极的分支电路；设定上述反相电路的输出电平，使通过上述第1和第2通路的定时信号对上述抽样开关的输入电平彼此不同，而且与定时信号对上述反相电路初级的输入电平也不同。
第2抽样电路中，分支电路上通过第1和第2通路的定时信号，由反相电路作电平移动，因而抽样开关的输入电平与抽样电路的输入电平，其值不同。两个定时信号也分别为不同的值。
因此，第2抽样电路与第1抽样电路相同，n沟道和p沟道两种晶体管都能用低电源电压工作。使各元件上所加的电压变低，利用耐压不高的元件，也能使信号充分写入和保持。
第2抽样电路中，最好是在上述第1通路上，给输入级反相电路提供比输出级反相电路高的电源电压；反之，在上述第2通路上，给输入级反相电路提供比输出级反相电路低的电源电压。此抽样电路利用反相电路输出电平取决于反相电路电源电压的特性。定时信号在第1通路输出级反相电路中，移动到比输入级反相电路低的电平，在第2通路输出级反相电路中，移动到比输入级反相电路中高的电平。因此，利用将驱动反相电路用的电源输入如上文所述那样设成多个系统，可方便地进行定时信号的电平移动。
采用第1或第2抽样电路的图像显示装置中，利用上述抽样电路的特点，视频信号可充分写入和保持，能提供显示质量良好的图像。
上述图像显示装置最好是至少将上述像素和上述数据信号线驱动电路设在绝缘衬底上所形成的多晶硅薄膜或单晶硅薄膜上。在绝缘衬底上所形成多晶硅薄膜或单晶硅薄膜上设置的像素和数据信号线驱动电路不如单晶底板上的硅晶体管。因此，利用这种结构可弥补抽样电路各元件的低耐压。
为了达到上述第2目的，本发明的第3抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS结构的抽样开关；具有使一定周期的定时信号反相的多级反相电路和所带反相功能与上述反相电路相同，且用同步信号控制动作的同步型反相电路，将定时信号分到2条通路，使其极性各不相同，并分别提供给上述n沟道晶体管的栅极和p沟道晶体管栅级的分支电路。
第3抽样电路中，2个系统的信号通路分别设有同步型反相电路，可使2个系统的抽样信号定时一致。因此，能抑制抽样开关阻断时电位变化，可高精度写入模拟信号。
第3抽样电路最好在上述同步型反相电路后面就设置电容器等保持信号用的元件和电路。这样，同步型反相电路的输出阻断时，也保持阻断前的信息，因而能使抽样电路动作更稳定。
为了达到上述第2目的，本发明的第4抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS结构的抽样开关；具有使一定周期的定时信号反相的多级反相电路和由同步信号控制动作的传输开关，将定时信号分到2条通路，使其极性各不相同，并分别提供给上述n沟道晶体管栅极和上述p沟道晶体管栅极的分支电路。
第4抽样电路在2个系统的通路中，分别设置传输开关，能使2个系统的取样信号定时一致。因此，能抑制抽样开关阻断时的电位变化，可高精度写入模拟信号。
第4抽样电路最好在传输开关后面就设置电容器等保持信号用的元件和电路。这样，传输开关输出阻断时也能保持阻断前的信息，因而可使抽样电路动作更稳定。
为了达到上述第2目的，本发明的第5抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS型抽样开关；具有使一定周期的定时信号反相的多级反相电路，使定时信号分到2条通路，让其极性各不相同，并分别提供给上述n沟道晶体管的栅极和上述p沟道晶体管的栅极，又在上述2条通路中的一条的一个上述反相电路输出端设置电容器的分支电路。
第5抽样电路在一条通路的反相通路后面就插入电容器，能使2个系统的抽样信号定时一致。这样，反相电路输出阻断时也保持阻断前的信息，因而能使抽样电路动作更稳定。
为了达到上述第2目的，本发明的第6抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS型抽样开关；具有使一定周期的定时信号反相的多级反相电路，使定时信号分到2条通路，让其极性各不相同，并分别提供给上述n沟道晶体管的栅极和上述p沟道晶体管的栅极，又在上述2条通路中的一条的一个上述反相电路的次级设置输入电容比上述反相电路大的副反相电路的分支电路。
第6抽样电路中，2条通路中的一条设置副反相电路，能使2个系统的抽样信号定时一致。而且，反相电路输出阻断时保持阻断前的信息，因而能使抽样电路动作更稳定。
为了达到上述第2目的，本发明的第7抽样电路包含由并联的n沟道晶体管和p沟道晶体管组成、对模拟信号进行抽样的CMOS型抽样开关；具有使一定周期的定时信号反相的多级反相电路，将定时信号分到2条通路，使其极性各不相同，并分别提供给上述n沟道晶体管的栅级和上述p沟道晶体管的栅极，又在上述2条通路中的至少1条上设置用对方的上述通路的定时信号控制动作的动作控制型反相电路的分支电路。
第7抽样电路在上述2条通路分别设置上述动作控制型反相电路，能使2个系统的抽样信号定时一致。而且，能抑制抽样开关阻断时的电位变化，可高精度写入模拟信号。
第7抽样电路最好在上述动作控制型反相电路后面就设置电容器等保持信号用的元件和电路。这样，动作控制型反相电路输出阻断时也保持阻断前的信息，因而能使抽样电路动作更稳定。
采用第3至第7抽样电路的图像显示装置中，利用上述抽样电路的特点，视频信号可高精度写入，能提供显示质量良好的图像。
上述图像显示装置最好是至少将上述像素和上述数据信号线驱动电路设置在绝缘衬底上所形成多晶硅薄膜或单晶硅薄膜上。这样，和采用第1和第2抽样电路的图像显示装置相同，能弥补抽样电路各元件的低压。
为了达到上述第3目的，本发明的第1信号放大器包含相互并联、分别对输入信号作近似线性放大的第1和第2放大电路，对输入信号电平增大的电平变化的响应速度设定成上述第1放大电路比第2放大电路快，对输入信号电平减小的电平变化响应速度设定成第2放大电路比第1放大电路快。
利用第1信号放大器，则可将输入信号线性放大。而且，存在输入信号电平增大的电平变化时，可以第1放大电路获得快速响应该变化的输出；存在输入信号电平减小的电平变化时，可从第2放大电路获得快速响应该变化的输出。也就是说，与输入信号电平如何变化无关，都能获得快速响应输入信号的输出。
第1信号放大器最好是第1放大电路具有近似线性地放大输入信号、并由p沟道晶体管组成的第1线性电路；近似线性地放大上述第1线性电路的输出信号、并由n沟道晶体管组成的第2线性电路；上述第2放大电路具有近似线性地放大输入信号、并由n沟道晶体管组成的第3线性电路；近似线性放大上述第3线性电路的输出信号，并由p沟道晶体管组成的第4线性电路。
这样，第1放大电路和第2放大电路的特性在晶体管极性方面对称。因此，第1放大电路和第2放大电路产生的偏差相同。即能使第1放大电路的输出电平与第2放大电路的输出电平一致。
第1放大电路输出信号与第2放大电路输出信号不易相互干扰，可提高输出信号对输入信号的线性。
为了达到上述第3目的，本发明的第2信号放大器包含相互串联、并近似线性地放大输入信号且由MOS型p沟道晶体管组成的线性电路以及近似线性地放大输入信号且由MOS型n沟道晶体管组成的线性电路；上述p沟道晶体管和n沟道晶体管中，单位沟道宽度的电导大的晶体管所组成上述线性电路安排在末级。
第2信号放大器中，单位沟道宽度的电导大的晶体管比该电导小的晶体管单位面积的驱动能力大。因此，将该电导大的晶体管所组成的线性电路安排在末级，可增大末级线性电路的单位面积驱动能力。这样，不增加晶体管的占用面积，也可实现能快速响应的信号放大器。
采用第1及第2信号放大器的图像显示装置中，由于上述信号放大器的特征，能把视频信号短时间输出至数据信号线。由此，能提供动作频率高的图像显示装置，也即能提供显示高质量图像的图像显示装置。
为了达到上述第4目的，本发明的第3信号放大器包含相互串联、近似线性地放大输入信号，并分别由不同电源电压驱动的多个线性电路。
第3信号放大器中，上述线性电路分别由不同的电源电压驱动，可不提高晶体管耐压，而扩大该放大器输入输出特性的线性区。
为了达到上述第4目的，本发明的第4信号放大电路包含相互串联、近似线性地放大输入信号，并由同一电源电压驱动的多个线性电路；上述各线性电路具有将电源电压限制为规定电压的限幅器。
利用第4信号放大器，则由限幅器限制电源电压，所以和第3信号放大器相同，可不提高晶体管耐压，而扩大该放大器输入输出特性的线性区。又因使用同一电源电压，可简化电源的结构。
为了达到上述第4目的，本发明的第5信号放大器包含相互串联、并由MOS型n沟道晶体管组成的NMOS线性电路以及由MOS型p沟道晶体管组成的PMOS线性电路；上述NMOS线性电路的级数n和上述PMOS线性电路的级数m(n、m为正整数)在上述NMOS晶体管、PMOS晶体管的偏移电压分别为Vbn和Vbp时，满足公式n·Vbn+m·Vbp＝0所表示的关系。
第5信号放大器中，NMOS线性电路级数n和PMOS线性电路级数m满足上述关系，所以在大范围维持线性的状态下，晶体管偏移电压造成的偏差为0。可不提高晶体管耐压，扩大信号放大器输入输出特性的线性区。
为了达到上述第4目的，本发明的第6信号放大器包含相互串联、并由MOS型n沟道晶体管组成的NMOS线性电路以及由MOS型p沟道晶体管组成的PMOS线性电路；上述n沟道和p沟道晶体管由耗尽型晶体管组成。
第6信号放大器中，n沟道和p沟道晶体管均为耗尽型，两晶体管的栅极与源极间电压为0，该晶体管也在饱和区工作。因此，可消除信号放大器的偏差。尤其在n沟道晶体管和p沟道晶体管的门限电压绝对值大，或该值差别大时，更有效。
采用第3至第6信号放大器的图像显示装置可利用上述特点，扩大该装置驱动电路的线性工作区。
附图说明
本发明的其他目的、特征和优点由下文所述会足够清楚。通过下文参照附图的说明，也会明白本发明的长处。
图1是表示本发明第1至第4实施例中的共同的图像显示装置的结构的方框图。
图2是表示图1的图像显示装置中的像素的构成的电路图。
图3是表示本发明的第1及第2实施例中共同的、图1的图像显示装置适用的点顺序驱动方式的数据信号线驱动电路的构成的方框图。
图4是表示图1的图像显示装置中的数据信号线驱动电路上设置的移位寄存器的构成的电路图。
图5是表示本发明的第1及第2实施例中共同的、图4的移位寄存器用的钟控反相电路的构成的电路图。
图6是表示本发明的第1至第4实施例中共同的、图1的图像显示装置适用的线顺序驱动方式的数据信号线驱动电路构成的方框图。
图7是表示本发明的第1实施例中的第1抽样电路的构成的电路图。
图8是表示本发明的第1实施例中的第2抽样电路的构成的电路图。
图9是表示本发明的第1实施例中的第3抽样电路的构成的电路图。
图10是表示本发明的第1实施例中的第4抽样电路的构成的电路图。
图11是表示本发明的第1实施例中的第5抽样电路的构成的电路图。
图12是表示本发明的第1实施例中的第6抽样电路的构成的电路图。
图13是表示构成本发明的第1实施例中的第1至第6抽样电路的薄膜晶体管的结构的纵剖面图。
图14是表示本发明的第2实施例中的第1抽样电路的构成的电路图。
图15是表示第1抽样电路的第1变换例的抽样电路的电路图。
图16是表示第1抽样电路的第2变换例的抽样电路的电路图。
图17是表示第1抽样电路的第3变换例的抽样电路的电路图。
图18是表示本发明的第2实施例中的第2抽样电路构成的电路图。
图19是表示第2抽样电路的第1变换例的抽样电路的电路图。
图20是表示第2抽样电路的第2变换例的抽样电路的电路图。
图21是表示第2抽样电路的第3变换例的抽样电路的电路图。
图22是表示将图21的抽样电路的闩锁电路中的n沟道晶体管的传输开关替换成p沟道晶体管的传输开关的构成的电路图。
图23是表示第2抽样电路的第4变换例的抽样电路的电路图。
图24是表示本发明的第2实施例中的第3抽样电路的构成的电路图。
图25是表示本发明的第2实施例中的第4抽样电路的构成的电路图。
图26是表示本发明的第2实施例中的第5抽样电路的构成的电路图。
图27是表示第5抽样电路中的动作控制型反相电路的构成的电路图。
图28是表示第5抽样电路的第1变换例的抽样电路的构成的电路图。
图29是表示第5抽样电路的第2变换例的抽样电路的构成的电路图。
图30是表示本发明的第2实施例中的第6抽样电路的构成的电路图。
图31是表示第6抽样电路中的动作控制型反相电路的构成的电路图。
图32是表示第6抽样电路中的其他动作控制型反相电路的构成的电路图。
图33是表示本发明的第3实施例中的第1信号放大器的构成的方框图。
图34(a)是表示第1信号放大器及本发明的第3实施例中的第2信号放大器的一侧的放大电路适用的级联型线性电路的构成的电路图。
图34(b)是表示第1信号放大器及本发明的第3实施例中的第2信号放大器的另一侧的放大电路适用的级联型线性电路的构成的电路图。
图35(a)是表示第1信号放大器的一侧的放大电路适用的另一运算放大器型线性电路的构成的电路图。
图35(b)是表示第1信号放大器的另一侧的放大电路适用的另一运算放大器型线性电路的构成的电路图。
图36是表示本发明的第3实施例中的第2信号放大器的构成的方框图。
图37是表示把图34(b)及(a)的级联型线性电路应用于第2信号放大器的情况下的响应特性的曲线。
图38(a)表示与图37的响应特性作比较的例子，是表示对于电平减少的输入信号响应速度慢的信号放大器的响应特性的曲线。
图38(b)表示与图37的响应特性作比较的例子，是表示对于电平增大的输入信号响应速度慢的放大器的响应特性的曲线。
图39是表示本发明的第3实施例中的第3信号放大器的构成的方框图。
图40是表示本发明的第4实施例中的第1信号放大器的构成的电路图。
图41是表示构成第1信号放大器的各线性电路的输入输出特性的曲线。
图42是表示本发明的第4实施例中的第2信号放大器的构成的电路图。
图43是表示第2信号放大器中的n沟道晶体管的特性曲线。
图44是表示本发明的第4实施例中的第3信号放大器的构成的电路图。
图45是表示本发明的第4实施例中的第4信号放大器的构成的电路图。
图46是表示被应用于第1至第4实施例的电源系统的构成的电路图。
图47是表示已有的抽样电路的构成的电路图。
图48是表示用于图47的抽样电路的反相电路的详细构成的电路图。
图49是表示其他已有的抽样电路的构成的电路图。
图50是表示另一已有的抽样电路的构成的电路图。
图51是表示在图50的抽样电路上附加闩锁电路的已有的抽样电路的构成的电路图。
图52是表示已有的信号放大器的构成的电路图。
图53是表示已有的信号放大器的其他构成的电路图。
图54是表示图53的信号放大器的输入输出特性的曲线。
具体实施方式
下面参照图1至图13对本发明的第1实施例加以说明。
〔图像显示装置的基本构成〕
本实施例的图像显示装置是有源阵列驱动式的液晶显示装置，如图1所示，它具备像素阵列1、扫描信号线驱动电路2和数据信号线驱动电路3。在像素阵列1中有多条扫描信号线GLj，GLj+1……与多条数据信号线SLi、SLi+1……垂直交叉配置。而且，在相邻的扫描信号线GL、GL与相邻的数据信号线SL·SL围成的区域中逐个设置像素4。在整体上，像素4排列成矩阵式。
像素4，如图2所示，具有开关元件SW及像素电容Cp。开关元件5由例如MOS型FET构成，栅极接于扫描信号线GL。像素电容6由作为液晶元件的液晶电容6a和辅助电容6b组成。
液晶电容6a及辅助电容6b的一侧的电极经开关元件5的漏极及源极接在数据信号线SL上。液晶电容6a的另一侧的电极接在全部像素4共同的公共电极线7上，辅助电容6b的另一侧电极接在开关元件5的栅极连接的扫描信号线GL的下一级的扫描信号线GL或公共电极线7上。
这样构成的像素4，借助于加在液晶电容6a上的电压，调制液晶的透射率或反射率，起着图像显示的作用。
数据信号线驱动电路3，与一定周期的定时信号TIM同步地对输入的模拟的视频信号DATA抽样，根据需要加以放大并馈给各数据信号线SLi、SLi+1……。扫描信号线驱动电路2，与定时信号TIM同步地依序选择扫描信号线GLj、GLj+1……，控制像素4内的开关元件5的开闭，以此，将给与各数据信号线SLi、SLi+1……的抽样数据(视频信号)写入各像素4，同时，使写入的数据保持。
数据信号驱动电路3，具有模拟方式与数字方式，在进行多层次显示的情况下，模拟方式为佳。作为模拟方式，有下述的点顺序驱动方式及线顺序驱动方式，结构各不相同。
采用点顺序驱动方式的数据信号线驱动电路3，如图3所示，具备移位寄存器11、多个放大电路(图中的AMP)12、多个抽样开关(图中SS)13。
作为定时发生电路的移位寄存器11，使输入的触发脉冲STR与时钟信号CLK的上升或下降同步地移位，从m个输出端子输出移位脉冲N1-Nm。
移位寄存器11，如图4所示，1级由钟控反相电路21、21与反相电路22构成。在图4中，表示出到第2级为止的结构，而在后面的级中也设置多个相同的电路。钟控反相电路21与反相电路22串联连接，反相电路22与另一个钟控反相电路21并联，而且输入输出互成逆向连接。于是，从串联的钟控反相电路21与反相电路22之间引出输出端子OUTi、OUTi+1……。
在上述移位寄存器11中，与时钟信号CLK的上升或下降同步、反复进行信号的取入及保持。也即，输入的信号，与时钟信号CLK的上升或下降同步地向输出侧逐级移位过去。
钟控反相电路21的详细结构如图5所示。亦即，钟控反相电路21的2个p沟道晶体管21a、21b与2个n沟道晶体管21c、21d串联连接。这一钟控反相电路21，只在时钟信号CLK输入时输出反相信号，而时钟信号未输入时则为开路状态。
接在电源上的p沟道晶体管21a及接地的n沟道晶体管21d的栅极成为信号输入部。相邻且互相连接的p沟道晶体管21b及n沟道晶体管21c的一侧的电极连接起来成为信号的输出部。而且，在p沟道晶体管21b的栅极输入反相时钟信号/CLK，在n沟道晶体管21c的栅极输入时钟信号CLK。
放大电路12在放大来自移位寄存器11的，作为定时信号的移位脉冲N1-Nm的同时，根据需要也输出使移位脉冲N1-Nm反相的反相信号。
抽样开关13是与经过放大电路12的移位脉冲N1-Nm同步地开关的开关元件，如后面所述，由CMOS结构的晶体管构成。该抽样开关13，一旦由移位脉冲N1-Nm关闭，就将从视频信号线VL输入的视频信号馈送给数据信号线SL1-SLm。
另一方面，使用线顺序驱动方式的数据信号线驱动电路3，如图6所示，具有移位寄存器11、多个放大电路(图中的AMP)12、多个抽样开关(图中的SS1)14、抽样开关(图中的SS2)15、抽样电容16、保持电容17和缓冲放大器18。
抽样开关14、15是与前述抽样开关13同类型的开关元件，串联连接。抽样开关14与经过放大电路的移位脉冲N1-Nm同步地开、关，抽样开关15与用数据传送信号线TRF传送过来的控制信号同步地开关。
抽样电容16，设置在抽样开关14的输出级上、用来储存由抽样开关14抽样的数据(视频信号)。而保持电容17设置在抽样开关15的输出级上，用来储存用抽样开关15从抽样电容16传送的数据(视频信号)。而缓冲放大器18设置于保持电容17的再往后的一级上。
在上述结构的数据信号线驱动电路3中，在某一水平扫描期间，输入视频信号线VL的视频信号，经抽样开关14抽样后，在抽样电容16中暂时储存。然后，储存的抽样数据(电荷)，在下一次水平扫描期间经抽样开关15传送到保持电容17保持。
于是，在下一次水平扫描期间，与保持于保持电容17的电压同一电平的信号经缓冲放大器18输出到数据信号线SL1-SLm。保持电容17，比数据信号线SL1-SLm的电容小，因此，由于电荷的容量分配，写入数据信号线SL1-SLm的信号电平变小。为此，用缓冲放大器18对信号进行放大。
在这里，对由上述的放大电路12及抽样开关13组成的抽样电路的详细情况以及下面的第1至第6的抽样电路加以说明。
(第1抽样电路)
如图7所示，第1抽样电路中的放大电路12具有多个反相电路31。在该放大电路12中，从移位寄存器11的一个输出端子起，设置2级反相电路31、31，给这些反相电路31提供电源电压VCC，VSS。
再在其后级，设置具有分支的第1通路32a和第二通路32b的分支电路32。在第1通路32a设置4级反相电路31，在第2通路32b设置3级反相电路31。
在第1通路32a，向所有的反相电路31提供电源电压VCC、VSS。另一方面，在第2通路32b中，向初级的反相电路31提供电源电压VCC、VSS，向与之相连接的2级反相电路31、31提供电源电压VDD、VEE。电源电压VDD、VEE的电位差与电源电压VCC、VSS的电位差都设计成相等，电源电压VDD、VEE被设定于相对于电源电压VCC、VSS向正侧移动若干的值的数值上。
抽样开关13是n沟道晶体管13a与p沟道晶体管13b并联连接的CMOS结构的开关元件。在n沟道晶体管13a的栅极上，连接着第1通路32a的输出级的反相电路31。在p沟道晶体管13b的栅极上，连接着第2通路32b的输出级的反相电路31。而且，n沟道晶体管13a的漏级与p沟道晶体管13b的源极一起接在视频信号线VL上，n沟道晶体管13a的源极与p沟道晶体管13b的漏极一起接在数据信号线SL上。
在这里，对电源电压VCC、VSS、VDD、VEE的具体例子加以说明。设视频信号的幅度为Vsig，两晶体管13a、13b的阈值电路分别为Vtn、Vtp，抽样开关13的接通边限，切断边限分别为Von、Voff，则电源电压VCC、VSS、VDD、VEE分别为：
VCC＝0+Vtn+Von/2(12)
VSS＝-Vsig+Vtn-Voff(13)
VDD＝Vsig+Vtp+Voff(14)
VEE＝0+Vtp-Von/2(15)
上述各电压的典型数值例如为：Vsig＝5(V)、Vtn＝2V、Vtp＝-2(V)、Von＝4(V)、Voff＝5(V)。从而，根据这些值，按(12)式至(15)式得出的电源电源VCC、VSS、VDD、VEE分别为：
VCC＝0+2+4/2＝4(V)
VSS＝-5+2-5＝-8(V)
VDD＝5-2+5＝8(V)
VEE＝0-2-4/2＝-4(V)
据此，，电源电压VCC、VSS及电源电压VDD、VEE的电位差均为12V，第1抽样电路在低电源电压下能够动作。从而元件的耐压能确保12V就可以了。
在上述那样的结构的第1抽样电路中，移位寄存器11的输出信号，在放大电路12由第1通路32a放大、成为同极性的栅极输入信号，加于n沟道晶体管13a的栅极上。而移动寄存器11的输出信号，在放大电路12由第2通路32b放大、同时反相成为相反极性的栅极输入电压，加于p沟道晶体管13b的栅极上。
然后，送到视频信号线VL上的视频信号，通过抽样开关13的导通而取入，馈给数据信号线SL。这时，在上述抽样开关13中，低电位一侧的视频信号借助于n沟道晶体管13a取入，高电位一侧的视频信号借助于p沟道晶体管13b取入。
如上所述，在第1抽样电路中，使给予第2通路32b的后级的两个反相电路31、31的电源电压VDD、VEE与给予别的反相电路31的电源电压VCC、CSS不同，由此，可以减小在抽样开关13导通时的栅极输入电压。而且，像上面说的那样，借助于使电源电压的电平偏移，使小幅度信号也能写入和保持。因此，即使在使用耐压低的元件的情况下，也无损电路特性。
这样，第1抽样电路的电源幅度为12V，可以用比已有的抽样电路更低的电压驱动。从而，在可以确保耐压的范围内，可缩短抽样电路的沟道的长度，而且还能够提高元件的每单位沟道宽度的驱动能力。因而，可以用更小的元件构成电路，可以谋求电路及系统的小型化和降低电力消耗。
还有，在上述第1抽样电路中，设置于放大电路12的前级部分、第1通路32a及第2通路32b的反相电路31的数目分别为2个、4个、3个，但并不限于此，即，反相电路31的数目，只要第1通路32a和第2通路32b的反相电路31的数目之差为奇数，使馈给n沟道晶体管13a与p沟道晶体管13b的栅级的输入电压极性相反，无论如何组合都行。
〔第2抽样电路〕
如图8所示，第2抽样电路，基本上具有与第1抽样电路相同的结构，但电源构成与第1抽样电路不同。
即，在第1通路32a，电源电压VCC、VSS提供给后级的2个反相电路31、31，在第2通路32b，电源电压VDD、VEE提供给后级的2个反相电路31、31。而且，电源电压VH、VL提供给移位寄存器11。再者，电源电压VH、VL还提供给接在移位寄存器11后的2级反相电路31、31和第1通路32a的前级的2个反相电路31及第2通路32b的前级的一个反相电路31。
这是因为希望传送给上述两反相电路31、31的信号电平与移位寄存器11输出的信号的电平相同。
电源电压VH、VL设定为电源电压VCC、VSS与电源电压VDD、VEE的中间值。而且电源电压VCC、VSS设定为相对于电源电压VH、VL向负侧偏移的值，电源电压VDD、VEE设定为相对于电源电压VH、VL向正侧偏移的值。
具体地说，电源电压VCC、VSS、VDD、VEE分别用(12)式到(15)式表示，如前所述，例如VCC＝4(V)、VSS＝-8(V)、VDD＝8(V)、VEE＝-4(V)。而电源电压HH、VL为：
VH＝(VCC+VDD)/2                        (16)
VL＝(VSS+VEE)/2                        (17)
从而，根据前述典型数值由(16)及(17)式，得到的电源电压VH、VL：
VH＝(4+8)/2＝6(V)
VL＝(-8-4)/2＝-6(V)
据此，电源幅值为12V，只要用耐压12V以上的元件，就能确保良好的抽样性能。
这样，在第2抽样电路中，借助于使用各种不同值的电源电压VCC、VSS，电源电压VDD、VEE以及电源电压VH、VL，能与第1抽样电路一样，写入及保持小幅值信号，即使在使用低耐压的元件的情况下，也无损电路性能。
特别是在第2抽样电路中，如上所述，将VH、VL设定为VCC、VSS与VDD、VEE的中间值，以此，可使电源电压的偏移量(2V)成为第1抽样电路的偏移量(4V)的一半。
信号电平的偏移，借助于用与输入信号电平不同的电压电平驱动反相电路31来进行，这时，与不使信号电平变化的情况相比，会有信号波形失真和延迟时间等不同情况。因此，借助于在像上面所说的那样缩小偏移量的同时，用第1通路32a及第2通路32b进行信号电平的偏移，可以缩小信号波形畸变和延迟时间差等。而且，因为电源电压的偏移量为第1抽样电路的一半，所以可以抑制起因于流过反相电路31的直流电流的电力消耗的增大。
〔第3抽样电路〕
如图9所示，第3抽样电路基本上与第1抽样电路的结构相同，但第2通路32b的第2级反相电路31用与电源电压VCC、VSS及电源电压VDD、VEE不同的电源电压VCC′、VSS′驱动。
电源电压VCC′、VSS′设定为电源电压VCC、VSS与电源电压VDD、VEE的中间值。从而，通过第2通路32b的信号，一旦用第2级的反相电路31偏移到中间电平后，用输出级的反相电路31偏移到抽样开关13输入所必要的电平。
这样，在第3抽样电路中，由于使电源电平不同，与第1抽样电路一样，在使用低耐压元件时无损于电路性能。而且，在第3抽样电路中，由于用第2通路32b使信号一度偏移到中间电平，反相电路31的每级偏移量变小。因此，用第3抽样电路，与第二抽样电路一样，可以减少信号波形畸度及延迟时间的差，同时抑制消耗电力的增加。
具体的电源电压VCC、VSS、VDD、VEE分别用(12)式至(15)式表达，例如VCC＝4(V)、VSS＝-8(V)、VDD＝8(V)、VEE＝-4(V)。而且电源电压VCC′、VSS′为：
VCC′＝(VCC+VDD)/2                       (18)
VSS′＝(VSS+VEE)/2                       (19)
从而，根据前述典型数值由(18)式及(19)式得出的电源电压VCC′、VSS′为：
VCC′＝(4+8)/2＝6(V)
VSS′＝(-8-4)/2＝-6(V)
据此，电源电压幅值为12V。只要使用耐压12V以上的元件，就能确保良好的抽样性能。
还有，在第3抽样电路中，图中间值驱动的反相电路31是1级，但并不限定于此。也就是说，即使是多级反相电路用相同的或不同的中间电压驱动的结构，也有与上述第3抽样电路相同的功能。
而且，第3抽样电路是在第1抽样电路的构成中应用中间值电源电压的结构，而第2抽样电路也可以应用中间值的电源电压。
具体地说，图8所示的第1通路32a中的第2级反相电路31由设定于电源电压VH、VL与电源电压VCC、VSS的中间值的电源电压VH′、VL′驱动。而且，例如，第2通路32b的第3级的反相电路31由设定于电源电压VH、VL与电源电压VDD、VEE的中间值的电源电压VH″、VL″驱动。
从而，通过第1通路32a的信号，在一旦用第2级的反相电路31偏移到中间电平后，被输出级的反相电路31偏移到输入n沟道晶体管13a所需要的输入电平。一方面，通过第2通路32b的信号，在一旦用第2级的反相电路31偏移到中间电平后，用输出级的反相电路31偏移到输入p沟道晶体管13b所需要的输入电平。
〔第4抽样电路〕
第4抽样电路基本上与第1抽样电路结构相同，而如图10所示，反相电路31全部用同一电源电压VDD、VSS驱动。而且，与第1抽样电路一样，在第2通路32b中，使信号电平偏移。而且，在图10中，只显示放大电路12内的一部分电路(信号分路部分及信号电平变化部分)。
在第4抽样电路中，反相电路31有着串联连接、掌管反相功能的n沟道晶体管31a及p沟道晶体管31b。而且，在各反相电路31的内部，设置电压限幅器，用这一电压限幅器限制输出电平。电压限幅器，由栅极与漏极短路的n沟道晶体管31C及p沟道晶体管31d构成，设置于上述两晶体管31a、31b的高电位电源一侧或低电位电源一侧的某一方，或其两方。在高电位电源一侧，设置n沟道晶体管31c，在低电位电源一侧，设置p沟道晶体管31d。
上述电压限幅器，具有只产生使偏移n沟道晶体管31c及p沟道晶体管31d的阈值电压大小的电压的功能。借助于此，在n沟道晶体管31a及p沟道晶体管31b上加上比反相电路31的驱动电压更低的电压。从而，反相电路31的输出电压与实质上加在两晶体管31a、31b上的电压电平一致。
在构成移位寄存器11的钟控反相电路21及反相电路22中加入电压限幅器的情况下，移位寄存器11上所加的电源电压，与提供给上述反相电路31的电源电压同样是VDD、VSS。而且，两反相电路21、22未加入电压限幅器的情况下，加在移位寄存器11上的电源电压，与第1抽样电路一样是VCC、VSS。
这样，在第4抽样电路中，使第2通路32b中的反相电路31的实质上的驱动电压，亦即用电压限幅器限制的电压相对于其他电路(移位寄存器11等)的实质上的驱动电压向正向偏移。因此，进行与第1抽样电路同样的电压偏移，使用低耐压元件的情况下，也无损电路性能。
而且，用第4抽样电路，放大电路12的电源只用1个系统就行，因而可以简化电源电路及电源线等的电源系统。加上在移位寄存器11上设置电压限幅器，以此可以谋求简化移位寄存器11及放大电路12的电源系统。
还有，加入反相电路31中的电压限幅器不限于一个，也可以是多个串联连接以便偏移到所希望的电压电平。而且，电压限幅器的数目也可以是高电位电源一侧与低电位电源一侧不同。而且，第4抽样电路不仅可应用于第1抽样电路也可以应用于第3抽样电路。
〔第5抽样电路〕
第5抽样电路基本上与第2抽样电路结构相同，但是，如图11所示，反相电路31都用同一电源电压VDD、VSS驱动。而且，与第2抽样电路同样，在第1通路32a及第2通路32b中，使信号电平偏移。还有，在图11中，只显示放大电路12内的一部分回路(信号分路部分及信号电平变化部分)。
第5抽样电路也与第4抽样电路相同，在各反相电路31的内部设置电压限幅器，借助于该电压限幅器限制输出电平。从而，反相电路31的输出电平与实质上加于两晶体管31a、31b的电压电平一致。
构成移位寄存器11的钟控反相电路21及反相电路22中加入电压限幅器的情况下，在移位寄存器11上所加的电源电压为VDD、VSS。而且移位寄存器11未加入电压限幅器的情况下，移位寄存器11上所加的电源电压与第2抽样电路一样都是VH、VL。
第5抽样电路，使第1通路32a与第2通路32b中的反相电路31的实质上的驱动电压(受电压限幅器限制的电压)相对于其他电路(移位寄存器11等)的实质上的驱动电压分别向负向与正向偏移，因而能进行与第2抽样电路相同的电压偏移。因此，在使用低耐压元件的情况下无损于电路性能。而且，因为电源电压的偏移量小，可以减小信号波形畸变及延迟时间的差，同时可以抑制电力消耗的增大。
而且，如果使用第5抽样电路，与第4抽样电路一样，放大电路12的电源只要用1个系统就行，因此，可以简化电源电路及电源线等电源系统。而且，还可以用在移位寄存器11上设置电压限幅器的办法谋求进一步简化电源系统。
此外，即使在第5抽样电路中，加入反相电路31内的电压限幅器也可以是多个串联连接，以便偏移到所希望的电压电平。而且，电压限幅器的数目，在高电位电源一侧与低电位电源一侧也可以不同。再者，第5抽样电路不仅对于第2抽样电路，而且对于适用于第2抽样电路的第3抽样电路也能适用。
〔第6抽样电路〕
如图12所示，第6抽样电路，在移位寄存器11及连接到移位寄存器11上的2级反相电路31上加上电源电压VH、VL，在分支电路32中的反相电路31上都加上电源电压CDD、VSS。而且分支电路32中的反相电路31与第5抽样电路的反相电路31同样具有电压限幅器。从而，第6抽样电路可以看作是将第2及第5抽样电路部分组合而成的。
在该第6抽样电路中，也是使第1通路32a与第2通路32b中的反相电路31的实质驱动电压相对于其他电路的实质驱动电压分别向负向与正向偏移，因而能进行与第2抽样电路一样的电压偏移。因此，可以得到与第2抽样电路一样的效果。而且，借助于设置电压限幅器，能得到与第5抽样电路同样的效果。
但是，在反相电路31等内设电压限幅器的情况下，供电电流受电压限幅器限制，产生电路的延迟时间变大的问题。但是，如果用第6抽样电路，由于在构成移位寄存器11的电路中没有设置电压限幅器，移位寄存器11，动作速度不延迟，可以维持高速动作。而且，在比移位寄存器11更后面的电路中，即使发生延迟，对于移位寄存器11的各输出、只要其延迟是均匀的话，也可以用将取入视频信号的定时分别错开的方法，因而不会给第6抽样电路的性能带来损害。
而且，在第6抽样电路中，设置反相电路31内的电压限幅器的数目和位置等，也不限于上述结构。
而且，在第6抽样电路中，在接于移位寄存器11后面的2级的反相电路31上所加的电源电压也不限于VH、VL。例如，这些反相电路31、31，与第1通路32a的第一级反相电路31一样，在被加以电源电压VDD、VSS的同时，还设置电压限幅器。
〔抽样电路用的晶体管〕
接下去说明构成前述第1至第6抽样电路的晶体管。而前述像素4，可以用这种晶体管构成，也可以采用其他结构。
这种晶体管，如图13所示，是多晶硅薄膜晶体管(下称P-Si薄膜晶体管)，是在玻璃衬底41上形成的多晶硅薄膜(下称P-Si薄膜)42上形成MIS(Metal Insulator Semiconductor)(金属-绝缘体-半导体)场效应晶体管的结构。
在P-Si薄膜42上，隔着作为栅极绝缘膜的氧化硅膜43形成栅极44，在P-Si薄膜42上，栅极44覆盖的地方以外的区域注入杂质离子，形成源极45及漏极46。于是，形成作为层间绝缘膜的氮化硅膜47以覆盖氧化硅膜43及栅极44，从氮化硅膜47的间隙分别形成与源极45与漏极46相连的金属布线48、48。
如上述那样构成的P-Si薄膜晶体管没有相当于IC上的基板的东西，因而不会产生晶体管的阈值随源极电位而改变的所谓基板效应。从而，借助于附加前述电压限幅器，即使加于反相电路上的实际有效电压发生变化，基板效应的影响也不会波及反相电路31的反相特性。
而且，P-Si薄膜晶体管元件耐压向来就低，因而，难于用它构成具有良好特性的抽样电路。与此相反，在第1至第6抽样电路中，可以使用低耐压元件，能有效地利用本P-Si薄膜晶体管的上述特征。
而且，虽然以上述结构，例示P-Si薄膜晶体管，但并不限于此，只要是薄膜晶体管，用多晶硅以外的材料的晶体管也行。作为它的一个例子，可以举出例如，在上述P-Si薄膜晶体管中，使用单晶硅薄膜代替P-Si薄膜42的单晶硅薄膜晶体管。而且这种情况下的薄膜晶体管的结构，不限于图13所示的参差(スタガ-)结构，也可以采用逆参差结构等其他结构。
图3所示的点顺序驱动方式的有源阵列型液晶显示装置中，把视频信号写入数据信号线SL的时间为几十毫微秒～数百毫微秒那样的短时间，而用数据信号线SL保持的时间要在数+微秒以上。
而且通常，在液晶显示装置中，为了防止液晶劣化，有必要反向驱动液晶，如果液晶驱动电压为5V，则视频信号幅度为10V。要高速写入、且长时间保持这样大幅值的信号，必须给抽样开关13以更大的驱动信号。这时，放大电路12，若内设的各元件的耐压不是十分高的话，就不能发生大的驱动信号。
与此相反，如果将第1至第6抽样电路用于液晶显示装置，加于抽样开关13中的晶体管13a、13b上的电压低，因而，即使使用低耐压元件，也可以维持充分的写入性能和保持性能。
一方面，即使是图6所示的线顺序驱动方式的有源阵列型液晶显示装置，同样，将视频信号写入抽样电容16的时间非常短，仅为数+毫微秒～数百毫微秒，而，用抽样电容16保持的时间必须在数十微秒以上。线顺序驱动方式，与点顺序驱动方式相比，负载电容小，因而写入稍容易些，反之保持变难了。从而如果将第1至第6抽样电路用于液晶显示装置，在线顺序驱动方式的液晶显示装置中也可望取得与在点顺序驱动方式的情况下一样的效果。
如上所述，如果采用第1至第6抽样电路，可以高精度地写入及保持视频信号，其结果是液晶显示装置可以显示出质量优异、高层次的图像。特别是，近年来，正在进行开发的像素阵列与驱动电路形成于同一块基板上的单片结构的液晶显示装置中，因为使用特性不佳的薄膜晶体管作驱动电路的元件，上述效果更得以发挥。
而且，为了使单片结构的液晶显示装置大型化，使用廉价的玻璃作为基板，在这种情况下，必须在低于其应变点(约600℃)的温度下制造元件，而用这样的工艺制造的元件性能不佳。从而上述效果在这种情况下更得以发挥。而且，在玻璃基板上形成前述那样的驱动电路，将该基板安装在构成像素阵列的基板上的情况下也能得到同样的效果。
还有，在上面的例子中，对在抽样电路的有源阵列型液晶显示装置中的应用作了叙述，但不限于此，只要是有源阵列型驱动方式，其他显示装置上也可应用。所谓其他显示装置可以举例如：等离子体显示，LED显示，EL显示等。
(实施例2)
下面根据图1、图3、图5、图6、图14至图32，对本发明第2实施例加以说明。而且，在本实施例中，具有与前述第1实施例的构成要素相同功能的构成要素使用相同的符号并省略其说明。
(第1抽样电路〕
如图14所示，在第1抽样电路的放大电路12中，移位寄存器11的一个输出端子后面设置2级反相电路31。再在其后一级，设置具有分支的第1通路51a与第2通路51b的分支电路51。在第1通路51a，按顺序设置反相电路31、钟控反相电路52、反相电路31，在第2通路51b，按顺序设置钟控反相电路52与反相电路31。
第1通路51a的输出级的反相电路31，接于n沟道晶体管13a的栅极上，第2通路51b的输出级的反相电路31上接有p沟道晶体管13b的栅极。而且，作为同步型反相电路的钟控反相电路52，其构成如图5所示，与构成移位寄存器11的钟控反相电路21有同样的功能。
在如上结构的第1抽样电路中，从移位寄存器11发出的输出信号(定时信号)经2级反相电路31、31放大后，由分支电路51分送2个系统，一边的定时信号在第1通路51a中，经过钟控反相电路52与反相电路31，输入n沟道晶体管13a的栅极。另一边的定时信号在第2通路51b经过反相电路31、钟控反相电路52和反相电路31，被输入p沟道晶体管13b的栅极。于是，借助于抽样开关13，视频信号被从视频信号线VL取出、写入数据信号线SL。
这时，用相同的同步信号(定时信号)CLK使第1及第2通路51a、51b中的钟控反相电路52动作，以此使在后一级的信号倒相同步。由此，使两晶体管13a、13b中的断开时的噪音相抵消，从而能以高精度将模拟信号写入数据信号线SL。
在这里，在钟控反相电路52不动作时，后面一级的反相电路31、31没有输入，因此，抽样电路的动作可能不稳定。为了对此加以改善，如图15所示，在第1抽样电路的第1变换例的抽样电路上，在钟控反相电路52、52的输出与接地之间设置电容53、53。据此，如果是短时间的话，可以保持钟控反相电路52、52的输出信号，谋求动作的稳定。
而且，如图16所示，在第1抽样电路的第2变换例的抽样电路中，反相电路54、54，逆向并联连接于紧靠在钟控反相电路52、52后面的反相电路31、31上。在本抽样电路中，由反相电路31、54构成闩锁电路，因而可谋求动作的稳定。而且，反相电路54、54，必须使其驱动能力小，使其不对钟控反相电路产生影响。
而且，如图17所示，在第1抽样电路的第3变换例中的抽样电路中，钟控反相电路55、55逆向并联连接于紧接着钟控反相电路52、52后面的反相电路31、31上。钟控反相电路55、55靠与钟控反相电路52、52的同步信号反相的同步信号/CLK动作。这个结构也是用反相电路31与钟控反相电路55构成闩锁电路，所以能谋求动作的稳定。
〔第2抽样电路〕
如图18所示，第2抽样电路在放大电路12中设置具有第1通路61a和第2通路61b的分支电路61。在第1通路61a中，按顺序设置反相电路31，由n沟道晶体管组成的传输开关62与反相电路31，在第2通路61b中，按顺序设置反相电路31、31、传输开关62、反相电路31。也就是说，本抽样电路是将第1抽样电路的钟控反相电路52换成由反相电路和31及传输开关62组成的电路而构成的。
在这样构成的第2抽样电路中，来自移位寄存器11的输出信号(定时信号)，在经过2级反相电路31、31放大后，由分支电路61分送2个系统，一边的定时信号在第1通路61a中经过反相电路31、传输开关62和反相电路31，输入n沟道晶体管13a的栅极。另一边的定时信号在第2通路61b中经反相电路31、31，传输开关62和反相电路31，输入p沟道晶体管13b的栅极。于是，视频信号被抽样开关13从视频信号线VL取出写入数据信号线SL。
此时，用同一同步信号(定时信号)CLK使第1及第2通路61a、61b的传输开关62、62动作，籍此，在后级的信号同时倒相定时。以此使两晶体管13a、13b断开时的噪声相抵消，从而可以以高精度将模拟信号写入数据信号线SL。
在这里，传输开关62、62被断开时，下一级的反相电路31、31没有输入，因此，抽样电路的动作可能会变得不稳定。在本抽样电路中也与第1抽样电路相同，为了改善上述问题，可以采用下面各抽样电路变换例加以克服。
如图19所示，在第2抽样电路的第1变换例的抽样电路中，传输开关62、62的输出与地之间设置电容63、63。借此，在短时间内，可以保持传输开关62、62的输出信号，谋求动作的稳定。
而且，如图20所示，在第2抽样电路的第2变换例的抽样电路中，反相电路64、64反向并联于紧靠在传输开关62、62后面的反相电路31、31上。在该抽样电路中，闩锁回路由反相电路31、64构成，因而动作可以稳定化。而且，必须使反相电路64、64的驱动能力小，以使其不对传输开关62、62的动作产生影响。
又，如图21所示，第2抽样电路的第3变换例的抽样电路中，在图20所示的上述抽样电路的第1及第2通路61a、61b中，在传输开关62与反相电路64之间设置传输开关62与靠反相的同步信号/CLK动作的传输开关65。这一结构也构成闩锁回路，因而能谋求动作的稳定。
还有，如图22所示，也可以采用设置p沟道晶体管组成的传输开关66代替图21所示的抽样电路中的传输开关65的结构。在这一抽样电路中，传输开关66用与传输开关62相同的同步信号(定时信号)CLK驱动。采用这种结构，即使用单一同步信号也能实现稳定的动作。
又，如图23所示，在第2抽样电路的第4变换例的抽样电路中，在图18所示的抽样电路的第1及第2通路61a、61b中，设置传输开关67代替传输开关62。传输开关67是n沟道晶体管67a与p沟道晶体管67b并联连接的CMOS结构的开关。
该传输开关67，n沟道晶体管67a的栅极上输入同步信号CLK，p沟道晶体管67b的栅极上输入与上述同步信号相反位相的同步信号/CLK。在这一抽样电路中，传输开关是CMOS结构的，因而能可靠地传输抽样信号，同时，可以抑制高电位侧的抽样信号与低电位侧抽样信号的传输速度差。
还有，本变换例的抽样电路，也可以应用于图19至图22所示的抽样回路。
〔第3抽样电路〕
第3抽样电路，如图24所示，在放大电路12中，设置具有第1支路71a和第2支路71b的分支电路71。在第一支路71a中，设置2级反相电路31、31，在第2支路71b，设置3级反相电路31。而且，在第2支路71b，前级的反相电路31的输出与地之间，设置容量适当的电容72。
这样构成的第3抽样电路中，在第1支路71a，在紧靠在前级反相电路31后面设置容量适当的电容72，因此，反相电路31的负载变大，信号发生延迟。其结果是，在该反相电路31的后面一级的第1及第2支路71a、71b信号同时变换。从而，两晶体管13a、13b断开时的噪声相抵消，可高精度地将模拟信号写入数据信号线SL。
还有，作为负载的电容72插入的地方不限于一处，也可以被分散于多处。
〔第4抽样电路〕
第4抽样电路，如图25所示，放大电路12设有具有第1支路81a与第2支路81b的分支电路81。第1支路81a设有反相电路31、82，第2支路81b设有3级反相电路31…。反相电路82比第2支路82b的输出级的反相电路31输入电容大。具体来说，构成反相电路82的晶体管，其沟道长度与沟道宽度都比构成上述输出级的反相电路31的晶体管大。
该第1抽样电路中，构成反相电路82的晶体管，像上面说的那样，构成为在反相电路所具有的起动能力得到维持的基础上输入电容变大。因此，其前级的反相电路31的负载变大，信号发生延迟。结果，反相电路82后级的第1及第2支路81a、82a的信号同时变换。由此，两晶体管13a、13b断开时的噪声互相抵消，从而能高精度地将模拟信号写入数据信号线SL。
还有，上述抽样电路设有一个反相电路，但并不限于此，也可以在第一支路81a设置多个反相电路82，从而使负载分散。
〔第5抽样电路〕
第5抽样电路，如图26所示，放大电路12设有具有第1支路91a及第2支路91b的分支电路91。第1支路91a顺序设有动作控制型反相电路92和反相电路31，第2支路91b则顺序设有反相电路31、动作控制型反相电路92、反相电路31。输入级来的定时信号互相交替，作为控制信号输入该动作控制型反相电路92、92。
动作控制型反相电路92，如图27所示，具有2个p沟道晶体管92a、92b与2个n沟道晶体管92c、92d。起到反相作用的p沟道晶体管92a以及n沟道晶体管92c串联连接。经过动作控制型反相电路92、92各自所在支路的定时信号经输入端子IN1输入两晶体管92a、92c的栅极。
而且，在p沟道晶体管92a与高电位一侧的电源端子之间，设置n沟道晶体管92d，在n沟道晶体管92c与低电位一侧的电源端子之间，则设置p沟道晶体管92b。经过与动作控制型反相电路各自所在支路不同支路的定时信号经输入端子IN2输入p沟道晶体管92b及n沟道晶体管92d的栅极。
另外，p沟道晶体管92a与n沟道晶体管92d的位置，以及p沟道晶体管92b与n沟道晶体管92c的位置也可以分别交换。
该第5抽样电路中，动作控制型反相电路92、92，只在经过两支路91a、91b的信号成相反相位时才作为输入端IN1的反相电路动作，而其他时间输出呈高阻抗状态。因而，其后级的第1及第2支路91a、91b的信号同时切换。由此，两晶体管13a、13b断开时的噪声互相抵消，从而能高精度地将模拟信号写入数据信号线SL。
这里，动作控制型反相电路92、92的输出处于高阻抗状态只是信号切换的一瞬间，但因为该期间没有至下一级反相电路31、31的输入，所以抽样电路的动作有可能变得不稳定。本抽样电路，与第1抽样电路相同，为了改善上述问题，可以按以下各变形例的抽样电路来对付。
如图28所述，第5抽样电路第1变形例的抽样电路，在紧靠动作控制型反相电路92、92的后面设置电容93、93。由此，短时间内可以保持动作控制型反相电路92、92的输出信号，以达到工作稳定的目的。
而且，如图29所示，第5抽样电路第2变形例的抽样电路中，反相电路94、94与紧接在动作控制型反相电路92、92后面的反相电路31、31反向并联。该抽样电路中，闩锁电路由反相电路31、94构成，所以可达到工作稳定的目的，而且，反相电路94、94需减小其驱动力，以避免对动作控制型反相电路92、92的动作造成影响。
〔第6抽样电路〕
第6抽样电路，如图30所示，放大电路12设置具有第1支路101a及第2支路101b的分支电路101。第1支路101a顺序设有动作控制型反相电路102与反相电路31，第2支路101b则顺序设有反相电路31、动作控制型反相电路103和反相电路31。动作控制型反相电路102及动作控制型反相电路103的控制信号分别由各自输入级来的定时信号互相交换提供。
动作控制型反相电路102，如图31所示，具有两个p沟道型晶体管102a、102b，两个n沟道型晶体管102c、102d。起反相作用的p沟道晶体管102a与n沟道晶体管102c并联连接，设于高电位的电源端子(电压VCC)一侧。而且，在与p沟道晶体管102a串联连接，起反相作用的n沟道晶体管102c与低电位一侧的电源端子(电压VSS)之间设有p沟道晶体管102b。
经过第1支路101a的定时信号经输入端子IN1输入p沟道晶体管102a以及n沟道晶体管102c的栅极。另一方面，经过第2支路101b的定时信号通过输入端IN2输入到p沟道晶体管102b及n沟道晶体管102d的栅极。
此外，p沟道晶体管102b和n沟道晶体管102c的位置也可以交换。
另外，动作控制型反相电路103，如图32所示，具有两个p沟道晶体管103a、103b和两个n沟道晶体管103c、103d。起反相作用的p沟道晶体管103a与高电位电源端子之间设有n沟道晶体管103d。而且，与p沟道晶体管103a串联连接、起反相作用的n沟道晶体管103c与p沟道晶体管103b并联连接设置于低电位电源端子一侧。
经过第2支路101b的定时信号通过输入端子IN1输入到p沟道晶体管103a和n沟道晶体管103c的栅极。另一方面，经过第1支路101a的定时信号经输入端IN2输入p沟道晶体管103b和n沟道晶体管103d的栅级。
另外，p沟道晶体管103a与n沟道晶体管103d的位置也可以交换。
该第6抽样电路中，动作控制型反相电路102仅在输入端子IN1上加高电位信号的同时，输入端子IN2上加低电位信号的时候才输出低电位信号，对于其他输入，则输出高电位信号。而动作控制型反相电路103，只有在输入端子IN1上加低电位信号的同时，输入端子IN2上加高电位信号的时候才输出高电位信号，对于其他输入，则输出低电位信号。
从而，这些动作控制型反相电路102、103，仅当输入使两晶体管13a、13b都导通的信号时，才作为反相电路起作用，在其他时间，总是输出切断两晶体管13a、13b的信号。由此，动作控制型反相电路102、103后级的第1及第2支路上的信号同时切换。因此，两晶体管13a、13b切断时的噪声互相抵消，从而能够以高精度将模拟信号写入数据信号线。
而且，动作控制型反相电路102、103的输出，不是处于高阻抗状态，因而可使抽样电路的动作稳定。
以上第1到第6抽样电路中，各晶体管是至少表面为绝缘性的衬底上形成的薄膜晶体管，例如是多晶硅薄膜晶体管等情况下，前述各结构的有效性特别得到发挥。这是因为上述那样的晶体管的起动能力比单晶衬底上的晶体管小，所以有必要把构成抽样开关的晶体管的尺寸(沟道宽度)做得大，而且，抽样电路的每一级反相电路造成的信号延迟变大。其结果是晶体管寄生电容引起的噪声有可能变大。
而且，第1至第6抽样电路还可应用于前述第1实施例的第1至第6抽样电路，可以使第1及第2支路中的信号变换一致。
〔抽样电路对于液晶显示装置的应用〕
如第1实施例所述，图3所示的点顺序驱动方式的有源阵列型液晶显示装置，将视频信号写入数据信号线SL的时间极短，而且，在数据信号线SL的保持时间要数十微秒以上。又，图1所示的液晶显示装置为了防止液晶劣化，有必要反相驱动液晶，因此视频信号的幅度变大。为了把这样大的信号高速写入，必须使用驱动力大，也就是沟道宽度大的晶体管所组成的抽样开关13。这时，如前所示，由于寄生电容的影响，写入信号上可能叠加比较大的噪声。
因此，将前述第1至第6抽样电路应用于点顺序驱动方式的液晶显示装置，可以使上述噪声被抑制。
另一方面，图6所示的线顺序驱动方式的有源阵列型液晶显示装置也同样，把视频信号写入抽样电容16的时间极短，而且取样电容保持的时间需要数十微秒以上。线顺序驱动方式与点顺序驱动方式相比，负载容量小，因而写入变得稍稍容易些，而随着图像显示装置的大画面和高清晰度，抽样电容16也有变大的趋向，而产生与点顺序方式相同的问题。
因此，将前述第1至第6的抽样电路应用于线顺序驱动方式的液晶显示装置，可以得到与点顺序驱动方式相同的效果。
如上所述，假如将本实施例第1至第6抽样电路应用于液晶显示装置，那么将视频信号写入数据信号线SL或抽样电容时，可以抑制晶体管寄生电容引起的噪声的发生。因此，可以高精度地写入视频信号，能显示出显示品位优异、多层次的图像。
特别是近年来正在开发研制的单片结构，也就是像素阵列与驱动电路整体形成于同一衬底上的结构的液晶显示装置中，由于采用特性不佳的薄膜晶体管作为驱动电路的元件，所以上述效果更得以发挥。
还有，上述例子中对抽样电路在有源阵列型的液晶显示装置中的应用作了叙述，但是，与第1实施例中的抽样电路一样，也可以应用于其他有源阵列型驱动方式的显示装置。
(实施例3)
下面根据图1、图6、图33至图39对本发明第3实施例加以说明。另外本实施例中，对于与所述第1实施例的组成部分具有相同功能的组成部分，标以相同符号，并省略其说明。
〔第1信号放大器〕
第1信号放大器，如图33所示，具备将输入信号大致线性放大的前置放大器111和将前置放大器111的输出大致线性放大的放大电路112、113，放大电路112、113并联连接。
放大电路112相对前置放大器111的输出电平增大这种电平变化的转换速度(响应速度)设定得比放大电路113的这一转换速度大。放大电路113相对前置放大器111的输出电平减少这种电平变化的转换速度设定得比放大电路112的这一转换速度大。
在上述结构中，前置放大器111把输入信号线性放大至规定电平。前置放大器111的输出经放大电路112、113线性放大。这样第1信号放大器将放大电路112的输出与放大电路113的输出之和作为输出信号输出。
当有前置放大器111的输出电平增大这种电平变化时，也就是说，输入信号电平增大时，放大电路112输出对其电平变化快速响应的输出信号。另一方面，当有前置放大电器的输出电平减少这种电平变化时，也就是输入信号电平减少时，放大电路113输出对该电平变化快速响应的输出信号。总之，采用第1信号放大器可以与输入信号电平变化无关来得到高速响应输入信号的输出。
但是，放大电路112对输入信号电平减少的电平变化的转换速度、以及放大电路113对输入信号的电平增大的电平变化的转换速度，在原理上，对第1信号放大器的转换速度几乎没有影响。因此，放大电路112，能减小相对于输入信号电平减少这种电平变化的转换速度；放大回路113能减小相对于输入信号电平增大这种电平变化的转换速度。
因此，若采用借助于减小它们的转换速度，使恒定电流变小的放大电路112、113，可以做出响应速度快而且消耗功率小的信号放大器。
放大电路112、113的具体例子分别示于图34(a)和(b)。
图34(a)所示的结构，是两个n沟道晶体管114、115串联连接于高电位电源(电压VCC)与低电位电源(电压VSS)之间的级联型线性电路。高电位电源侧的n沟道晶体管114，在栅极上输入输入电压Vin。低电位电源一侧的n沟道晶体管115在栅极上加上偏压VBN，工作于饱和区域。而且，输出电压Vout从n沟道晶体管114、115的接点取出。
这样，用n沟道晶体管做成的线性电路，具有至高电位一侧的信号电平变化时转换速度大而至低电位一侧的信号电平变化时转换速度小这一特征。因此，这种线性电路适用于放大电路112。
图34(b)所示的结构是两个p沟道晶体管116、117串联连接于低电位电源(电压VSS)与高电位电源(电压VSS)之间的级联型线性电路。低电位电源一侧的p沟道晶体管116在栅极输入输入电压Vin，高电位电源一侧的p沟道晶体管117在栅极上加偏压VBP，工作于饱和区域。而且，输出电压从p沟道晶体管116、117的接点取出。
这样，用p沟道晶体管做成的线性电路，具有如下特征：至低电位一侧的信号电平变化时，转换速度大，而至高电位一侧的信号电平变化时，转换速度小。因此，这种线性电路适于作放大电路113。
在这些电路中，不论哪一电路输出信号都与输入信号成线性关系，且有一定的偏移。该偏移量，与作为恒流源工作的晶体管115、117的栅极、源极电位差一致。
从而，图34(a)电路的输出电压Vout为：
Vout＝Vin-(VBN-VCC)
而且，图34(b)的电路的输出电压Vout为：
Vout＝Vin-(VBP-VSS)
放大电路112、113的其他具体例子分别示于图35(a)与(b)。
图35(a)所示的结构具有p沟道晶体管121-123及n沟道晶体管124-127。该电路在前级配置有由p沟道晶体管121、122及n沟道晶体管124-126所组成的差动放大器，而在后级配置有由p沟道晶体管123及n沟道晶体管127所组成的源极跟随电路。
上述电路中，输入电压Vin输入n沟道晶体管124的栅极，p沟道晶体管121与n沟道晶体管124的接点与p沟道晶体管123的栅极连接。而且p沟道晶体管123与n沟道晶体管127的接点与n沟道晶体管125的栅极连接，由此处取出输出电压Vout。
上述线性电路，至高电位一侧信号电平变化时转换速度变大，至低电位一侧信号电平变化时转换速度变小，适用于放大电路112。
图35(b)所示的结构，具有n沟道晶体管131-133及p沟道晶体管134-137。该电路在前级配置有n沟道晶体管131、132以及p沟道晶体管134-136所组成的差动放大器，而在后级配置有n沟道晶体管133及p沟道晶体管137构成的源极跟随电路。上述电路是改变图35(a)所示电路的晶体管组成而构成的，同样工作。
上述线性电路，至低电位一侧信号电平变化时转换速度大，至高电位一侧信号电平变化时转换速度小，适用于放大电路113。
这些电路中，输出信号都与输入信号成线性关系，而且，偏移量与作为恒流源工作的晶体管127、137的栅极、源极间的电位差一致。
从而，图35(a)电路的输出电压Vout为：
Vout＝Vin-(VBN2-VCC)
而图35(b)电路的输出电压Vout为：
Vout＝Vin-(VBP2-VSS)
这里，VBN2、VBP2分别为加在晶体管127、137栅极上的偏压。
另外，放大电路只要具有所述特性，什么电路都行。而且放大电路112、113，不必分别由单个线性电路组成，也可以是多个线性电路组合的结构。
〔第2信号放大器〕
第2信号放大器如图36所示，具备将输入信号大致线性放大的前置放大器141、将前置放大器141的输出大致线性放大的放大电路142、143，放大电路142、143并联连接。放大电路142由串联连接的线性电路142a、142b构成，放大电路143由串联连接的线性电路143a、143b构成。
相对于线性电路142b的输入信号电平增大这种电平变化的转换速度设定得比相对于线性电路143b的这种转换速度大。而且相对于线性电路143b的输入信号电平减少这种电平变化的转换速度设定得比相对于线性电路142b的这种转换速度大。
前置放大器141的输出输入到放大电路142的线性电路142a和放大电路143的线性电路143a。而且线性电路142a的输出输入到线性电路142b，线性电路143a的输出输入到线性电路143b。然后，放大电路142的输出与放大电路143的输出之和作为输出信号输出。
当有前置放大器141的输出信号电平增大这种电平变化时，通过线性电路142b，输出对该电平变化高速响应的输出信号。另一方面，当有前置放大器141输出的信号电平减少这种电平变化时，通过线性电路143b，输出对该电平变化高速响应的输出信号。总而言之，如果使用第2信号放大器，就可以与输入信号电平变化无关来获得对输入信号高速响应的输出。
图37示出采用图34(a)所示由n沟道晶体管所组成的级联型线性电路作为线性电路142b，并采用图34(b)由p沟道晶体管所组成的级联型线性电路作为线性电路143b的情况下本信号放大器的响应特性。
曲线A、B分别为电平阶跃状增大和减小的信号输入到前置放大器141时所得到的输出信号。从图37可以看出，无论哪一种电平变化，输出电压都在短时间内急剧增大或减小，不论哪一种电平变化都高速响应。
为了比较，图38示出线性电路142b、143b由相同极性的晶体管所组成的级联型线性电路构成的信号放大器的响应特性。
采用n沟道晶体管组成的级联型线性电路时，可以知道，如图38(a)的曲线A所示，相对于电平阶跃状增大的输入信号，响应速度较快；而如曲线B所示，相对于电平阶跃状减小的信号，响应速度则较慢。而在采用p沟道晶体管组成的级联型线性电路时，可以了解到，如图38(b)曲线B所示，对于电平阶跃状减小的输入信号，响应速度快，而如曲线A所示，对于电平阶跃状增大的输入信号，响应速度则较慢。
但是线性电路142b对于输入信号电平减小这种电平变化的转换速度、和线线电路143b对于输入信号电平增大这种电平变化的转换速度，在原理上，几乎不给第2信号放大器的转换速度带来任何影响。因此，线性电路142b，可以减小相对于输入信号电平减小这种电平变化的转换速度；线性电路143b则可以减小相对于输入信号电平增大这种电平变化的转换速度。
因此，如果采用这些通过减小转换速度使恒定电流变小的线性电路142b、143b的话，就可以得到响应速度快、而且消耗功率小的信号放大器。
另外，前置放大器141的输出负载只是线性电路142a、143a的输入电容，线性电路142a、143a的输出负载分别只是线性电路142b、143b的输入电容。所以，前置放大器141及线性电路142a、143a的驱动力即使较小也可以。从而，可以采用恒定电流小的前置放大器141以及线性电路142a、143a，由此，可以进一步抑制电力消耗。
如上所述，如果按照利用第2信号放大器，通过抑制电力消耗，可以采用例如多晶硅薄膜或单晶硅薄膜上形成的晶体管那种驱动力小的晶体管。由此，可以用低成本做出响应速度快的信号放大器。
再者，由于线性电路142a、143a由分别与线性电路142b、143b极性相反的晶体管所组成的级联型线性电路构成，可以使放大电路142的偏移与放大电路143的偏移一致。这种情况下，具体地说，线性电路142a由p沟道晶体管组成的级联型线性电路构成，线性电路143a由n沟道晶体管组成的级联型线性电路构成。
因此，放大电路142的输出电平与放大电路143的输出电平一致，放大电路142、143输出之间就不容易发生干扰。因而，可以得到相对于输入信号的线性关系更加好的输出信号。
还有，放大电路142、143，只要具有前述特性，无论什么电路都可以。而且，放大电路142、143也可以分别是3个以上的线性电路的组合。
第3信号放大器，如图39所示，具有将输入信号大致线性放大的前置放大器152和将前置放大器151的输出大致线性放大的放大电路152。作为前置放大器151以及放大电路152，可采用例如图34所示的级联型线性电路。
放大电路152采用硅薄膜上形成的n沟道晶体管或p沟道晶体管当中单位沟道宽度的电导大的晶体管构成。例如，与n沟道晶体管相比，p沟道晶体管单位沟道宽度的电导更大的情况下，前置放大器151由n沟道晶体管所组成的级联型线性电路构成，放大电路152则由p沟道晶体管所组成的级联型线性电路构成。
这类电路当中，放大电路152的晶体管的单位面积驱动力变大。从而，在晶体管占有相同面积的情况下，可以得到比现有电路更高速度的响应。总之，可以做成响应速度快，而且占有的面积小的信号放大器。
而且，放大电路152没有必要分别由单个线性电路组成，也可以是多个线性电路组合的结构。在这种结构中，末级的线性电路也采用单位沟道宽度的电导大的晶体管。
一般说来，n沟道晶体管比p沟道晶体管载流子迁移率大，因而单位沟道宽度的电导也大，但由于晶体管的结构和晶体管制造条件的不同，相反的情况也有。
例如，在绝缘衬底上的多晶硅薄膜上形成的晶体管的情况下，n沟道晶体管与p沟道晶体管阈值电压大不相同。而且，即便晶体管的结构相同，也有n沟道晶体管与p沟道晶体管其源极、漏极间的耐压大不相同的情况。为了尽量减小这些差异，而采取偏置结构或轻度掺杂漏极LDD(Lightly Doped Drain)结构时，载流子实际迁移率小，因而，有时p沟道晶体管单位沟道宽度的电导要比n沟道晶体管的大。
这种情况下，放大电路152的末级采用由n沟道晶体管所组成的线性电路，不如采用由单位沟道宽度电导大的晶体管所组成的线性电路更有效。
(信号放大器对于液晶显示装置的应用)
前述第1至第3信号放大器用于图1所示的有源阵列型液晶显示装置时，这些信号放大器被用作图6所示的线顺序驱动方式数据信号线驱动电路3的缓冲放大器18。
作为上述缓冲放大器18，如果采用具有高速响应特性的第1至第3信号放大器，则写入时间会宽余得多。因此，采用数据写入时间短的高精晰度图像显示装置或大画面的图像显示装置能得到良好的显示。
例如，个人计算机等使用的VGA(VideoGraphicsAlley)标准要求在约30微秒以内写入数据。而且，使用25cm(10型)左右的液晶板作为图像显示装置时，负载甚至达到数十pF以上。即使是象这样在短时间内驱动大电容负载的情况下，也能够用本实施例各信号放大器充分进行数据写入。
特别是近年来正在开发研究的单片结构的液晶显示装置中，会使用着特性(载流子迁移率、阈值电压、耐压等)不佳的薄膜晶体管作为数据信号线驱动电路3的元件，但按照本实施例各信号放大器，就能够充分应付。
而且，为了上述单片结构液晶显示装置的大型化，使用廉价的玻璃基板作为衬底时，必须在其应变点(约600℃)以下温度制造元件。用这类工艺制造的元件特性更差。对于这种情况，如果采用本实施例的信号放大器，即使使用上述特性不佳的元件，也能够发挥上述那样的高速响应特性。而且，在玻璃基板上形成驱动电路，再将该基板安装于构成像素阵列1的基板上时，也能发挥各信号放大器的特点。
而且，本实施例中作为信号放大器的应用例，是对用于有源阵列型液晶显示装置的信号放大器来说明的，但本发明的信号放大器，不限于此，它还可以应用于其他有源阵列型图像显示装置，或其他系统(例如视频信号处理回路)。
(实施例4)
下面根据图1、图6、图40至46对本发明的第4实施例加以说明，本实施例中，与前述第1实施例的组成部分有相同功能的组成部分加相同的符号，并省略其说明。下面叙述的第1至第4信号放大器，与前述第3实施例中的各信号放大器相同，可用于图6所示的线顺序驱动方式的数据信号线驱动电路的缓冲放大器18。
(第1信号放大器〕
第1信号放大器，如图40所示，由前级与后级两级源极跟随型线性电路161、162构成。
线性电路161是由具有相同元件特性的MOS型n沟道晶体管163、164组成的NMOS线性电路。两晶体管163、164串联连接在高电位第1电源(电压Vdd)与低电位的第2电源(电压VSS)之间。第1电源一侧的n沟道晶体管163在栅极输入输入电压Vin，第2电源一侧的n沟道晶体管164在栅极上加偏置电压VBN。
线性电路162是由具有相同元件特性的MOS型p沟道晶体管165、166所组成的PMOS线性电路。两晶体管165、166串联连接在与上述NMOS线性电路不同的高电位的第3电源(电压Vdd′)与低电位的第4电源(电压VSS′)之间。第3电源一侧的p沟道晶体管165在栅极上加偏压VBP，第4电源一侧的p沟道晶体管166其栅极连接在n沟道晶体管163、164的接点上。而后从两晶体管165、166的接点引出输出电压Vout。
如上所述构成的第1信号放大器，除了线性电路161的电源电压为与线性电路162不同的电源电压外，其它均与发明背景中叙述的信号放大器(参见图53)相同。
第1信号放大器的输入输出特性示于图41。图41中，曲线C表示线性电路161的输入输出特性，曲线D表示线性电路162的输入输出特性。如果至本信号放大器的输入电压为Vin，该输入电压Vin则由线段L1表示。线性电路161的输出电压V0，就线性电路161输出范围的线性区而言，由对应于曲线C直线部分的线段L2表示。线性电路161的输出电压V0，就线性电路162的输入电压而言由线段M1表示。此外，线性电路162的输出电压Vout，就线性电路162输出范围内的线性区而言，由与曲线D直线部分对应的线段M2表示。
第1信号放大器沿着线性电路161线性输出范围超出线性电路162线性输入范围的部分变为零的方向，偏移线性电路162的电源电压。由此，可以有效地将线性电路161的输出电压V0的线性区作为本信号放大器的输出电压Vout输出。
而且，用图40说明最佳偏移量。令栅极电压为VG、漏极电压为VD、n沟道晶体管的阈值电压为Vthn、p沟道晶体管的阈值电压为Vthp，那么n沟道晶体管工作状态为饱和区的条件是：
VG≤VD+Vthn
而p沟道晶体管工作状态为饱和区的条件为：
VG≤Vn+Vthp
因而，满足上述条件的区域即为本信号放大器的线性区。
如果对NMOS组成的n沟道晶体管163、164使用上述条件，则得到下式关系。
n沟道晶体管163：
Vin-V0≤Vdd-V0+Vthn                        (20)
n沟道晶体管164：
VBN-VSS≤V0-VSS+Vthn
VBN≤V0+Vthn                                 (21)
这里，如前所述，线性电路161的输出电压V0表示为下式：
V0＝Vin-(VBNVSS)                            (22)
根据式(20)式、(21)式及(22)式，输入电压Vin的线性区域表示为下式。
2VBN-Vthn-VSS≤Vin≤Vdd+Vthn
而与此相应的输出电压V0的线性区域则表示为下式。
VBN-Vthn≤V0≤Vdd-VBN+Vthn+VSS           (23)
从而，如果输入电压Vin及输出电压V0在上述范围以内，则线性电路161的输入输出特性为线性。
同样，如果将上述条件用于为PMOS组成的p沟道晶体管165、166，则得出下式关系。
p沟道晶体管165：
VBP-Vdd′≥Vout-Vdd′+Vthp
VBP≥Vout+Vthp                               (24)
p沟道晶体管166：
V0-Vout≥VSS′-Vout+Vthp
V0≥VSS′+Vthp                               (25)
这里，如前所述，线性电路162的输出电压Vout表示为下式。
Vout＝V0-(VBP-Vdd′)                        (26)
根据(24)式、(25)及(26)式，输出(输入)电压V0的线性区表不为下式。
Vthp+VSS′≤V0≤2VBP-Vdd′-Vthp              (27)
而与此相应的输出电压Vout的线性区表示为下式。
VSS′+Vthp-VBP+Vdd′≤Vout≤VBP-Vthp
因而，如果输入电压V0及输出电压Vout在上述范围以内的话，则线性电路162的输入输出特性呈线性。
这里，要使信号放大器的线性区为最大，只要使线性电路161、162的线性区一致就行。这时低电位一侧的条件，根据(23)式及(27)式表示为下式：
VBN-Vthn＝Vthp+VSS′
VSS′＝VBN-Vthn-Vthp                           (28)
而根据图40，偏压VBN、VBP由下式表示。
VBN＝VSS+Vthn+α                                 (29)
VBP＝Vdd′+Vthp-α                              (30)
上式中，α是n沟道晶体管及p沟道晶体管在饱和区工作，流过某种程度大小的电流所需的极限电压。
在这里，把(29)式代入(28)式，即得VSS′如下。
VSS′＝VSS-Vthp+α                              (31)
从而，VSS′只要相对于VSS偏移-Vthp+α(＝Vdd′-VBP＝-Vbp就可以了。
另一方面，高电位一侧的条件由下式表示。
Vdd-VBN+Vthn+VSS＝2VBP-Vdd′-Vthp
Vdd′＝2VBP-Vthp-Vdd+VBN-Vthn-VSS           (32)
把(29)式及(30)式代入(32)式，即得Vdd′如下式。
Vdd′＝Vdd-Vthp+α                              (33)
因而Vdd′只要相对于Vdd偏移-Vthp+α(＝-VBP)即可。
也就是说，通过把线性电路162的电源电压相对于线性电路161的电源电压偏移-Vthp+α，就能使线性区的减少量为零。
还有，第1信号放大器由两级线性电路161、162构成，但不限此此，也可以由更多级线性电路构成。而且，构成信号放大器的各级线性电路，无论将NMOS电路与PMOS电路怎样组合都行。此外，本实施例中，使用多个电源，但通过采用后面得到的附加回路(参见图46)，还可以减少电源数目。
〔第2信号放大器〕
第2信号放大器，如图42所示，由前后两级源极跟随型线性电路171、172构成。这种信号放大器，第1信号放大器(参见图40)的电源电压Vdd、Vdd′都被换成电源电压VDD，电源电压VSS、VSS′都被换成电源电压VSS，由单一电源驱动。
线性电路171是第1信号放大器的n沟道晶体管163串联连接有n沟道晶体管173的结构。n沟道晶体管173栅极和漏极短路，漏极连接在高电位一侧的电源(电压VDD)上。另一方面，线性回路172是第1信号放大器的p沟道晶体管166串联接有p沟道晶体管174的结构。p沟道晶体管174栅极与漏极短路，漏极连接在低电位一侧电源(VSS)上。
上述结构中，n沟道晶体管173的源极和栅极间电压VGS与源极漏极电流IDS的关系为图43所示的特性，与p沟道晶体管174的特性相反。
这里，如果n沟道晶体管173的阈值电压为Vthn、p沟道晶体管174的阈值电压为Vthp，则n沟道晶体管163和173的接点P的电位为VDD-Vthn，p沟道晶体管166和174的接点Q的电位VSS-Vthp。因而线性电路171就可以在电源电压为VDD-Vthn到VSS的范围中工作，同样，线性电路172则可以在电源电压为VDD到VSS-Vthp的范围中工作。
这样，本信号放大器中，n沟道晶体管173及p沟道晶体管174同第1实施例的第4抽样电路中所用到的电压限幅器具有相同的功能。因此，用相同的电源电压VDD、VSS，也能使线性电路在分别不同的电压区域工作。
还有，本信号放大器中采用的是n沟道晶体管173和p沟道晶体管174，但也可以是插入电阻来代替晶体管173和174，借助于该电阻，与上述相同进行电源电压调整的组成。
〔第3信号放大器〕
第3信号放大器，如图44所示，是源极跟随型NMOS线性电路以及PMOS线性电路多级连接而成的电路。该信号放大器，由n级线性电路N1…Nn(NMOS)与m级线性电路P1…Pm(PMOS)逐级交替连接构成。此外m和n均为正整数。上述各线性电路N1…Nm为两个n沟道晶体管串联连接而成的电路。各线性电路P1…Pm为两个p沟道晶体管串接连接而成的电路。而且本信号放大器中由各级线路共用的电源系统向各级线性电路提供电源电压Vdd、VSS。
本信号放大器中，线性电路N1-Nn的各n沟道晶体管的偏压VBN，是栅极-源极间电位差Vbn产生的那种电压，线性电路P1…Pm的各p沟道晶体管的偏压Vbp是栅极-源极间电位差所产生的那种电压。
如上所述构成的第3信号放大器如发明背景中所述，线性电路N1…Nn输出的是相对于输入电压偏移电位差Vbn的电位，线性电路P1…Pm输出的是相对于输入电压偏移电位差Vbp的电位。因此，输出电压Vout如下：
Vout＝Vin-m·Vbp-n·Vbn
因而，在第3信号放大器中，将正整数m、n设定为适当的值使m·Vbp+nVbn＝0，可将极限电压α抑制为所需的最低限度，在维持较宽线性的同时，使偏移为0。这里，整数m、n定为比较小的数是可行的，因此，最好是这样调整极限电压α(在NMOS组成极与PMOS组成级中定为不同值亦可)。
而且，第3信号放大器也可以如第1信号放大器所述，用不同的电源驱动各线性电路。
(第4信号放大器〕
第4信号放大器如图45所示，由前后两级源极跟随型线性电路181、182构成。
线性电路181是由具有相同元件特性的耗尽型n沟道晶体管183、184组成的NMOS线性电路。两晶体管183、184串联连接在高电位电源(电压Vdd)与低电位电源(电压VSS)之间。高电位电源一侧的n沟道晶体管183栅极输入输入电压Vin，低电位电源一侧的n沟道晶体管184栅极与源极短路。
线性电路182是具有相同元件特性的耗尽型p沟道晶体管185、186组成的PMOS线性电路。两晶体管185、186串联连接在高电位电源(电压Vdd)与低电位电源(电压VSS)之间。高电位电源一侧的p沟道晶体管185栅极与源极连接，低电位电源一侧的p沟道晶体管186栅极连接在n沟道晶体管183、184的接点上。然后从两晶体管185、186的接点取出输出电压Vout。
如上所述构成的第3信号放大器中，晶体管183-186全部是耗尽型晶体管，所以即使偏置用晶体管184、185的栅极-源极间的电位差为0，晶体管184、185的工作状态也处于饱和区，工作时本信号放大器的输入输出特性呈线性。
也就是说，Vbn＝0和Vbp＝0，(7)式中，
Vin＝Vout
可构成无偏移的理想的信号放大器。
此外，本信号放大器还可以是设置更多级NMOS及PMOS的源极跟随型线性电路的结构，或是全部为相同导电型线性电路的结构。
上述第1至第4信号放大器是用作液晶显示装置的数据信号线驱动电路的缓冲放大器18的，但除此之外还可用于视频信号处理电路等。
〔信号放大器用的电源系统)
上述第1至第4信号放大器也可以由图46所示的电源系统提供电源电压。这一电源系统是高电位一侧电源(电压VDD)与低电位一侧电源(电压VSS)之间串联连接例如3个电阻191-193，电源电压由电阻分压的结构。该电源系统从电阻191、192的接点R及电阻192、193的接点S向各线性电路提供不同的电源电压，例如电源电压Vdd1、Vss1。
上述电源系统，如同第1及第2信号放大器，适用于n沟道晶体管所组成的NMOS线性电路与p沟道晶体管所组成的PMOS线性电路分别为一级构成的信号放大器，而且也适用于更多级线性电路构成的信号放大器和全为同极性晶体管所构成的信号放大器。还可以根据线性电路的级数和特性，增加第2信号放大器中的n沟道晶体管173及p沟道晶体管174的数目或电阻数目，或本电源系统的电阻分压数。
〔信号放大器对于液晶显示装置的应用〕
所述第1至第4信号放大器用于图1所示的有源阵列型液晶显示装置的情况下，这些信号放大器可用作图6所示的线顺序驱动方式的数据信号线驱动回路3的缓冲放大器18。而且与第1至第4信号放大器的各线性电路，其外围电路、靠这些电路的输出动作的使能元件、使能电路(例如像素4中的开关元件5)等一起，形成在同一绝缘衬底上。
如果采用第1至第4信号放大器作为上述缓冲放大器18，就能够扩大数据信号线驱动电路3的线性工作区。而且前述各线性电路与其他电路一起形成在相同绝缘衬底上，因而即使对于单板结构的液晶显示装置，得使用特性(载流子迁移率、阈值电压、耐压等)不佳的薄膜晶体管作为数据信号线驱动回路3的元件，本实施例各信号放大器仍然足以应付。
而且，为了上述单板结构液晶显示装置大型化，而使用廉价玻璃基板的情况下，必须在其应变点(约600℃)以下的温度下制造元件。用这样的工艺制得的元件特性更加差。对此，如果使用本实施例信号放大器，即使是上述特性不佳的元件，也可以如上所述扩展线性工作区。而且，有玻璃基板上形成驱动电路，再将该基板安装在构成像素阵列的基板上时，也能发挥各个信号放大器的特点。
而且，本实施例就信号放大器的应用例而言，是对有源阵列型液晶显示装置所用的信号放大器加以说明的，但本发明的信号放大器如第3实施例所述，不限于此，还可以应用于其他有源阵列型图像显示装置。
本发明详细说明中所述的具体实施方式或实施例始终是用来讲清楚本发明的技术内容的，不应该只限于具体的例子作狭义解释。本发明可以在本发明实质与下面记载的专利权利要求的范围内作种种变更再实施。

Claims (35)

1.一种信号放大器，其特征在于，该放大器包含：相互并联，且分别近似线性地放大输入信号的第1和第2放大电路；对输入信号电平增大的电平变化的响应速度，设定成上述第1放大电路比上述第2放大电路快，对输入信号电平减小的电平变化的响应速度，设定成上述第2放大电路比上述第1放大电路快。
2.如权利要求1所述的信号放大器，其特征在于，上述第1放大电路为多个MOS型n沟道晶体管串联而成的级联放大器型线性电路；上述第2放大电路为多个MOS型p沟道晶体管串联而成的级联放大器型线性电路。
3.如权利要求1所述的信号放大器，其特征在于，上述第1和第2放大电路包括：由MOS型n沟道晶体管和p沟道晶管组成，且配置在前级的差动放大器；由MOS型n沟道晶体管和p沟道晶体管组成，且配置在后级的源极跟随器电路。
4.如权利要求1所述的信号放大器，其特征在于，上述第1放大电路具有：近似线性地放大输入信号的第1线性电路；近似线性地放大上述第1线性电路的输出信号的第2线性电路；上述第2放大电路具有：近似线性地放大输入信号的第3线性电路；近似线性地放大上述第3线性电路的输出信号的第4线性电路。
5.如权利要求4所述的信号放大器，其特征在于，上述第2线性电路为多个MOS型n沟道晶体管串联而成的级联放大器型线性电路；上述第4线性电路为多个MOS型p沟道晶体管串联而成的级联放大器型线性电路。
6.如权利要求4所述的信号放大器，其特征在于，上述第2和第4线性电路包括：MOS型n沟道晶体管和p沟道晶体管组成的前级差动放大器；MOS型n沟道晶体管和p沟道晶体管组成的后级源极跟随器电路。
7.如权利要求4所述的信号放大器，其特征在于，上述第1线性电路由MOS型p沟道晶体管组成；上述第3线性电路由MOS型n沟道晶体管组成。
8.如权利要求1所述的信号放大器，其特征在于，上述第1和第2放大电路设于绝缘衬底上所形成的多晶硅薄膜上。
9.如权利要求1所述的信号放大器，其特征在于，上述第1和第2放大电路设于绝缘衬底上所形成的单晶硅薄膜上。
10.一种信号放大器，其特征在于，该放大器包含：近似线性地放大输入信号并由MOS型p沟道晶体管组成的线性电路和近似线性地放大输入信号并由MOS型n沟道晶体管组成的线性电路，而且上述线性电路相互串联；在上述n沟道晶体管和上述p沟道晶体管中，单位沟道宽度电导大的晶体管组成的上述线性电路设置在末级。
11.一种图像显示装置，其特征在于，该装置包括：排成阵列状进行显示的像素、将数据写入像素的数据信号线和数据信号线驱动电路；该数据信号线驱动电路具有信号放大器并将上述信号放大器放大后的信号提供给上述数据信号线；该信号放大器具有相互并联的、近似线性放大输入信号的第1和第2放大电路，构成第1和第2放大电路的各元件由薄膜晶体管组成，对输入信号电平增大的电平变化的响应速度设定得上述第1放大电路比第2放大电路快；对输入信号电平减少的电平变化的响应速度，设定得第2放大电路比第1放大电路快。
12.如权利要求11所述的图像显示装置，其特征在于，至少上述像素和上述数据信号线驱动电路设置在同一绝缘衬底上。
13.一种图像显示装置，其特征在于，该装置包含：排成阵列进行显示的像素、将数据写入像素的数据信号线和数据信号线驱动电路；该数据信号线驱动电路备有放大器，并将在上述信号放大器放大后的信号提供给上述数据信号线；该信号放大器具有近似线性地放大输入信号并由MOS型p沟道晶体管组成的线性电路和近似线性地放大输入信号并由MOS型n沟道晶体管组成的线性电路，上述线性电路相互串联，构成上述线性电路的各元件由薄膜晶体管组成，在上述p沟道晶体管和上述n沟道晶体管中，单位沟道宽度电导大的晶体管组成的上述线性电路设置在后级。
14.如权利要求13所述的图像显示装置，其特征在于，至少上述像素和上述数据信号线驱动电路设于同一绝缘衬底上。
15.一种信号放大器，其特征在于，该放大器包含：相互串联、近似线性地放大输入信号，并分别由不同的电源电压驱动的多个线性电路；彼此连接的前级和后级线性电路两者中，将两线性电路的电源电压设定为前级线性电路的线性输出范围处于后级线性输入范围内。
16.如权利要求15所述的信号放大器，其特征在于，馈给上述各线性电路的电源电压分别设定成规定的值，使本信号放大器的线性工作区最大。
17.如权利要求16所述的信号放大器，其特征在于，上述线性电路为源极跟随器型线性电路；该源极跟随器型线性电路由2个同一极性的MOS型晶体管串联而成，一个上述晶体管的栅极馈进输入信号，另一个上述晶体管的栅极加偏置电压，以便该晶体管工作在饱和区。
18.如权利要求15所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的单晶硅薄膜上。
19.如权利要求15所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的多晶硅薄膜上。
20.如权利要求15所述的信号放大器，其特征在于，上述各线性电路具有将提供给各线性电路的同一电源电压限制为规定电压以便由各不相同的电源电压驱动的电压限幅器。
21.如权利要求20所述的信号放大器，其特征在于，上述限幅器由栅极和漏极短路的n沟道晶体管和p沟道晶体管组成。
22.如权利要求20所述的信号放大器，其特征在于，上述限幅器由电阻组成。
23.如权利要求20所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的单晶硅薄膜上。
24.如权利要求20所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底所形成的多晶硅薄膜上。
25.一种信号放大器，其特征在于，该放大器包含：相互串联的、MOS型n沟道晶体管组成的NMOS线性电路和MOS型p沟道晶体管组成的PMOS线性电路；上述NMOS线性电路的级数n和上述PMOS线性电路的级数m，在上述NMOS晶体管的电压偏移为Vbn，上述PMOS晶体管的电压偏移为Vbp时，满足公式n·Vbn+m·Vbp＝0所表示的关系，其中n、m为正整数。
26.如权利要求25所述的信号放大器，其特征在于，上述NMOS线性电路和PMOS线性电路均为源极跟随器型线性电路；该源极跟随器型线性电路由2个同极性的MOS型晶体管串联而成，一上述晶体管的栅极馈进输入信号，另一上述晶体管的栅极加上偏置电压，以便该晶体管工作于饱和区。
27.如权利要求25所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的单晶硅薄膜上。
28.如权利要求25所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的多晶硅薄膜上。
29.一种信号放大器，其特征在于，该放大器包含：相互串联的、MOS型n沟道晶体管组成的NMOS线性电路和MOS型p沟道晶体管组成的PMOS线性电路；上述n沟道晶体管和上述p沟道晶体管由耗尽型晶体管组成。
30.如权利要求29所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的单晶硅薄膜上。
31.如权利要求29所述的信号放大器，其特征在于，上述线性电路设于绝缘衬底上所形成的多晶硅薄膜上。
32.一种图像显示装置，其特征在于，该装置包含：排列成阵列状进行显示的像素、将数据写入像素的数据信号线和数据信号线驱动电路；该数据信号线驱动电路备有信号放大器，并将上述信号放大器放大后的信号提供给上述数据信号线；上述信号放大器具有相互串联，近似线性地放大输入信号，并由同一电源电压驱动的多个线性电路，上述各线性电路又有将电源电压限制为规定值的限幅器。
33.如权利要求32所述的图像显示装置，其特征在于，至少上述像素和上述数据信号线驱动电路设于同一绝缘衬底上。
34.一种图像显示装置，其特征在于，该装置包含：排成阵列状进行显示的像素、将数据写入像素的数据信号线和数据信号线驱动电路；该数据信号线驱动电路备有信号放大器，并将上述信号放大器放大后的信号提供给上述数据信号线；上述信号放大器具有相互串联的、MOS型n沟道晶体管组成的NMOS线性电路和MOS型p沟道晶体管组成的PMOS线性电路，上述NMOS线性电路级数n和上述PMOS线性电路m在上述NMOS晶体管的电压偏移为Vbn，上述PMOS晶体管的电压偏移为Vbp时，满足公式n·Vbn+m·Vbp＝0所表示的关系，其中n、m为正整数。
35.如权利要求34所述的图像显示装置，其特征在于，至少上述像素和上述数据信号线驱动电路设于同一绝缘衬底上。
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