CN104753517B - 信号接收电路 - Google Patents

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Abstract

一种信号接收电路，其中，所述第一PMOS管的栅极连接所述第一NMOS管的栅极并作为所述第一反相器电路的输入端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极并作为所述第一反相器电路的输出端，所述第一PMOS管的源极适于输入第一电压，所述第一NMOS管的源极接地；所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述第一反相器电路的输入端，所述第二PMOS管的源极适于输入第二电压，所述第一PMOS管的沟道长度小于所述第二PMOS管的沟道长度。

Description

信号接收电路
技术领域
本发明涉及一种信号接收电路。
背景技术
图1为一种CMOS反相器，所述反相器包括PMOS管MP和NMOS管MN。所述PMOS管MP的栅极连接所述NMOS管MN的栅极并作为所述反相器电路的输入端IN。所述PMOS管MP的漏极连接所述NMOS管MN的漏极并作为所述反相器电路的输出端OUT。所述PMOS管MP的源极适于输入高电压VDD，所述NMOS管MN的源极接地。
PMOS管MP的开启电压VGS(th)P<0，NMOS管MN的开启电压VGS(th)N>0，高电压VDD>|VGS(th)P|+VGS(th)N。
若反相器电路的输入端IN输入低电平信号，例如所述低电平信号为0V，则PMOS管MP导通，NMOS管MN截止，反相器电路的输出端OUT的电压接近高电压VDD。
若反相器电路的输入端IN输入高电平信号，例如所述高电平信号与高电压VDD的电压值相等，则NMOS管MN导通，PMOS管MP截止，反相器电路的输出端OUT的电压接近0V。
因此，反相器电路的输入端IN输入低电平信号时，反相器电路的输出端OUT输出高电平信号；反相器电路的输入端IN输入高电平信号时，反相器电路的输出端OUT输出低电平信号；从而实现了反相器的功能。
芯片的输入输出管脚通常连接一个信号接收电路，该信号接收电路包括两个串联的CMOS反相器，两个CMOS反相器的电源端的电压不同。但是，现有信号接收电路的信号延迟时间较长。
发明内容
本发明解决的问题是现有信号接收电路的信号延迟时间较长。
为解决上述问题，本发明提供一种信号接收电路，包括：第一反相器电路和第二反相器电路；
所述第一反相器电路包括：第一PMOS管和第一NMOS管；
所述第一PMOS管的栅极连接所述第一NMOS管的栅极并作为所述第一反相器电路的输入端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极并作为所述第一反相器电路的输出端，所述第一PMOS管的源极适于输入第一电压，所述第一NMOS管的源极接地；
所述第二反相器电路包括：第二PMOS管和第二NMOS管；
所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述第一反相器电路的输入端，所述第二PMOS管的源极适于输入第二电压，所述第二电压的电压值大于所述第一电压的电压值，所述第二NMOS管的源极接地；
所述第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管的栅氧化层厚度相等，所述第一PMOS管和第一NMOS管的沟道长度均小于所述第二PMOS管的沟道长度，所述第一PMOS管和第一NMOS管的沟道长度均小于所述第二NMOS管的沟道长度。
可选的，所述第一PMOS管的衬底连接所述第一PMOS管的源极，所述第一NMOS管的衬底连接所述第一NMOS管的源极。
可选的，所述第二PMOS管的衬底连接所述第二PMOS管的源极，所述第二NMOS管的衬底连接所述第二NMOS管的源极。
可选的，所述信号接收电路还包括：第三反相器电路；
所述第三反相器电路包括：第三PMOS管和第三NMOS管；
所述第三PMOS管的栅极连接所述第三NMOS管的栅极和所述第一反相器电路的输出端，所述第三PMOS管的漏极连接所述第三NMOS管的漏极。
可选的，所述第三PMOS管的衬底连接所述第三PMOS管的源极，所述第三NMOS管的衬底连接所述第三NMOS管的源极。
可选的，所述第三PMOS管的源极适于输入第三电压，所述第三NMOS管的源极接地，所述第三电压的电压值等于所述第一电压的电压值。
可选的，所述第三PMOS管和第三NMOS管的栅氧化层厚度相等，所述第三PMOS管的栅氧化层厚度小于所述第一PMOS管的栅氧化层厚度。
可选的，所述第三PMOS管和第三NMOS管的沟道长度均小于或等于所述第一PMOS管的沟道长度，所述第三PMOS管和第三NMOS管的沟道长度均小于或等于所述第一NMOS管的沟道长度。
与现有技术相比，本发明信号接收电路的电流驱动能力变大，信号上升沿变快，信号延迟时间变短。
附图说明
图1为现有反相器电路的结构示意图；
图2为本发明信号接收电路的一结构示意图；
图3为本发明信号接收电路的另一结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图2所示，本发明实施例提供一种信号接收电路，包括：第一反相器电路1和第二反相器电路2。
所述第一反相器电路1包括：第一PMOS管MP1和第一NMOS管MN1。
所述第一PMOS管MP1的栅极连接所述第一NMOS管MN1的栅极并作为所述第一反相器电路1的输入端IN1，所述第一PMOS管MP1的漏极连接所述第一NMOS管MN1的漏极并作为所述第一反相器电路1的输出端OUT1，所述第一PMOS管MP1的源极适于输入第一电压VDD1，所述第一NMOS管MN1的源极接地GND。
所述第二反相器电路包括：第二PMOS管MP2和第二NMOS管MN2。
所述第二PMOS管MP2的栅极连接所述第二NMOS管MN2的栅极，所述第二PMOS管MP2的漏极连接所述第二NMOS管MN2的漏极和所述第一反相器电路1的输入端IN1，所述第二PMOS管MP2的源极适于输入第二电压VDD2，所述第二电压VDD2的电压值大于所述第一电压VDD1的电压值，所述第二NMOS管MN2的源极接地GND。
在上述信号接收电路中，第一PMOS管MP1、第一NMOS管MN1、第二PMOS管MP2和第二NMOS管MN2的栅氧化层厚度相等，第一PMOS管MP1和第一NMOS管MN1的沟道长度均小于所述第二PMOS管MP2的沟道长度，第一PMOS管MP1和第一NMOS管MN1的沟道长度均小于所述第二NMOS管MN2的沟道长度。
所述第一PMOS管MP1的衬底可以连接所述第一PMOS管MP1的源极，所述第一NMOS管MN1的衬底连接所述第一NMOS管MN1的源极。所述第二PMOS管MP2的衬底连接所述第二PMOS管MP2的源极，所述第二NMOS管MN2的衬底连接所述第二NMOS管MN2的源极。
输入第二反相器电路2的高电平信号通常与第二PMOS管MP2源极输入的电压相等，即第二电压VDD2。所以，第二PMOS管MP2和第二NMOS管MN2应当至少具有与第二电压VDD2相等的耐压值。
根据背景技术描述的CMOS反相器的工作原理可知：第二反相器电路2输出的高电平信号接近第二电压VDD2，第二反相器电路2输出的低电平信号接近0V。所以，输入第一反相器电路1的输入端IN1的高电平信号与第二电压VDD2的电压值相等。
本申请发明人发现，现有技术为了满足第一反相器电路1对第二电压VDD2的输入需要，会将组成第一反相器电路1的MOS管设置为与第二反相器电路2相同的MOS管，即第一PMOS管MP1和第一NMOS管MN1也至少具有与第二电压VDD2相等的耐压值。但是，这样的信号接收电路信号延迟时间较长，信号的上升沿很缓慢。
针对现有技术存在的问题，本申请发明人对现有信号接收电路进行了研究，发现仅根据第二电压VDD2来选择第一PMOS管MP1和第一NMOS管MN1的尺寸存在缺陷。
具体的，将MOS管的栅极到衬底的方向称之为横向，MOS管的源极到漏极的方向称之为纵向，MOS管的耐压性应当与横向耐压性和纵向耐压性都相关。MOS管的横向耐压性与MOS管的栅极和衬底的电压差值和栅氧化层厚度相关，MOS管的纵向耐压性与MOS管的源极和漏极的电压差值和沟道的长度相关。因此，现有技术将组成第一反相器电路1的MOS管设置为与第二反相器电路2相同的MOS管时，未考虑MOS管的纵向耐压性，使得现有技术中组成第一反相器电路1的MOS管的沟道长度远大于其实际需要的沟道长度。在MOS管的寄生电容相等的情况下，沟道长度越大，电流驱动能力越弱，从而导致信号上升沿缓慢，信号延迟时间较长。
鉴于上述结论，本实施例提供的第一PMOS管MP1和第一NMOS管MN1栅氧化层厚度与第二PMOS管MP2和第二NMOS管MN2的栅氧化层厚度相等，从而满足横向耐压性需要，即至少具有与第二电压VDD2相等的横向耐压值。第一PMOS管MP1和第一NMOS管MN1的沟道长度根据第一PMOS管MP1源极的第一电压VDD1来确定。由于第一电压VDD1小于第二电压，所以第一PMOS管MP1和第一NMOS管MN1的沟道长度小于所述第二PMOS管MP2和第二NMOS管MN2的沟道长度。在MOS管的寄生电容相等的情况下，本实施例采用的第一PMOS管MP1和第一NMOS管MN1的沟道长度变小，电流驱动能力变大，导致信号上升沿变快，信号延迟时间变短。
如图3所示，本实施例所述的信号接收电路还可以包括：第三反相器电路3。
所述第三反相器电路3可以包括：第三PMOS管MP3和第三NMOS管MN3。所述第三PMOS管MP3的栅极连接所述第三NMOS管MN3的栅极和所述第一反相器电路1的输出端OUT1，所述第三PMOS管MP3的漏极连接所述第三NMOS管MN3的漏极。
所述第三PMOS管MP3的衬底可以连接所述第三PMOS管MP3的源极，所述第三NMOS管MN3的衬底连接所述第三NMOS管MN3的源极。
所述第三PMOS管MP3的源极适于输入第三电压VDD3，所述第三NMOS管MN3的源极接地GND，所述第三电压VDD3的电压值等于所述第一电压VDD1的电压值。
所述第三PMOS管MP3和第三NMOS管MN3的栅氧化层厚度相等，所述第三PMOS管MP3的栅氧化层厚度小于所述第一PMOS管MP1的栅氧化层厚度。所述第三PMOS管MP3和第三NMOS管MN3的沟道长度均小于或等于所述第一PMOS管MP1的沟道长度，所述第三PMOS管MP3和第三NMOS管MN3的沟道长度均小于或等于所述第一NMOS管MN1的沟道长度。
在本实施例中，第一反相器电路1可以将第二反相器电路2输出的信号的电压降低，第三反相器电路3则起到将电压降低后的信号传输的作用。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种信号接收电路，其特征在于，包括：第一反相器电路和第二反相器电路；
所述第一反相器电路包括：第一PMOS管和第一NMOS管；
所述第一PMOS管的栅极连接所述第一NMOS管的栅极并作为所述第一反相器电路的输入端，所述第一PMOS管的漏极连接所述第一NMOS管的漏极并作为所述第一反相器电路的输出端，所述第一PMOS管的源极适于输入第一电压，所述第一NMOS管的源极接地；
所述第二反相器电路包括：第二PMOS管和第二NMOS管；
所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述第一反相器电路的输入端，所述第二PMOS管的源极适于输入第二电压，所述第二电压的电压值大于所述第一电压的电压值，所述第二NMOS管的源极接地；
所述第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管的栅氧化层厚度相等，所述第一PMOS管和第一NMOS管的沟道长度均小于所述第二PMOS管的沟道长度，所述第一PMOS管和第一NMOS管的沟道长度均小于所述第二NMOS管的沟道长度；
所述第一PMOS管的衬底连接所述第一PMOS管的源极，所述第一NMOS管的衬底连接所述第一NMOS管的源极；
所述第二PMOS管的衬底连接所述第二PMOS管的源极，所述第二NMOS管的衬底连接所述第二NMOS管的源极。
2.如权利要求1所述的信号接收电路，其特征在于，还包括：第三反相器电路；
所述第三反相器电路包括：第三PMOS管和第三NMOS管；
所述第三PMOS管的栅极连接所述第三NMOS管的栅极和所述第一反相器电路的输出端，所述第三PMOS管的漏极连接所述第三NMOS管的漏极。
3.如权利要求2所述的信号接收电路，其特征在于，所述第三PMOS管的衬底连接所述第三PMOS管的源极，所述第三NMOS管的衬底连接所述第三NMOS管的源极。
4.如权利要求2所述的信号接收电路，其特征在于，所述第三PMOS管的源极适于输入第三电压，所述第三NMOS管的源极接地，所述第三电压的电压值等于所述第一电压的电压值。
5.如权利要求2所述的信号接收电路，其特征在于，所述第三PMOS管和第三NMOS管的栅氧化层厚度相等，所述第三PMOS管的栅氧化层厚度小于所述第一PMOS管的栅氧化层厚度。
6.如权利要求5所述的信号接收电路，其特征在于，所述第三PMOS管和第三NMOS管的沟道长度均小于或等于所述第一PMOS管的沟道长度，所述第三PMOS管和第三NMOS管的沟道长度均小于或等于所述第一NMOS管的沟道长度。
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