CN103138741B - 一种超低功耗电平位移电路 - Google Patents

Abstract

一种超低功耗电平位移电路，属于集成电路技术领域。由三级PMOS管和一级NMOS管构成的两个支路形成对称结构；两支路中第一级PMOS管漏极接第二级PMOS管源极，第二级PMOS管漏极接第三级PMOS管源极，第三级PMOS管漏极接第一级NMOS管漏极；第一级PMOS管源极接VDDH，第三级PMOS管栅极接VDDL，第一级NMOS管源极接地；两支路中，一个支路的第二级PMOS管栅极接另一支路的第二级PMOS管漏极，一个支路的第一级PMOS管栅极通过一个电阻接另一支路的第二级PMOS管漏极。本发明通过引入延迟使得PMOS管的开启/关断速度不一样来减少穿通电流，显著降低了功耗，更适合于低压低功耗的应用。

Description

一种超低功耗电平位移电路

技术领域

本发明属于集成电路技术领域，具体涉及一种超低功耗的电平位移电路。

背景技术

随着信息技术与工艺技术的迅速发展以及人们的需求，芯片的集成度越来越高，一方面供电电压不同的功能模块需要集成在一起，另一方面功能模块之间需要相互传输，为了在不同供电电压功能模块之间提供接口、传输信号，这就需要电平位移电路，可以预见电平位移电路的重要性会与日俱增。

近年来，降低集成电路的功耗越来越成为研究的重点。电平位移电路在芯片的I/O接口处必不可少，然而随着接口数目的增加，电平位移电路产生的功耗不容忽视。电平位移电路工作在稳定状态时，静态功耗很小以至于可以忽略，因此电平位移的功耗主要是工作在开关状态时穿通电流产生的动态功耗。

对于应用于不同电压范围的电平位移电路而言，其主要用来实现将低电压域的高电平信号和低电平信号转换成高电压域对应的高电平信号和低电平信号。图1示出了一种传统的电平位移电路，包括P型MOSFET：MP1-MP4，N型MOSFET：MN1、MN2，IN1、IN2是输入的低电压域信号，且要求为反相信号，OUT1、OUT2是输出的高电压域信号，VDDL、VDDH分别是高电压域的低电源电压和高电源电压。其工作原理是，当IN1为高电平信号，对应IN2为低电平信号时，MN1管导通，MN2管关断，结点A被迅速拉低至GND，由于MP1管和VDDL的作用，OUT1端被拉低至VDDL+Vth，MP3管开启，OUT2被拉高至VDDH，此时MP4管关断，OUT1维持电平VDDL+Vth。根据结构的对称性，当IN1为低电平信号，对应IN2为高电平信号时对，OUT1端被拉高至VDDH，OUT2端被拉低至VDDL+Vth，MP3管关断，OUT2端维持电平VDDL+Vth。

图1所示的传统电平位移电路具有结构简单、占用芯片面积小、响应速度快的优点，但是在输入信号IN1/IN2转换过程中，例如MN1开启/MN2关断的过程，对应的是MP4关断/MP3开启的过程，支路一和支路二都会产生从VDDH到GND下较大的穿通电流，电路就产生较大的动态功耗（电平位移电路的主要功耗）。

发明内容

本发明针对传统电平位移电路在信号转换过程中会产生较大贯通电流损耗的缺点，提出了一种超低功耗的电平位移电路。

本发明的技术方案是：

一种超低功耗电平位移电路，如图2所示，包括分别由三级PMOS管和一级NMOS管构成的支路一和支路二；支路一中第一级PMOS管MP5的漏极接第二级PMOS管MP3的源极，第二级PMOS管MP3的漏极接第三级PMOS管MP1的源极，第三级PMOS管MP1的漏极接第一级NMOS管MN1的漏极；支路二中第一级PMOS管MP6的漏极接第二级PMOS管MP4的源极，第二级PMOS管MP4的漏极接第三级PMOS管MP2的源极，第三级PMOS管MP2的漏极接第一级NMOS管MN2的漏极；支路一和支路二的第一级PMOS管MP5和MP6的源极接高电压域的高电源电压VDDH，支路一和支路二的第三级PMOS管MP1和MP2的栅极接高电压域的低电源电压VDDL，支路一和支路二的第一级NMOS管MN1和MN2的源极接地；支路一的第二级PMOS管MP3的栅极接支路二的第二级PMOS管MP4的漏极，支路二的第二级PMOS管MP4的栅极接支路一的第二级PMOS管MP3的漏极；支路一的第一级PMOS管MP5的栅极通过第二电阻R2接支路二的第二级PMOS管MP4的漏极，支路二的第一级PMOS管MP6的栅极通过第一电阻R1接支路一的第二级PMOS管MP3的漏极；两路等幅反相的低电压域输入信号中，第一低电压域输入信号IN1接支路一的第一级NMOS管MN1的栅极，第二低电压域输入信号IN2接支路二的第一级NMOS管MN2的栅极；支路一的第二级PMOS管MP3的漏极输出第一路高电压域输出信号OUT1，支路二的第二级PMOS管MP4的漏极输出第二路高电压域输出信号OUT2。

本发明的有益效果是：相比于传统电平位移电路，本发明电平位移电路在输入的低电压域信号IN1/IN2翻转时，通过第一级PMOS管的开启/关断的速度慢于第二级PMOS管开启/关断的速度的方式来减少穿通电流，显著降低了功耗，更适合于低压低功耗的应用。

附图说明

图1为传统电平位移电路结构图。

图2为本发明提出的超低功耗电平位移电路结构图。

图3是传统电平位移电路工作电流仿真图。

图4是本发明提出的超低功耗电平位移电路工作电流仿真图。

具体实施方式

以下结合附图和具体实施方式对本发明作进一步的说明。

一种超低功耗电平位移电路如图2所示包括：输入的低电压域信号IN1、IN2，要求为反相信号，两路反相的输出高电压域信号OUT1、OUT2，高电压域的低电源电压VDDL、高电源电压VDDH，PMOSFET：MP1-MP6，NMOSFET：MN1、MN2，电阻R1、R2。

输入的低电压域信号IN1、IN2分别连接到MN1、MN2的栅端，MN1、MN2的源端接至地，漏端分别与MP1、MP2的漏端相连。MP1、MP2的栅端接至高电压域的低电源电压VDDL，MP1、MP2的源端分别与MP3、MP4的漏端（即OUT1、OUT2端）相连。MP3的栅端与MP4的漏端相连，MP3的源端与MP5的漏端相连。MP4的栅端与MP3的漏端相连，MP4的源端与MP6的漏端相连。MP5的栅端通过电阻R2与MP4的漏端相连，MP5的源端接至高电压域的高电源电压VDDH。MP6的栅端通过电阻R1与MP3的漏端相连，MP6的源端接至高电压域的高电源电压VDDH。

从以上描述中可复原出本发明的电路结构，以上描述的IN1/IN2是高电平1.2V、低电平为0的方波信号，高电压域的低电源电压VDDL是2.0V，高电压域的高电源电压VDDH是3.3V。本领域的技术人员应该意识到：本发明的超低功耗电平位移电路不局限于上述提供的工作电压。

本发明的电路工作机理如下：

输入信号IN1和IN2要求为反相信号，当IN1信号为低电平时，对应IN2为高电平，此时电路处于稳定工作状态，OUT2输出高电平VDDH，OUT1输出低电平VDDL+Vth，MP3关断，MP5的栅电容通过电阻R2充电至VDDH，由于构成RC延迟，MP5关断的速度慢于MP3，OUT1被稳定在VDDL+Vth，此时没有电流流过支路一，MP4导通，MP6的栅电容通过电阻R1放电至VDDL+Vth，由于同样构成RC延迟，MP6开启的速度慢于MP4，OUT2被稳定在VDDH，此时没有电流流过支路二。因此电平位移电路工作在稳态时，静态功耗可以忽略，主要是动态功耗。

当输入信号IN1从低电平翻转到高电平时，IN2从高电平翻转到低电平，MP4、MP6处于开启的过程，但MP6开启的速度慢于MP4，也就是有了RC引入的延迟，可以使得MN2关断或者接近关断时，MP6才开启，此时可以切断或者很大程度减少从VDDH经过MP6、MP4、MP2、NM2到地（即支路二）的穿通电流，MP3、MP5在这一瞬态是处于关断的过程，但MP5关断的速度慢于MP3，支路一基本维持同传统电平位移电路相同的动态功耗。根据电路的对称性，当输入信号IN1从高电平翻转到低电平时，IN2从低电平翻转到高电平的工作过程同上述情况类似，可以切断或者很大程度减少从VDDH经过MP5、MP3、MP1、NM1到地（即支路一）的穿通电流，但支路二基本维持同传统电平位移电路相同的动态功耗。因此本发明提出的超低功耗电平位移电路理论上可以降低50%的动态功耗。以上过程结束后，电路再次处于静态，不产生功耗。

当传统结构与本发明结构采用相同尺寸的MOS管，工作于相同电源电压，施加相同的输入信号的情况下，两种结构的工作电流仿真图分别如图3、图4所示，对比可以看出，图4所表示的本发明结构的工作电流电流峰值显著降低，电流与时间轴所围面积也减小。计算表明，在相同的仿真条件下，传统结构工作电流均方根值为5.983uA，本发明电路结构工作电流均方根值为2.998uA，电流降低49.8%。

综上所述，本发明的电路结构简单、易于集成，更重要的是相比于传统电路结构，本发明通过引入延迟使得PMOS管的开启/关断速度不一样，减少穿通电流，显著降低了功耗，更适合于低压低功耗的应用

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (1)

1.一种超低功耗电平位移电路，包括分别由三级PMOS管和一级NMOS管构成的支路一和支路二；支路一中第一级PMOS管(MP5)的漏极接第二级PMOS管(MP3)的源极，第二级PMOS管(MP3)的漏极接第三级PMOS管(MP1)的源极，第三级PMOS管(MP1)的漏极接第一级NMOS管(MN1)的漏极；支路二中第一级PMOS管(MP6)的漏极接第二级PMOS管(MP4)的源极，第二级PMOS管(MP4)的漏极接第三级PMOS管(MP2)的源极，第三级PMOS管(MP2)的漏极接第一级NMOS管(MN2)的漏极；支路一的第一级PMOS管(MP5)的源极和支路二的第一级PMOS管(MP6)的源极接高电压域的高电源电压VDDH，支路一的第三级PMOS管(MP1)的栅极和支路二的第三级PMOS管(MP2)的栅极接高电压域的低电源电压VDDL，支路一的第一级NMOS管(MN1)的源极和支路二的第一级NMOS管(MN2)的源极接地；支路一的第二级PMOS管(MP3)的栅极接支路二的第二级PMOS管(MP4)的漏极，支路二的第二级PMOS管(MP4)的栅极接支路一的第二级PMOS管(MP3)的漏极；支路一的第一级PMOS管(MP5)的栅极通过第二电阻(R2)接支路二的第二级PMOS管(MP4)的漏极，支路二的第一级PMOS管(MP6)的栅极通过第一电阻(R1)接支路一的第二级PMOS管(MP3)的漏极；两路等幅反相的低电压域输入信号中，第一低电压域输入信号IN1接支路一的第一级NMOS管(MN1)的栅极，第二低电压域输入信号IN2接支路二的第一级NMOS管(MN2)的栅极；支路一的第二级PMOS管(MP3)的漏极输出第一路高电压域输出信号OUT1，支路二的第二级PMOS管(MP4)的漏极输出第二路高电压域输出信号OUT2。