CN103812498A - 过驱动装置 - Google Patents

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Abstract

本发明公开了一种过驱动装置，包括：第一和第二晶体管，第一和第二晶体管的源极连接至第一电压端，第一晶体管的栅极和第二晶体管的漏极连接至第一输出端，第一晶体管漏极和第二晶体管的栅极连接至第二输出端；第三和第四晶体管，它们的栅极连接至第二电压端，第三晶体管的源极连接至第一晶体管的漏极，第四晶体管的源极连接至第二晶体管的漏极；第五晶体管，源极连接至第三晶体管的源极，栅极连接至第三晶体管的漏极，漏极连接至第二电压端；第六晶体管，源极连接至第四晶体管的源极，栅极连接至第四晶体管的漏极，漏极连接至第二电压端；第三晶体管的漏极经第七晶体管连接至第一输入端；第四晶体管的漏极经第八晶体管连接至第二输入端。

Description

过驱动装置
技术领域
本发明涉及电路领域，并且特别地，涉及一种过驱动装置。
背景技术
目前，已经存在多种过驱动电平移位器(over-driver level-shift)。虽然现有的过驱动电平移位器在功能上不断完善，但是，随着半导体器件的逐步发展，很多半导体器件对所承受的最高电压有着更高的要求。
图1a和图1b是相关技术中一种过驱动电平移位器的结构图。如图1a所示，相关技术中的过驱动电平移位器包括晶体管10、11、12、13，图1b则示出了与电压端VDDL和VSS连接的反相器14为图1a所示的图1a所示的过驱动电平移位器提供输入I和IN，并且该过驱动电平移位器会产生输出Z和ZN。
过驱动电平移位器在工作过程中，VDDH会提供高电压，这样就会导致晶体管10和11的源极-漏极路径两端产生压降，由于Z和ZN存在输出0电平的情况，这样，晶体管10和11的源极-漏极路径两端的压降就等于VDDH。
很多情况下，应用所需要VDDH电压值等于3.3V甚至更大，但是，目前常用的晶体管所能承受的最高电压为1.8V，这样就会导致过驱动电平移位器中的晶体管工作在过压状态下，进而对这些电路器件造成损害，甚至会导致器件损坏而影响整个产品的工作。类似地，在VDDH为其他电压值的情况下，同样会出现类似的问题。
针对相关技术中因为压降过大而损害电路器件的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中因为压降过大而损害电路器件的问题，本发明提出一种过驱动装置，能够在多中电压提供的情况下，有效避免器件工作在过压状态下，保证器件的使用寿命。
本发明的技术方案是这样实现的：
根据本发明，提供了一种过驱动装置。
根据本发明的过驱动装置包括：
第一晶体管和第二晶体管，第一晶体管和第二晶体管的源极连接至第一电压端，第一晶体管的栅极连接至第一输出端，漏极连接至第二输出端；第二晶体管的栅极连接至第二输出端，漏极连接至第一输出端；
第三晶体管和第四晶体管，第三晶体管和第四晶体管的栅极连接至第二电压端，第三晶体管的源极连接至第一晶体管的漏极，第四晶体管的源极连接至第二晶体管的漏极；
第五晶体管，其源极连接至第三晶体管的源极，第五晶体管的栅极连接至第三晶体管的漏极，第五晶体管的漏极连接至第二电压端；
第六晶体管，其源极连接至第四晶体管的源极，第六晶体管的栅极连接至第四晶体管的漏极，第六晶体管的漏极连接至第二电压端；
并且，第三晶体管的漏极经由第七晶体管连接至第一输入端；第四晶体管的漏极经由第八晶体管连接至第二输入端。
一方面，该装置进一步包括：
第一NMOS晶体管，其栅极连接至第三电压端，其漏极连接至第二输出端；
第二NMOS晶体管，其栅极连接至第三电压端，其漏极连接至第一输出端；
第三NMOS晶体管，其栅极连接至第三输入端，其漏极连接至第一NMOS晶体管的源极，其源极连接至第二电压端；
第四NMOS晶体管，其栅极连接至第四输入端，其漏极连接至第二NMOS晶体管的源极，其源极连接至第二电压端。
另一方面，该装置可以进一步包括：
第一NMOS晶体管，其栅极连接至第三输入端，其漏极连接至第二输出端，其源极连接至第二电压端；
第二NMOS晶体管，其栅极连接至第四输入端，其漏极连接至第一输出端，其源极连接至第二电压端。
再一方面，该装置可以进一步包括：
第一NMOS晶体管，其栅极连接至第一输出端，其漏极连接至第二输出端，其源极连接至第二电压端；
第二NMOS晶体管，其栅极连接至第二输出端，其漏极连接至第一输出端，其源极连接至第二电压端；
并且，第七晶体管的栅极连接至第三电压端，第七晶体管的漏极连接至第五晶体管的栅极，第七晶体管的源极连接至第一输入端；第八晶体管的栅极连接至第三电压端，第八晶体管的漏极连接至第六晶体管的栅极，第八晶体管的源极连接至第二输入端。
此外，在上述装置中，第七晶体管的栅极连接至第二电压端，第七晶体管的漏极连接至第五晶体管的栅极，第七晶体管的源极连接至第一输入端；第八晶体管的栅极连接至第二电压端，第八晶体管的漏极连接至第六晶体管的栅极，第八晶体管的源极连接至第二输入端。
可选地，该装置可以进一步包括：第一PMOS晶体管，其栅极连接至第二电压端，其源极连接至第一电压端；第二PMOS晶体管，其栅极连接至第一电压端，其漏极连接至第一PMOS晶体管的漏极，其源极连接至第二电压端。
可选地，该装置可以进一步包括：第五NMOS晶体管，其栅极连接至第二电压端，其漏极连接至第一电压端；第六NMOS晶体管，其栅极连接至第一电压端，其源极连接至第五NMOS晶体管的源极，其漏极连接至第二电压端。
可选地，一方面，该装置可以进一步包括：
第一二极管，连接在第五晶体管的栅极与第七晶体管的漏极之间；
第二二极管，连接在第六晶体管的栅极与第八晶体管的漏极之间。
可选地，另一方面，该装置可以进一步包括：
第一检查电路，包括：第七NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管，其中，第七NMOS晶体管的漏极连接至第五晶体管的栅极，第七NMOS晶体管的源极连接至第七晶体管的漏极，第七NMOS晶体管的栅极连接至第三PMOS晶体管的源极和第四PMOS晶体管的漏极；第三PMOS晶体管的栅极和第四PMOS晶体管的源极连接至第三电压端，第三PMOS晶体管的漏极和第四PMOS晶体管的栅极连接至第二输出端；
第二检查电路，包括：第八NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管，其中，第八NMOS晶体管的漏极连接至第六晶体管的栅极，第八NMOS晶体管的源极连接至第八晶体管的漏极，第八NMOS晶体管的栅极连接至第五PMOS晶体管的漏极和第六PMOS晶体管的源极；第五PMOS晶体管的栅极和第六PMOS晶体管的源极连接至第一输出端，第五PMOS晶体管的漏极和第六PMOS晶体管的栅极连接至第三电压端。
本发明通过改进晶体管与电压端的连接方式，能够在保证过驱动装置正常工作的前提下，避免晶体管工作在大压降条件下，从而防止器件受损出现故障，提高稳定性，并且能够有效提高定时速率(timing speed)；另外，本申请的方案采用的晶体管数量较少，因此不会增大电路体积，能够有效降低硅面积(silicon area)成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a和图1b是根据相关技术的过驱动装置的结构图；
图2是根据本发明实施例的过驱动装置的结构图；
图3是可以应用于图2所示的过驱动装置的N阱自控制电路的结构图；
图4是可以应用于图2所示的过驱动装置的P阱自控制电路的结构图；
图5是图2所示的过驱动装置工作在电源电压为3.3伏时的工作状态原理图；
图6是图2所示的过驱动装置工作在电源电压为1.8伏时的工作状态原理图；
图7至图12是根据本发明的其他实施例的过驱动装置的电路结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
图2是根据本发明的实施例，提供的过驱动装置(也可称为过驱动电平移位器或过驱动电平移位电路)的电路图。如图2所示，根据本发明一个实施例的过驱动装置包括：
第一晶体管40和第二晶体管41，其中第一晶体管40和第二晶体管41的源极连接至第一电压端VDDH(可以认为是高电压端)，第一晶体管40的栅极连接至第一输出端ZN，漏极连接至第二输出端Z；第二晶体管41的栅极连接至第二输出端Z，漏极连接至第一输出端ZN；
第三晶体管42和第四晶体管43，其中第三晶体管42和第四晶体管43的栅极连接至第二电压端VDDL(可以认为是低电压端)，第三晶体管42的源极连接至第一晶体管40的漏极，第四晶体管43的源极连接至第二晶体管41的漏极；
第五晶体管44，其源极连接至第三晶体管42的源极，栅极连接至第三晶体管42的漏极，漏极连接至第二电压端VDDL；
第六晶体管45，其源极连接至第四晶体管43的源极，栅极连接至第四晶体管43的漏极，漏极连接至第二电压端VDDL；
并且，第三晶体管42的漏极经由第七晶体管48连接至第一输入端I；第四晶体管43的漏极经由第八晶体管49连接至第二输入端IN。
由于本申请改进了晶体管的连接方式并且将第一电压端和第二电压端与晶体管连接，使得第一晶体管40和第二晶体管41的源极-漏极路径上的电势差为VDDH与VDDL的差，而不是VDDH。即使VDDH＝3.3V，也会因为VDDL(例如，此时的VDDL等于1.8V)的存在而使得第一晶体管40和第二晶体管41承受的电压被降低至(3.3V-1.8V＝1.5V)。因此，图2所示的结构能够有效减少第一晶体管40和第二晶体管41的工作电压，避免第一晶体管40和第二晶体管41在高电压条件下工作，从而防止器件损坏。
如图2所示，上述过驱动装置进一步包括；
第一NMOS晶体管410，其栅极连接至第三电压端VDDM(可以认为是中电压端)，其漏极连接至第二输出端Z；
第二NMOS晶体管411，其栅极连接至第三电压端VDDM，其漏极连接至第一输出端ZN；
第三NMOS晶体管412，其栅极连接至第三输入端IIN，其漏极连接至第一NMOS晶体管410的源极，其源极连接至第二电压端VDDL；
第四NMOS晶体管413，其栅极连接至第四输入端II，其漏极连接至第二NMOS晶体管411的源极，其源极连接至第二电压端VDDL。
并且，在上述装置中，晶体管40、41、42、43、44、45可以是PMOS晶体管，晶体管48、49、410、411、412、413可以是NMOS晶体管。
晶体管40和41用于上拉(VDDH)，晶体管44和45用于下拉(VDDL)，晶体管42用于跟踪晶体管44的栅极，而晶体管43用于跟踪晶体管45的栅极。晶体管410和412用于下拉第二输出端Z，晶体管411和413用于下拉第一输出端ZN。
此外，在上述装置中，第一输入端I和第二输入端IN可以互为反相，第三输入端IIN和第四输入端II可以互为反相，第一输出端ZN和第二输出端Z可以互为反相，并且，第一输入端I和第四输入端II的电压信号可以是相同(在I和II相同的情况下，I和II可以连接在一起)或不同的，相应地，第二输入端IN和第三输入端IIN的电压信号也可以是相同(在IN和IIN相同的情况下，IN和IIN可以连接在一起)或不同的。
如图2所示，上述过驱动装置还可进一步包括；
第一二极管46，连接在第五晶体管44的栅极与第七晶体管48的漏极之间；
第二二极管47，连接在第六晶体管45的栅极与第八晶体管49的漏极之间。图2中的第一二极管46和第二二极管47可以起到检查电路的作用(checkcircuit)，其能够保护第七晶体管47和第八晶体管48。
第一二极管46和第七晶体管48用于下拉第五晶体管44的栅极，第二二极管47和第八晶体管49用于下拉第六晶体管45的栅极。可选地，上述第一二极管与第二二极管可以是浅沟道隔离二极管、金属-氧化物-半导体场效应晶体管类的二极管、或者可以是其他类型的二极管。
图2中示出的FN端可以与最高电压输入端(例如，上述第一电压端VDDH或其他)连接，FP端与最低电压输入端(例如，上述第二电压端VDDL或其他)相连，以满足一些应用的需要。
本发明的过驱动装置可以用于在多种电压的情况下工作，例如，可以在VDDH＝3.3V或VDDH＝1.8V的情况下工作。
在一个实施例中，图2所示过驱动装置还可进一步包括N阱自控制电路，用以控制FN的电压，如图3所示，N阱自控制电路包括；
第一PMOS晶体管50，其栅极连接至第二电压端VDDL，其源极连接至第一电压端VDDH；
第二PMOS晶体管51，其栅极连接至第一电压端VDDH，其漏极连接至第一PMOS晶体管50的漏极，其源极连接至第二电压端VDDL
在另一实施例中，图2所示过驱动装置还可进一步包括P阱自控制电路，用以控制FP的电压，如图4所示，P阱自控制电路包括：
第五NMOS晶体管60，其栅极连接至第二电压端VDDL，其漏极连接至第一电压端VDDH；
第六NMOS晶体管61，其栅极连接至第一电压端VDDH，其源极连接至第五NMOS晶体管60的源极，其漏极连接至第二电压端VDDL。
在其他实施例中，本发明的过驱动装置可以既包括N阱自控制电路，又包括P阱自控制电路。
图5示出了图2所示过驱动装置在电源电压为3.3伏时的工作状态。此时，第一电压端VDDH是3.3V，第二电压端VDDL是1.8V，第三电压端VDDM是1.8V。FN是3.3V，FP是1.8V。第一输入端I和第二输入端IN的电压在0V～1.8V之间。第三输入端IIN和第四输入端II的电压在0V～0.9V之间。第一输出端ZN和第二输出端Z的输出电压在1.8V～3.3V之间。在图5中，虚线框内的第一NMOS晶体管410、第二NMOS晶体管411、第三NMOS晶体管412、第四NMOS晶体管413处于关断状态。
图6示出了图2所示过驱动装置在电源电压为1.8伏时的工作状态。其中第一电压端VDDH是1.8V，第二电压端VDDL是0V，第三电压端VDDM是1.8V。FN是1.8V，FP是0V。第一输入端I和第二输入端IN的电压是0V。第三输入端IIN和第四输入端II的电压在0V～0.9V之间。第一输出端ZN和第二输出端Z的输出电压在0V～1.8V之间。在图6中，虚线框内的第三晶体管42、第四晶体管43、第五晶体管44、第六晶体管45、第一二极管46、第二二极管47、第七晶体管48、第八晶体管49所构成的电路不工作。
图7是根据本发明的另一个实施例的过驱动装置电路图。图7中的晶体管90、91、92、93、94、95、98、和99与图2中的晶体管40、41、42、43、44、45、48、和49分别对应，并且图7中的二极管96和97与图2中的二极管46和47分别对应。图7与图2所示结构的区别在于，图7中没有图2所示的第一NMOS晶体管410和第二NMOS晶体管411，并且图7中第一NMOS晶体管910的栅极连接至第三输入端IIN，漏极连接至第二输出端Z，源极连接至第二电压端VDDL；另外，图7中的第二NMOS晶体管911的栅极连接至第四输入端II，漏极连接至第一输出端ZN，源极连接至第二电压端VDDL。图7所示的过驱动装置能够有效应对输出端Z和ZN较为稳定(Z和ZN彼此切换较少或无切换)的情况。
图8所示的过驱动装置与图7所示的过驱动装置大致相同，图8中的晶体管90、91、92、93、94、95、98、99与图7中的晶体管90、91、92、93、94、95、98、99分别对应，图8中的二极管96、97与图7中的二极管96、97分别对应，图8所示的电路连接关系与图7所示的电路连接关系相似。图8与图7所示装置的不同之处在于，第七晶体管98和第八晶体管99的栅极连接至第三电压端VDDM，形成的结构如图8所示；另外，在图8中第一NMOS晶体管910的栅极连接至第一输出端ZN，漏极连接至第二输出端Z，源极连接至第二电压端VDDL；并且，第二NMOS晶体管911的栅极连接至第二输出端Z，漏极连接至第一输出端ZN，源极连接至第二电压端VDDL。在图8所示的装置中，第一NMOS晶体管910和第二NMOS晶体管911能够协助进行电压的上拉和下拉，例如，可以将第一输出端ZN下拉至1.8V，同时能够将第二输出端Z上拉至3.3V。
图9所示的过驱动装置与图8所示的过驱动装置大致相同，图9中的晶体管90、91、92、93、94、95、98、99与图8中的晶体管90、91、92、93、94、95、98、99相对应，不同之处在于：第七晶体管48和第八晶体管49的栅极断开；此外，在图9所示的实施例中，以第一检查电路替代图8中的第一二极管96，以第二检查电路替代图8中的第二二极管97。其中，第一检查电路包括：第七NMOS晶体管110、第三PMOS晶体管113、第四PMOS晶体管112，其中，第七NMOS晶体管110的漏极连接至第五晶体管44的栅极，源极连接至第七晶体管98的漏极，栅极连接至第三PMOS晶体管113的源极和第四PMOS晶体管112的漏极；第三PMOS晶体管113的栅极和第四PMOS晶体管112的源极连接至第三电压端VDDM，第三PMOS晶体管113的漏极和第四PMOS晶体管112的栅极连接至第二输出端Z；
此外，第二检查电路包括：第八NMOS晶体管111、第五PMOS晶体管114、第六PMOS晶体管115，其中，第八NMOS晶体管111的漏极连接至第六晶体管45的栅极，源极连接至第八晶体管99的漏极，栅极连接至第五PMOS晶体管114的漏极和第六PMOS晶体管115的源极；第五PMOS晶体管114的栅极和第六PMOS晶体管115的源极连接至第一输出端ZN，第五PMOS晶体管114的漏极和第六PMOS晶体管115的栅极连接至第三电压端VDDM。
图10所示的过驱动装置与图7所示的过驱动装置大致相同，不同之处在于，图10中所示的过驱动装置不包括图7中的第一二极管96和第二二极管97，以适于低速应用场景。
图11所示的过驱动装置与图8所示的过驱动装置大致相同，不同之处在于，图11所示的过驱动装置不包括图8中的第一二极管96和第二二极管97，以适于低速应用场景。
图12所示的过驱动装置与图11所示的过驱动装置大致相同，不同之处在于，图12的第七晶体管98和第八晶体管99的栅极连接至第三电压端VDDM，并且图12所示的过驱动装置不包括图11中的第一检查电路和第二检查电路(即，不包括晶体管110、111、112、113、114、115)所示，以适于低速应用场景。
此外，对于图2、图5和图6所示的结构，同样可以将二极管移除。
应当注意，上文中虽然描述VDDH、VDDM、VDDL等的具体电压值，但是这并不用于限定本发明。本发明的过驱动装置能够在其他电压条件下正常工作，并且保证装置中晶体管不因为过压而受损。
综上所述，借助于本发明的上述技术方案，有效改进了晶体管与电压端的连接方式，能够在保证过驱动装置正常工作的前提下，避免晶体管工作在大压降条件下，从而防止器件受损出现故障，提高稳定性；另外，本申请的方案采用的晶体管数量较少，因此并不会增大电路体积；此外，本申请还改进性地在电路中加入检查电路或二极管，以避免过压对晶体管造成损害。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种过驱动装置，其特征在于，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的源极连接至第一电压端，所述第一晶体管的栅极连接至第一输出端，漏极连接至第二输出端；所述第二晶体管的栅极连接至第二输出端，漏极连接至第一输出端；
第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的栅极连接至第二电压端，所述第三晶体管的源极连接至所述第一晶体管的漏极，所述第四晶体管的源极连接至所述第二晶体管的漏极；
第五晶体管，其源极连接至所述第三晶体管的源极，所述第五晶体管的栅极连接至所述第三晶体管的漏极，所述第五晶体管的漏极连接至所述第二电压端；
第六晶体管，其源极连接至所述第四晶体管的源极，所述第六晶体管的栅极连接至所述第四晶体管的漏极，所述第六晶体管的漏极连接至所述第二电压端；
并且，所述第三晶体管的漏极经由第七晶体管连接至第一输入端；所述第四晶体管的漏极经由第八晶体管连接至第二输入端。
2.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一NMOS晶体管，其栅极连接至第三电压端，其漏极连接至所述第二输出端；
第二NMOS晶体管，其栅极连接至第三电压端，其漏极连接至所述第一输出端；
第三NMOS晶体管，其栅极连接至第三输入端，其漏极连接至所述第一NMOS晶体管的源极，其源极连接至所述第二电压端；
第四NMOS晶体管，其栅极连接至第四输入端，其漏极连接至所述第二NMOS晶体管的源极，其源极连接至所述第二电压端。
3.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一NMOS晶体管，其栅极连接至第三输入端，其漏极连接至所述第二输出端，其源极连接至所述第二电压端；
第二NMOS晶体管，其栅极连接至第四输入端，其漏极连接至所述第一输出端，其源极连接至所述第二电压端。
4.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一NMOS晶体管，其栅极连接至第一输出端，其漏极连接至所述第二输出端，其源极连接至所述第二电压端；
第二NMOS晶体管，其栅极连接至第二输出端，其漏极连接至所述第一输出端，其源极连接至所述第二电压端；
并且，所述第七晶体管的栅极连接至所述第三电压端，所述第七晶体管的漏极连接至所述第五晶体管的栅极，所述第七晶体管的源极连接至第一输入端；所述第八晶体管的栅极连接至所述第三电压端，所述第八晶体管的漏极连接至所述第六晶体管的栅极，所述第八晶体管的源极连接至第二输入端。
5.根据权利要求1所述的过驱动装置，其特征在于，
所述第七晶体管的栅极连接至所述第二电压端，所述第七晶体管的漏极连接至所述第五晶体管的栅极，所述第七晶体管的源极连接至第一输入端；
所述第八晶体管的栅极连接至所述第二电压端，所述第八晶体管的漏极连接至所述第六晶体管的栅极，所述第八晶体管的源极连接至第二输入端。
6.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一PMOS晶体管，其栅极连接至所述第二电压端，其源极连接至所述第一电压端；
第二PMOS晶体管，其栅极连接至所述第一电压端，其漏极连接至所述第一PMOS晶体管的漏极，其源极连接至所述第二电压端。
7.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第五NMOS晶体管，其栅极连接至所述第二电压端，其漏极连接至所述第一电压端；
第六NMOS晶体管，其栅极连接至所述第一电压端，其源极连接至所述第五NMOS晶体管的源极，其漏极连接至所述第二电压端。
8.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一二极管，连接在所述第五晶体管的栅极与所述第七晶体管的漏极之间；
第二二极管，连接在所述第六晶体管的栅极与所述第八晶体管的漏极之间。
9.根据权利要求1所述的过驱动装置，其特征在于，进一步包括：
第一检查电路，包括：第七NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管，其中，所述第七NMOS晶体管的漏极连接至第五晶体管的栅极，所述第七NMOS晶体管的源极连接至所述第七晶体管的漏极，所述第七NMOS晶体管的栅极连接至所述第三PMOS晶体管的源极和所述第四PMOS晶体管的漏极；所述第三PMOS晶体管的栅极和所述第四PMOS晶体管的源极连接至所述第三电压端，所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的栅极连接至所述第二输出端；
第二检查电路，包括：第八NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管，其中，所述第八NMOS晶体管的漏极连接至第六晶体管的栅极，所述第八NMOS晶体管的源极连接至所述第八晶体管的漏极，所述第八NMOS晶体管的栅极连接至所述第五PMOS晶体管的漏极和所述第六PMOS晶体管的源极；所述第五PMOS晶体管的栅极和所述第六PMOS晶体管的源极连接至所述第一输出端，所述第五PMOS晶体管的漏极和所述第六PMOS晶体管的栅极连接至所述第三电压端。
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