CN102983847A - 一种宽电源电压低功耗定时器电路 - Google Patents

一种宽电源电压低功耗定时器电路 Download PDF

Info

Publication number
CN102983847A
CN102983847A CN2012105519627A CN201210551962A CN102983847A CN 102983847 A CN102983847 A CN 102983847A CN 2012105519627 A CN2012105519627 A CN 2012105519627A CN 201210551962 A CN201210551962 A CN 201210551962A CN 102983847 A CN102983847 A CN 102983847A
Authority
CN
China
Prior art keywords
transistor
voltage
nmos pass
circuit
pmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105519627A
Other languages
English (en)
Other versions
CN102983847B (zh
Inventor
邵莉
刘珂
杜占坤
马骁
毕见鹏
傅健
庞晓敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruili Flat Core Microelectronics Guangzhou Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210551962.7A priority Critical patent/CN102983847B/zh
Publication of CN102983847A publication Critical patent/CN102983847A/zh
Application granted granted Critical
Publication of CN102983847B publication Critical patent/CN102983847B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)

Abstract

本发明公开了一种宽电源电压低功耗定时器电路，包括基准电压产生电路(100)、比较器(200)、锁存输入级(500)、锁存器(400)、数字输出缓冲级和放电电路(700)、偏置电流产生电路(300)和清零电路(600)。该电路采用耐压晶体管实现高电源电压下的耐压。基准电压产生电路采用耗尽型CMOS晶体管实现低压工作；锁存器输入级采用限幅电路实现栅极耐压，并减小高电压对电路工作状态的影响，同时通过加入开关管保证高电源电压下锁存器的正常工作；带有启动电路的偏置电流产生电路保证所有电源电压下系统功耗保持不变。

Description

一种宽电源电压低功耗定时器电路
技术领域
本发明涉及一种CMOS集成电路，具体涉及一种基于标准CMOS工艺，可在2V-20V宽电源电压下工作的低功耗定时器电路，适合各种对工作电压范围要求较大的应用场合。
背景技术
定时器电路广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面，作为成本低、可靠性高、外围电路简单、适用范围广的定时解决方案，经典的555定时器电路可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。该555定时器电路如图1所示。
该555定时器电路包括两个电压比较器，三个等值串联电阻，一个RS触发器，一个放电管T及功率输出级，提供两个基准电压VCC/3和2VCC/3。该555定时器电路的功能主要由两个比较器决定：两个比较器的输出电压控制RS触发器和放电管的状态。当5脚悬空时，则电压比较器C1的同相输入端的电压为2VCC/3，C2的反相输入端的电压为VCC/3。若触发输入端TR的电压小于VCC/3，则比较器C2的输出为0，可使RS触发器置1，使输出端OUT＝1。如果阈值输入端TH的电压大于2VCC/3，同时TR端的电压大于VCC/3，则C1的输出为0，C2的输出为1，可将RS触发器置0，使输出为0电平。
基于标准CMOS工艺的定时器电路具有低功耗的特点，相比于双极性工艺，更适于便携式和功耗敏感情况下的应用，现有的CMOS 555定时器电路的典型工作电压为5V，宽电源电压的工作范围在2～15V。
随着定时器电路应用范围的扩大，定时器需要适应的电源电压范围也更大，现有的定时器方案无法满足这一要求，因此必须从器件选择、电路设计等方面提出新的设计方案，保证定时器电路可以适应宽电源电压的变化要求。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的目的是设计一种适合于宽电源电压范围，并且对于功耗要求极为敏感的应用环境下的定时器电路，通过采用耗尽型CMOS晶体管、高耐压CMOS晶体管，以及电路设计的改进，达到消除宽电源电压对CMOS电路工作状态带来的影响。
(二)技术方案
为达到以上目的，本发明提供了一种宽电源电压低功耗定时器电路，该电路包括：基准电压产生电路100，其输入端输入控制信号，其输出端输出第一基准电压与第二基准电压；比较器200，其输入端连接至基准电压产生电路100，并输入阈值电压与激励电压，其输出端输出第一比较结果与第二比较结果；锁存输入级500，其输入端连接至比较器200，接收第一比较结果与第二比较结果，其输出端输出第一锁存信号；锁存器400，其输入端输入第一锁存信号，其输出端输出第二锁存信号；数字输出缓冲级和放电电路700，其输入端输入第二锁存信号，其输出端输出整形信号，通过放电晶体管对DISCH端进行放电；偏置电流产生电路300，其输出端连接至清零电路600与比较器200，提供比较器尾电流偏置电压；清零电路600，其输入端连接至偏置电流产生电路300，并输入复位信号，其输出端连接至锁存输入级500，通过复位信号将锁存器输入强制拉低，从而实现输出数字信号强制清零。
上述方案中，所述基准电压产生电路100的基准电压由等效电阻分压产生，基准电压产生电路100由三组完全相同的耗尽型PMOS晶体管串联构成，其中各晶体管采用栅极和漏极直接相连构成，分压所得的电压分别为2VDD/3和VDD/3。
上述方案中，所述比较器200包含第一比较器与第二比较器，均采用电流镜负载构成差分放大结构，第一比较器的输入端分别输入第一基准电压和阈值电压，第二比较器的输入端分别输入第二基准电压和激励电压。
上述方案中，所述第一比较器包括：第一PMOS晶体管PMOS1，第二PMOS晶体管PMOS2，第一NMOS晶体管NMOS1，第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3，其中：第一NMOS晶体管NMOS1的栅极接偏置电压，源极接地，漏极连接至第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3的源极；第二NMOS晶体管NMOS2与第三NMOS晶体管NMOS3构成差分对，两个晶体管源极相连，第二NMOS晶体管NMOS2的栅极连接阈值电压，漏极连接至第一PMOS晶体管PMOS1的漏极；第三NMOS晶体管NMOS3的栅极连接至基准电压产生电路的输出端，接收第一基准电压(2VDD/3)，漏极连接至第二PMOS晶体管PMOS2的漏极；第一PMOS晶体管PMOS1和第二PMOS晶体管PMOS2构成电流镜，两个晶体管源极相连并连接至电源电压，其栅极也相连并接第二PMOS晶体管PMOS2的漏极。
上述方案中，所述第二比较器包括：第三PMOS晶体管PMOS3，第四PMOS晶体管PMOS4，第五PMOS晶体管PMOS5，第四NMOS晶体管NMOS4，第五NMOS晶体管NMOS5，其中：第三PMOS晶体管PMOS3的栅极接偏置电压，源极接电源电压，漏极连接至第四PMOS晶体管PMOS4和第五PMOS晶体管PMOS5的源极；第四PMOS晶体管PMOS4与第五PMOS晶体管PMOS5构成差分对，两个晶体管源极相连，第四PMOS晶体管PMOS4的栅极连接至基准电压产生电路的输出端，接收第二基准电压(1VDD/3)，漏极连接至第四NMOS晶体管NMOS4的漏极；第五PMOS晶体管PMOS5的栅极连接激励信号，漏极连接至第五NMOS晶体管NMOS5的漏极；第四NMOS晶体管NMOS4和第五NMOS晶体管NMOS5构成电流镜，两个晶体管源极相连并接地，其栅极也相连并接第四PMOS晶体管PMOS4的漏极。
上述方案中，所述锁存输入级500包括：第六PMOS晶体管PMOS6，第七PMOS晶体管PMOS7，第六NMOS晶体管NMOS6，第一电阻R1，第一二极管D1，第二二极管D2，其中：第六PMOS晶体管PMOS6与第七PMOS晶体管PMOS7、第一电阻R1、第六NMOS晶体管NMOS6依次串联，第六PMOS晶体管PMOS6源极接电源，栅极连接至第一比较器的输出，接收第一比较结果；第七PMOS晶体管PMOS7与第六NMOS晶体管NMOS6栅极相连，并连接至第二比较器的输出，接收第二比较结果；第六NMOS晶体管NMOS6源极接地；第一二极管D1一端连接电源，另一端连接至第六PMOS晶体管PMOS6的栅极；第二二极管D2一端接地，另一端连接至第六NMOS晶体管NMOS6的栅极。
上述方案中，所述锁存器400由两个首尾相接的反相器构成，其中一个反相器的栅极与第六NMOS晶体管NMOS6的漏极相连。
上述方案中，所述数字输出缓冲级和放电电路700由反相器构成，用于对锁存输出信号进行整形，并增加驱动能力，放电功能由NMOS晶体管实现。
上述方案中，所述偏置电流产生电路300，采用四个MOS晶体管和一个电阻构成与电源电压无关的偏置电路，然后通过镜像电路提供给第一比较器和第二比较器尾电流偏置电压VB1和VB2，同时采用启动电路，避免偏置电路在电路上电后被锁定在零电流状态。
上述方案中，所述清零电路600由三个PMOS晶体管和三个NMOS晶体管实现，在RESET端低电平时有效，RESET为低电平时，通过RESET信号将锁存器输入强制拉低，从而实现输出数字信号强制清零的功能，此时输出与输入信号和控制信号无关，在RESET回到高电平时，电路重新进入正常工作状态。
上述方案中，该电路所采用的晶体管均为高耐压CMOS晶体管，其中基准电压产生电路采用耗尽型高耐压CMOS晶体管，第六PMOS晶体管PMOS6和第六NMOS晶体管NMOS6采用低阈值高耐压CMOS晶体管。
(三)有益效果
本发明所提出的这种定时器电路适合于宽电源电压范围，低功耗要求的应用场合，通过采用耗尽型CMOS晶体管、高耐压CMOS晶体管，使得本电路具备了高电源电压下工作的能力，同时，通过改进电路的锁存输入级电路，使得电路在低电源电压下可以正常工作，此外，通过对电路细节方案的改进，将电压宽幅波动后带来的其它不利因素消除，从而达到消除宽电源电压对CMOS电路工作状态带来的影响，使得本发明可以在2V-20V的宽电源电压下工作，且始终保持较小的功耗，同时，根据工艺的不同，可以扩展至更高的电源电压范围。
附图说明
结合相应的附图，下文对典型实施例的描述将使本发明的优点显而易见。
图1是经典的555定时器电路的结构示意图；
图2是依照本发明实施例的宽电源电压低功耗定时器电路的结构示意图；
图3是图2中比较器200和锁存输入级500的电路示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。虽然本文可提供包含特定值的参数的示范，但应了解，参数无确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。
在本发明的一个示例性实施例中，采用经典555定时器的系统结构原理，提出一种宽电源电压低功耗定时器电路，如图2所示，该宽电源电压低功耗定时器电路包括：
基准电压产生电路100，其输入端输入控制信号，其输出端输出两路基准电压，即第一基准电压与第二基准电压；
比较器200，其输入端连接至基准电压产生电路100，并输入阈值电压与激励电压，其输出端输出第一比较结果与第二比较结果；
锁存输入级500，其输入端连接至比较器200，接收第一比较结果与第二比较结果，其输出端输出第一锁存信号；
锁存器400，其输入端输入第一锁存信号，其输出端输出第二锁存信号；
数字输出缓冲级和放电电路700，其输入端输入第二锁存信号，其输出端输出整形信号，通过放电晶体管对DISCH端进行放电；
偏置电流产生电路300，其输出端连接至清零电路600与比较器200，提供比较器尾电流偏置电压；
清零电路600，其输入端连接至偏置电流产生电路300，并输入复位信号，其输出端连接至锁存输入级500，通过复位信号将锁存器输入强制拉低，从而实现输出数字信号强制清零。
在本实施例中，基准电压产生电路100的基准电压由等效电阻分压产生，基准电压产生电路100由三组完全相同的耗尽型PMOS晶体管串联构成，其中各晶体管采用栅极和漏极直接相连构成，分压所得的电压分别为2VDD/3和VDD/3。为了满足低电源电压下可正常工作，PMOS晶体管必须能够开启，因此采用耗尽型晶体管保证晶体管始终处于导通状态。
比较器200由第一比较器201和第二比较器202构成，两个比较器均采用电流镜负载构成差分放大结构，第一比较器的输入端分别输入第一基准电压和阈值电压，第二比较器的输入端分别输入第二基准电压和激励电压，尾电流由电流偏置电路通过镜像偏置得到，为了保证宽范围的电源电压，所有晶体管采用高耐压的晶体管，同时，输入管采用耐高压、低阈值MOS管，以保证低压下比较器可以正常翻转，完成比较过程。
图3是图2中比较器200和锁存输入级500的电路示意图。如图3所示，第一比较器201包括：第一PMOS晶体管PMOS1，第二PMOS晶体管PMOS2，第一NMOS晶体管NMOS1，第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3，其中：
第一NMOS晶体管NMOS1的栅极接偏置电压，源极接地，漏极连接至第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3的源极；
第二NMOS晶体管NMOS2与第三NMOS晶体管NMOS3构成差分对，两个晶体管源极相连，第二NMOS晶体管NMOS2的栅极连接阈值电压，漏极连接至第一PMOS晶体管PMOS1的漏极；第三NMOS晶体管NMOS3的栅极连接至基准电压产生电路的输出端，接收第一基准电压(2VDD/3)，漏极连接至第二PMOS晶体管PMOS2的漏极；
第一PMOS晶体管PMOS1和第二PMOS晶体管PMOS2构成电流镜，两个晶体管源极相连并连接至电源电压，其栅极也相连并接第二PMOS晶体管PMOS2的漏极。
在第一比较器201中，由第一NMOS晶体管NMOS1作为尾电流，第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3构成差分输入，第一PMOS晶体管PMOS1和第二PMOS晶体管PMOS2构成镜象负载，第二NMOS晶体管NMOS2和第三NMOS晶体管NMOS3的两个输入端分别与THRES输入和第一基准电压REF1(即2VDD/3)相连接。
第二比较器202包括：第三PMOS晶体管PMOS3，第四PMOS晶体管PMOS4，第五PMOS晶体管PMOS5，第四NMOS晶体管NMOS4和第五NMOS晶体管NMOS5，其中：
第三PMOS晶体管PMOS3的栅极接偏置电压，源极接电源电压，漏极连接至第四PMOS晶体管PMOS4和第五PMOS晶体管PMOS5的源极；
第四PMOS晶体管PMOS4与第五PMOS晶体管PMOS5构成差分对，两个晶体管源极相连，第四PMOS晶体管PMOS4的栅极连接至基准电压产生电路的输出端，接收第二基准电压(1VDD/3)，漏极连接至第四NMOS晶体管NMOS4的漏极；第五PMOS晶体管PMOS5的栅极连接激励信号，漏极连接至第五NMOS晶体管NMOS5的漏极；
第四NMOS晶体管NMOS4和第五NMOS晶体管NMOS5构成电流镜，两个晶体管源极相连并接地，其栅极也相连并接第四PMOS晶体管PMOS4的漏极。
在第二比较器202中，由第三PMOS晶体管PMOS3作为尾电流，第四PMOS晶体管PMOS4和第五PMOS晶体管PMOS5构成差分输入，第四NMOS晶体管NMOS4和第五NMOS晶体管NMOS5构成镜象负载，第四PMOS晶体管PMOS4和第五PMOS晶体管PMOS5的两个输入端分别与第二基准电压REF2(即VDD/3)和TRIG输入相连接。
锁存器400由两个首尾相接的反相器构成，，其中一个反相器的栅极与第六NMOS晶体管NMOS6的漏极相连。由于latch的翻转需要前级提供足够的驱动，需要满足从输入节点看进去，Latch输入端可以等效为高阻节点，以保证可被前级驱动。因此，设计采用倒比管，扩大输入电阻，同时，输出节点提供大的驱动能力带动后级负载。所以，Latch管子采用非对称尺寸设计。
锁存输入级500由PMOS管、NMOS管、电阻和限幅二极管构成，如图3所示，该锁存输入级500电路包括：第六PMOS晶体管PMOS6，第七PMOS晶体管PMOS7，第六NMOS晶体管NMOS6，第一电阻R1，第一二极管D1和第二二极管D2，其中：
第六PMOS晶体管PMOS6与第七PMOS晶体管PMOS7、第一电阻R1、第六NMOS晶体管NMOS6依次串联，第六PMOS晶体管PMOS6源极接电源，栅极连接至第一比较器的输出，接收第一比较结果；第七PMOS晶体管PMOS7与第六NMOS晶体管NMOS6栅极相连，并连接至第二比较器的输出，接收第二比较结果；第六NMOS晶体管NMOS6源极接地；
第一二极管D1一端连接电源，另一端连接至第六PMOS晶体管PMOS6的栅极；
第二二极管D2一端接地，另一端连接至第六NMOS晶体管NMOS6的栅极。
在锁存输入级500中，第六PMOS晶体管PMOS6的漏极和第六NMOS晶体管NMOS6的漏极之间加入PMOS开关管PMOS7和限流电阻R1，第六PMOS晶体管PMOS6和第六NMOS晶体管NMOS6的栅极与限幅二极管D1、D2相连接。
需要说明的是，此处给出的锁存输入级500由于直接利用两个比较器输出通过共源的形式放大后直接驱动Latch管，需要实现RS锁存器的功能，即需要在R端有效时，无论S端是否有效，均强制重置，这一过程通过NMOS管NMOS6导通后将其漏极强制拉低实现。但是由于顶部PMOS6管有可能处于导通状态，会影响到NMOS5管的拉低效果和速度，此问题无法单纯通过调整NMOS6管和PMOS6管的尺寸比例实现，原因在于NMOS管的拉低效果受制于比较器输出结果的驱动能力，不能有很大的栅极寄生电容，因此NMOS管尺寸不可以过大，而PMOS管考虑到上拉时的速度，不能选取的过小，因此，随着电源电压的不同，可能会出现NMOS6管和PMOS6管同时导通而无法将漏极拉低的情况或拉低极慢的情况。解决办法是在NMOS6管的漏极，即输出节点，与PMOS6管漏极之间增加开关PMOS7，使得NMOS6管导通，拉低漏极电压的时候，此开关关闭，切断PMOS6管的对输出结点的上拉通路。电阻R1用来限制电流的大小。由于在电源电压在很大的范围内波动时，为了保证低电源电压下NMOS6和PMOS6的正常工作，这两个晶体管需要采用低阈值的MOS管，但是，这一方案会导致在高电源电压下，NMOS6和PMOS6的栅极承担过大的电压摆幅，甚至导致栅极击穿，因此通过限幅二极管限制比较器输出的摆幅，保证宽电源电压下，采用低阈值的PMOS6和NMOS6不会出现击穿的问题。
数字输出缓冲级和放电电路700由反相器构成，用于对锁存输出信号进行整形，并增加驱动能力，放电功能由NMOS晶体管实现。在数字输出缓冲级和放电电路700中，级联的反相器与锁存器的输出相连接，对比较的结果整形输出，同时，驱动放电晶体管，可以通过放电晶体管对DISCH端进行放电。
偏置电流产生电路300，采用四个MOS晶体管和一个电阻构成与电源电压无关的偏置电路，然后通过镜像电路提供给第一比较器和第二比较器尾电流偏置电压VB1和VB2，同时采用启动电路，避免偏置电路在电路上电后被锁定在零电流状态。
清零电路600由三个PMOS晶体管和三个NMOS晶体管实现，在RESET端低电平时有效，RESET为低电平时，通过RESET信号将锁存器输入强制拉低，从而实现输出数字信号强制清零的功能，此时输出与输入信号和控制信号无关，在RESET回到高电平时，电路重新进入正常工作状态。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种宽电源电压低功耗定时器电路，其特征在于，该电路包括：
基准电压产生电路(100)，其输入端输入控制信号，其输出端输出第一基准电压与第二基准电压；
比较器(200)，其输入端连接至基准电压产生电路(100)，并输入阈值电压与激励电压，其输出端输出第一比较结果与第二比较结果；
锁存输入级(500)，其输入端连接至比较器(200)，接收第一比较结果与第二比较结果，其输出端输出第一锁存信号；
锁存器(400)，其输入端输入第一锁存信号，其输出端输出第二锁存信号；
数字输出缓冲级和放电电路(700)，其输入端输入第二锁存信号，其输出端输出整形信号，通过放电晶体管对DISCH端进行放电；
偏置电流产生电路(300)，其输出端连接至清零电路(600)与比较器(200)，提供比较器尾电流偏置电压；
清零电路(600)，其输入端连接至偏置电流产生电路(300)，并输入复位信号，其输出端连接至锁存输入级(500)，通过复位信号将锁存器输入强制拉低，从而实现输出数字信号强制清零。
2.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述基准电压产生电路(100)的基准电压由等效电阻分压产生，基准电压产生电路(100)由三组完全相同的耗尽型PMOS晶体管串联构成，其中各晶体管采用栅极和漏极直接相连构成，分压所得的电压分别为2VDD/3和VDD/3。
3.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述比较器(200)包含第一比较器与第二比较器，均采用电流镜负载构成差分放大结构，第一比较器的输入端分别输入第一基准电压和阈值电压，第二比较器的输入端分别输入第二基准电压和激励电压。
4.根据权利要求3所述的宽电源电压低功耗定时器电路，其特征在于，所述第一比较器包括：第一PMOS晶体管(PMOS1)，第二PMOS晶体管(PMOS2)，第一NMOS晶体管(NMOS1)，第二NMOS晶体管(NMOS2)和第三NMOS晶体管(NMOS3)，其中：
第一NMOS晶体管(NMOS1)的栅极接偏置电压，源极接地，漏极连接至第二NMOS晶体管(NMOS2)和第三NMOS晶体管(NMOS3)的源极；
第二NMOS晶体管(NMOS2)与第三NMOS晶体管(NMOS3)构成差分对，两个晶体管源极相连，第二NMOS晶体管(NMOS2)的栅极连接阈值电压，漏极连接至第一PMOS晶体管(PMOS1)的漏极；第三NMOS晶体管(NMOS3)的栅极连接至基准电压产生电路的输出端，接收第一基准电压(2VDD/3)，漏极连接至第二PMOS晶体管(PMOS2)的漏极；
第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)构成电流镜，两个晶体管源极相连并连接至电源电压，其栅极也相连并接第二PMOS晶体管(PMOS2)的漏极。
5.根据权利要求3所述的宽电源电压低功耗定时器电路，其特征在于，所述第二比较器包括：第三PMOS晶体管(PMOS3)，第四PMOS晶体管(PMOS4)，第五PMOS晶体管(PMOS5)，第四NMOS晶体管(NMOS4)，第五NMOS晶体管(NMOS5)，其中：
第三PMOS晶体管(PMOS3)的栅极接偏置电压，源极接电源电压，漏极连接至第四PMOS晶体管(PMOS4)和第五PMOS晶体管(PMOS5)的源极；
第四PMOS晶体管(PMOS4)与第五PMOS晶体管(PMOS5)构成差分对，两个晶体管源极相连，第四PMOS晶体管(PMOS4)的栅极连接至基准电压产生电路的输出端，接收第二基准电压(1VDD/3)，漏极连接至第四NMOS晶体管(NMOS4)的漏极；第五PMOS晶体管(PMOS5)的栅极连接激励信号，漏极连接至第五NMOS晶体管(NMOS5)的漏极；
第四NMOS晶体管(NMOS4)和第五NMOS晶体管(NMOS5)构成电流镜，两个晶体管源极相连并接地，其栅极也相连并接第四PMOS晶体管(PMOS4)的漏极。
6.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述锁存输入级(500)包括：第六PMOS晶体管(PMOS6)，第七PMOS晶体管(PMOS7)，第六NMOS晶体管(NMOS6)，第一电阻(R1)，第一二极管(D1)，第二二极管(D2)，其中：
第六PMOS晶体管(PMOS6)与第七PMOS晶体管(PMOS7)、第一电阻(R1)、第六NMOS晶体管(NMOS6)依次串联，第六PMOS晶体管(PMOS6)源极接电源，栅极连接至第一比较器的输出，接收第一比较结果；第七PMOS晶体管(PMOS7)与第六NMOS晶体管(NMOS6)栅极相连，并连接至第二比较器的输出，接收第二比较结果；第六NMOS晶体管(NMOS6)源极接地；
第一二极管(D1)一端连接电源，另一端连接至第六PMOS晶体管(PMOS6)的栅极；
第二二极管(D2)一端接地，另一端连接至第六NMOS晶体管(NMOS6)的栅极。
7.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述锁存器(400)由两个首尾相接的反相器构成，其中一个反相器的栅极与第六NMOS晶体管(NMOS6)的漏极相连。
8.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述数字输出缓冲级和放电电路(700)由反相器构成，用于对锁存输出信号进行整形，并增加驱动能力，放电功能由NMOS晶体管实现。
9.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述偏置电流产生电路(300)，采用四个MOS晶体管和一个电阻构成与电源电压无关的偏置电路，然后通过镜像电路提供给第一比较器和第二比较器尾电流偏置电压VB1和VB2，同时采用启动电路，避免偏置电路在电路上电后被锁定在零电流状态。
10.根据权利要求1所述的宽电源电压低功耗定时器电路，其特征在于，所述清零电路(600)由三个PMOS晶体管和三个NMOS晶体管实现，在RESET端低电平时有效，RESET为低电平时，通过RESET信号将锁存器输入强制拉低，从而实现输出数字信号强制清零的功能，此时输出与输入信号和控制信号无关，在RESET回到高电平时，电路重新进入正常工作状态。
11.根据权利要求1至10中任一项所述的宽电源电压低功耗定时器电路，其特征在于，该电路所采用的晶体管均为高耐压CMOS晶体管，其中基准电压产生电路采用耗尽型高耐压CMOS晶体管，第六PMOS晶体管(PMOS6)和第六NMOS晶体管(NMOS6)采用低阈值高耐压CMOS晶体管。
CN201210551962.7A 2012-12-18 2012-12-18 一种宽电源电压低功耗定时器电路 Active CN102983847B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210551962.7A CN102983847B (zh) 2012-12-18 2012-12-18 一种宽电源电压低功耗定时器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210551962.7A CN102983847B (zh) 2012-12-18 2012-12-18 一种宽电源电压低功耗定时器电路

Publications (2)

Publication Number Publication Date
CN102983847A true CN102983847A (zh) 2013-03-20
CN102983847B CN102983847B (zh) 2014-11-12

Family

ID=47857637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210551962.7A Active CN102983847B (zh) 2012-12-18 2012-12-18 一种宽电源电压低功耗定时器电路

Country Status (1)

Country Link
CN (1) CN102983847B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108804365A (zh) * 2017-04-26 2018-11-13 上海芯龙半导体技术股份有限公司 用于通用串行总线上的实现温度开关功能的集成电路
CN109188976A (zh) * 2018-09-14 2019-01-11 珠海格力电器股份有限公司 一种控制芯片
CN109921783A (zh) * 2017-12-12 2019-06-21 华润矽威科技（上海）有限公司 三态输入解码电路及其解码方法
CN111092613A (zh) * 2018-10-23 2020-05-01 雅特力科技(重庆)有限公司 上电重置电路与相关的重置方法
CN116032266A (zh) * 2022-12-22 2023-04-28 上海川土微电子有限公司 一种lin总线接收机比较电路及设备
CN117318464A (zh) * 2023-11-28 2023-12-29 深圳市晶扬电子有限公司 一种开关功率管可调限流值的限流保护电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268312A (ja) * 1988-04-20 1989-10-26 Matsushita Electric Ind Co Ltd タイマ回路
CN1267364A (zh) * 1997-06-19 2000-09-20 恩赛-比克福德公司 用于定时和延时电路的电子电路
CN202172253U (zh) * 2011-05-27 2012-03-21 唐山松下产业机器有限公司 峰值电流检测保护电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268312A (ja) * 1988-04-20 1989-10-26 Matsushita Electric Ind Co Ltd タイマ回路
CN1267364A (zh) * 1997-06-19 2000-09-20 恩赛-比克福德公司 用于定时和延时电路的电子电路
CN202172253U (zh) * 2011-05-27 2012-03-21 唐山松下产业机器有限公司 峰值电流检测保护电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
袁捷: "浅议555定时器原理及应用", 《硅谷》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108804365A (zh) * 2017-04-26 2018-11-13 上海芯龙半导体技术股份有限公司 用于通用串行总线上的实现温度开关功能的集成电路
CN109921783A (zh) * 2017-12-12 2019-06-21 华润矽威科技（上海）有限公司 三态输入解码电路及其解码方法
CN109188976A (zh) * 2018-09-14 2019-01-11 珠海格力电器股份有限公司 一种控制芯片
CN111092613A (zh) * 2018-10-23 2020-05-01 雅特力科技(重庆)有限公司 上电重置电路与相关的重置方法
CN111092613B (zh) * 2018-10-23 2023-12-05 雅特力科技(重庆)有限公司 上电重置电路与相关的重置方法
CN116032266A (zh) * 2022-12-22 2023-04-28 上海川土微电子有限公司 一种lin总线接收机比较电路及设备
CN116032266B (zh) * 2022-12-22 2023-11-03 上海川土微电子有限公司 一种lin总线接收机比较电路及设备
CN117318464A (zh) * 2023-11-28 2023-12-29 深圳市晶扬电子有限公司 一种开关功率管可调限流值的限流保护电路
CN117318464B (zh) * 2023-11-28 2024-02-06 深圳市晶扬电子有限公司 一种开关功率管可调限流值的限流保护电路

Also Published As

Publication number Publication date
CN102983847B (zh) 2014-11-12

Similar Documents

Publication Publication Date Title
CN102983847B (zh) 一种宽电源电压低功耗定时器电路
JP5402852B2 (ja) レベルシフト回路
CN108494234B (zh) 适用于GaN高速栅驱动电路的浮动电源轨
CN101188412B (zh) 通电复位电路
CN106899288B (zh) 电平转换电路
US9362916B2 (en) Circuit arrangements and methods of operating the same
CN101159430A (zh) 窄脉冲下拉电流式电平位移电路
US10340918B2 (en) Level shifter
CN102832919A (zh) 栅压自举开关电路
KR20100059002A (ko) 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치
CN102709883A (zh) 一种开关电源的欠压保护电路
US9397557B2 (en) Charge pump with wide operating range
CN109004927B (zh) 脉冲信号传输电路及脉冲信号刷新电路
KR101341734B1 (ko) 전압 부스팅 기법을 이용한 cmos 차동 로직 회로
CN108832595B (zh) 一种具有动态滤波功能的欠压锁定电路
US20100117690A1 (en) Semiconductor device
JP4774287B2 (ja) 出力回路
KR20180028005A (ko) 레벨 시프트 회로 및 반도체 장치
CN108418573B (zh) 电源采样电路及包括其的零功耗上电复位电路
WO2023035513A1 (zh) 一种电平转换电路及芯片
CN210780723U (zh) 一种基于蜂鸣器稳定驱动管栅极电压的电路
JP2007235815A (ja) レベル変換回路
CN113938126A (zh) 一种电压锁存式电平转换电路
CN202616756U (zh) 一种开关电源的欠压保护电路
Dervić et al. Quadruple voltage mixed quenching and active resetting circuit in 150 nm CMOS for an external SPAD

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20201216

Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

Address before: 100083 Beijing city Chaoyang District Beitucheng West Road No. 3

Patentee before: Institute of Microelectronics, Chinese Academy of Sciences

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220506

Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong

Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd.

Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd.