CN102832919A - 栅压自举开关电路 - Google Patents

Abstract

本发明提供了一种栅压自举开关电路。该栅压自举开关电路包括：栅压自举环路(10)，用于在时钟信号的控制下，产生栅极控制电压，该栅极控制电压受输入的模拟信号的影响；NMOS开关管(MN6)，其栅端与该栅压自举电路(10)相连接，其漏端连接至模拟信号输入端，其源端连接至离散信号输出端，用于在所述栅极控制电压的控制下，保持其栅源电压差不变，将由模拟信号输入端输入的模拟信号采样为离散信号，并由离散信号输出端输出。本发明的栅压自举开关电路，最大限度的消除了开关导通电阻的非线性，减小了信号失真，提高了电路精度。

Description

栅压自举开关电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种由CMOS工艺实现的栅压自举开关电路。

背景技术

随着技术的发展，高速度高精度已成为模数转换器的设计目标，而采样保持电路作为模数转换器的核心部分，它的性能决定了整个模数转换器的性能。因此，设计一个高速高精度的采样保持电路就显得尤为重要。而在采样保持电路中最为关键的无疑就是采样开关。

在CMOS工艺中，传统的采样开关如图1所示，即为一个NMOS管MN，该NMOS管的源极1为模拟信号输入端V_in，该NMOS管的漏极2为离散信号输出端V_out，而该NMOS管的栅极3接控制信号CK。当栅极控制电压CK为高时，NMOS采样开关处于导通状态，第2结点102的电压采样第1结点101电压值；当栅压控制电压CK为低时，NMOS采样开关处于关断状态，此时模拟信号输入端电压V_in被采样保持在第2节点102的电容上。这样就实现了采样保持的功能。但是在NMOS采样开关导通时存在的导通电阻：

$R_{\mathrm{on}}=[{\mathrm{\μC}}_{\mathrm{ox}}\frac{W}{L}{(\mathrm{VDD}-\mathrm{vin}-V_{\mathrm{TH}})]}^{-1}---\left(1\right)$

由公式(1)可以看到，MOS采样开关的导通电阻是和模拟信号输入端V_in的幅度相关的。当V_in变大时，R_on变大，因此会造成电压采样值的非线性失真，从而影响到采样保持电路的精度。

解决上述问题的方法是采用栅压自举开关，如图2所示。该电路包括栅压自举环路10和NMOS开关管20，其中栅压自举环路包括栅压自举电容C1、自举环路开关MP1、MP3和MN1、MP3栅极电压驱动电路40、NMOS开关管20栅极电荷充放电路30、辅助开关管MN5，而NMOS开关管20的源极8为模拟信号输入端V_in，NMOS开关管20的漏极9为离散信号输出端V_out。CK为时钟采样信号，CKB为CK的反相信号

当CK为低，CKB为高时，MN4管导通，第五结点5和第14结点14的电荷泄放到地，故NMOS开关管20关断，V_out保持上一时刻的采样信号。同时MN1管和MP1管导通，电容C1的上下极板分别接到电源VDD和地GND，其两端的电压差近似维持为VDD。当CK变高，CKB变低时，MN3管导通，MN1管导通，MN1管关断，第4结点4电压变低，从而MP3管导通。MP3导通后，MN6的栅压近似为VDD(取较大的C1值)。此时MN5和MN6都导通，模拟输入信号V_in通过导通的MN5传递到电容C1的下极板，将C1的上极板的电压自举为(VDD+V_in)，这样通过自举环路将其传递给MN6的栅极14，从而使得MN6的栅源电压始终保持在VDD附近，这样可以预期其导通电阻近似表示为：

$R_{\mathrm{on}}=[{\mathrm{\μC}}_{\mathrm{ox}}\frac{W}{L}{(\mathrm{VDD}-V_{\mathrm{TH}})]}^{-1}---\left(2\right)$

从公式(2)可以看出，该导通电阻与输入无关，从而实现自举功能。

但是，考虑到当CK信号变低，CKB信号变高时，MP2管导通，对第4结点4进行充电至高电平，而充电电荷来自电容C1的储存电荷，非常不利于电容C1电压的保持，对电路的采样精度影响较大。另外在NMOS开关管20栅极电荷充放电路30中，快速充电通路包括MN8和MN3，通路电阻较大，严重限制了充电速度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明提供了一种栅压自举开关电路，最大限度的消除开关导通电阻的非线性，减小信号失真，提高电路精度。

(二)技术方案

根据本发明的一个方面，提供了一种栅压自举开关电路。该栅压自举开关电路包括：栅压自举环路(10)，用于在时钟信号的控制下，产生栅极控制电压，该栅极控制电压受输入的模拟信号的影响；NMOS开关管(MN6)，其栅端与该栅压自举电路(10)相连接，其漏端连接至模拟信号输入端，其源端连接至离散信号输出端，用于在所述栅极控制电压的控制下，保持其栅源电压差不变，将由模拟信号输入端输入的模拟信号采样为离散信号，并由离散信号输出端输出。

(三)有益效果

从上述技术方案可以看出，本发明栅压自举开关电路具有以下有益效果：

(1)在本发明栅压自举开关电路中，第二PMOS管MP2的漏端没有连接到第一电容C1的上极板，而是直接连接到电源电压VDD。所以当时钟信号CK变低时，电源电压可以直接对第四节点4充电，而第一电容C1两端的电荷保持不变。换言之就是无论时钟信号CK是高或者低，电容C1的上下极板的电压差始终是VDD，而第一电容C1两端的电压差通过栅压自举环路传递到NMOS开关管20的栅源两端，也即NMOS开关管20的栅源电压差始终保持是VDD，从而最大限度的减少了NMOS开关管20导通电阻的非线性，减小信号失真，提高电路精度。

(2)在本发明栅压自举开关电路中，去掉了第八NMOS管MN8，这是因为在NMOS开关管20栅极电荷充放电路30中，第八NMOS管MN8和第三NMOS管MN3组成对NMOS开关管20栅极的充电通路，并且第八NMOS管MN8还和第四NMOS管MN4组成对NMOS开关管20栅极的放电通路，去掉第八NMOS管MN8后充放电通路的电阻大大减小，减少了充放电时间，可以使得NMOS开关管20尽快的导通或截止，减小信号的失真。另外减少了元件的数目，从而能够减小芯片的实现面积，降低成本，这在对芯片面积或者功耗有严格限制的设计中具有重要意义。

附图说明

图1为现有技术采样电路的电路图；

图2为现有技术栅压自举开关的电路图；

图3为依据本发明实施例的栅压自举开关电路的结构示意图；

图4为图3所示栅压自举开关电路的电路图；

图5为图3所示栅压自举开关电路中栅压自举环路的电路图；

图6为图3所示栅压自举开关电路中开关管电路的电路图。

【主要元件符号说明】

10-栅压自举环路；        MN6-NMOS开关管；

30-栅极电荷充放电路；        40-栅极电压驱动电路；

1、2、3、4、5、6、7、8、9、11、12、13、14-节点；

C1-栅压自举电容；            MN1-第一NMOS管；

MN2-第二NMOS管；             MN3-第三NMOS管；

MN4-第四NMOS管；             MN5-辅助开关管；

MP1-第一PMOS管；             MP2-第二PMOS管

MP3-第三PMOS管

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。

图3为依据本发明实施例的栅压自举开关电路的结构示意图。图4为图3所示栅压自举开关电路的电路图。请参照图3和图4，本实施例栅压自举开关电路包括：栅压自举环路10和NMOS开关管MN6。其中，栅压自举环路(10)，用于在时钟的控制下，产生栅极控制电压，该栅极控制电压受输入的模拟信号的影响。NMOS开关管MN6，其栅端与该栅压自举电路(10)相连接，其漏端连接至模拟信号输入端，其源端连接至离散信号输出端，用于在所述栅极控制电压的控制下，保持其栅源电压差相对不变，将由模拟信号输入端输入的模拟信号V_in采样为离散信号V_out，并由离散信号输出端输出。

图5为图3所示栅压自举开关电路中栅压自举环路的电路图。请参照图5，栅压自举环路10包括：栅压自举电容C1、自举环路开关、第三PMOS管MP3的栅极电压驱动电路40、栅极电荷充放电路30、辅助开关管MN5。以下分别对各个部件进行详细说明。

请参照图5，栅压自举电容C1，其上极板连接至第一节点1，其下极板连接至第二节点2。

请参照图5，自举环路开关包括：第一NMOS管MN1、第一PMOS管MP1和第三PMOS管MP3；其中：

第一NMOS管MN1，其栅端连接至第十一节点11，即反相时钟端，其源端连接至第十四节点14，即大地端；其漏端连接至第二节点2；

第一PMOS管MP1，其漏端连接至第一节点1，其源端连接至第十二节点12，即高电平端，其栅端连接至第五节点5；

第三PMOS管MP3，其漏端连接至第五节点5，其源端连接至第一节点1，其栅端连接至第四节点4。

请参照图5，第三PMOS管MP3的栅极电压驱动电路40包括：第二NMOS管MN2和第二PMOS管MP2，用于基于时钟信号CK来控制第三PMOS管MP3的导通与截止，其中：

第二NMOS管MN2的源端连接至第一节点2，第二PMOS管的源端连接至第十二节点12，即高电平端；

第二PMOS管MP2的漏端和第二NMOS管MN2的漏端共同连接至第四节点4；

第二PMOS管MP2的栅端和第二NMOS管MN2的栅端共同连接至第三节点3，即时钟端。

第二PMOS管MP2和第二NMOS管MN2组成的栅极电压驱动电路40驱动第三PMOS管MP3的栅极，可以保证第三PMOS管MP3的栅源电压不会超过VDD，提高器件工作可靠性。

请参照图5，NMOS开关管MN6的栅极电荷充放电路30包括：第三NMOS管MN3和第四NMOS管MN4，用于对NMOS开关管MN6的栅极进行充放电；其中，

第三NMOS管MN3，其栅端连接至第六节点6，即时钟端，其漏端连接至第十二节点12，即高电平端，其源端连接至第五节点；

第四NMOS管MN4，其栅端连接至第七节点7，即反相时钟端，其源端连接至第十三节点13，即地端，其漏端连接至第五节点5。第五节点5是NMOS开关管(MN6)的控制端点，决定着NMOS开关管(MN6)是否导通，即决定采样开关是工作于采样状态或者是保持状态。

请参照图5，辅助开关管MN5，当时钟为低时，隔离输入电压Vin与地之间的低阻通路，其栅端连接至第五节点5，其漏端连接至第二节点2；其源端连接至模拟信号输入端。

图6为图3所示栅压自举开关电路中开关管电路的电路图。请参照图6，该NMOS开关管MN6的栅端连接至第五节点，其漏端连接至第八节点8，即模拟信号输入端，其源端连接至第九节点9，即离散信号输出端。

上述的栅压自举开关电路应用于采样电路中，其工作过程为：

步骤1，在时钟CK由低变高，CKB由高变低时，第一NMOS管MN1关断，第二NMOS管MN2导通，第三PMOS管MP3的栅极电压被拉低，因此第三PMOS管MP3导通，而栅压自举电容C1在前一个时钟周期相位被充电到VDD，所以在第三PMOS管MP3导通后，第六NMOS管MN6的栅压近似为VDD(取较大的C1值)。此时第五NMOS管MN5和第六NMOS管MN6都导通，模拟输入信号V_in通过导通的第五NMOS管MN5传递到栅压自举电容C1的下极板，将栅压自举电容C1的上极板的电压自举为(VDD+V_in)，这样通过自举环路将其传递给第六NMOS管MN6的栅极，从而使得第六NMOS管MN6的栅源电压始终保持在VDD附近，这样可以预期其导通电阻近似表示为：

$R_{\mathrm{on}}=[{\mathrm{\μC}}_{\mathrm{ox}}\frac{W}{L}{(\mathrm{VDD}-V_{\mathrm{TH}})]}^{-1}---\left(3\right)$

从公式(3)可以看出，该导通电阻与输入无关，实现自举功能。

为了使得第六NMOS管MN6的栅极电压上升速度更快，这里增加第三NMOS管MN3管以加速第五结点5的充电速度。当CK为高电平时，第三NMOS管MN3是快速的充电通路，把第五结点5充电至VDD-VTHN，之后再由栅压自举电容C1的作用把第五结点5电压升高到VDD+V_in，此时由于第五结点5的电压高于VDD，因此，第三NMOS管MN3的通路自动断开，对自举电路没有影响。

步骤2，在时钟CK由高变低，CKB由低变高时，第四NMOS管MN4导通，第三NMOS管MN3断开，所以第五NMOS管MN5和第六NMOS管MN6栅极的电荷通过导通的第四NMOS管MN4泄放掉，故第五NMOS管MN5和第六NMOS管MN6被关断。第二PMOS管MP2因为CK变低而导通，使得第三PMOS管MP3的栅极电压升高，被关断。此时第一PMOS管MP1和第一NMOS管MN1都被导通，使得栅压自举电容C1的上极板接到电源VDD，下极板接到地GND，使其两端的电压维持在VDD附近。

步骤3，当时钟信号CK再次反转时，重复步骤1，如此反复。无论时钟信号CK是高或者低，电容C1的上下极板的电压差始终是VDD，也即NMOS开关管MN6的栅源电压差始终是VDD，最大限度的减少了NMOS开关管MN6导通电阻的非线性。

在本发明中还需要注意两个关键问题。首先，要减小NMOS开关管MN6的导通电阻的非线性，可以通过增大其宽长比W/L来实现。一般情况下，NMOS开关管MN6的宽长比介于20至50之间，本实施例中为25。其次，通常考虑到回路中寄生电容以及NMOS开关管MN6的栅电容对最终自举电压的影响，为了使NMOS开关管MN6导通时的栅源电压尽量接近电源电压VDD，第一电容C1要取足够大的电容值，通常情况下大于NMOS开关管MN6栅电容的10倍以上。一般情况下，栅压自举电容C1的电容值介于5pF至10pF之间。其余MOS管的尺寸需要根据性能指标和不同工艺进行仿真测试而得到。该栅压自举开关的工作时钟也由所选工艺决定。一般情况下，时钟的频率介于500KHz至20MHz之间。本发明的栅压自举开关电路应用于采样保持电路中。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种栅压自举开关电路，其特征在于，包括：

栅压自举环路(10)，用于在时钟信号的控制下，产生栅极控制电压，该栅极控制电压受输入的模拟信号的影响；

NMOS开关管(MN6)，其栅端与该栅压自举电路(10)相连接，其漏端连接至模拟信号输入端，其源端连接至离散信号输出端，用于在所述栅极控制电压的控制下，保持其栅源电压差不变，将由模拟信号输入端输入的模拟信号采样为离散信号，并由离散信号输出端输出。

2.根据权利要求1所述的栅压自举开关电路，其特征在于，所述栅压自举环路(10)包括：

栅压自举电容(C1)，其上极板连接至第一节点，其下极板连接至第二节点；

自举环路开关，包括：

第一NMOS管(MN1)，其栅端连接至反相时钟端，其源端连接至大地端；其漏端连接至第二节点；

第一PMOS管(MP1)，其漏端连接至第一节点，其源端连接至高电平端，其栅端连接至第五节点；

第三PMOS管(MP3)，其漏端连接至第五节点，其源端连接至第一节点，其栅端连接至第四节点；

栅极电压驱动电路(40)，用于基于时钟信号CK来控制第三PMOS管MP3的导通与截止；

栅极电荷充放电路(30)，连接至所述NMOS开关管(MN6)的栅极，用于对NMOS开关管(MN6)的栅极进行充放电；

辅助开关管(MN5)，其栅端连接至第五节点，其漏端连接至第二节点；其源端连接至模拟信号输入端。

3.根据权利要求2所述的栅压自举开关电路，其特征在于，所述栅极电压驱动电路(40)包括：

第二NMOS管(MN2)，其源端连接至第一节点，第二PMOS管的源端连接至高电平端；

第二PMOS管(MP2)，其漏端和第二NMOS管(MN2)的漏端共同连接至第四节点；

第二PMOS管(MP2)的栅端和第二NMOS管(MN2)的栅端共同连接至时钟端。

4.根据权利要求2所述的栅压自举开关电路，其特征在于，所述栅极电压驱动电路(40)包括：

第三NMOS管(MN3)，其栅端连接至时钟端，其漏端连接至高电平端，其源端连接至第五节点；

第四NMOS管(MN4)，其栅端连接至反相时钟端，其源端连接至大地端，其漏端连接至第五节点。

5.根据权利要求2所述的栅压自举开关电路，其特征在于，所述栅压自举电容(C1)的电容值大于NMOS开关管(MN6)的栅极电容的10倍以上。

6.根据权利要求5所述的栅压自举开关电路，其特征在于，所述栅压自举电容(C1)的电容值介于5pF至10pF之间。

7.根据权利要求1所述的栅压自举开关电路，其特征在于，所述NMOS开关管(MN6)的宽长比介于20至50之间。

8.根据权利要求7所述的栅压自举开关电路，其特征在于，所述NMOS开关管(MN6)的宽长比为25。

9.根据权利要求2所述的栅压自举开关电路，其特征在于，所述时钟的频率介于500KHz至20MHz之间。

10.根据权利要求1至9中任一项所述的栅压自举开关电路，其特征在于，该栅压自举开关电路应用于采样保持电路中。

Images