CN110417398B - 全差分高线性度电压控制衰减器 - Google Patents

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Abstract

本发明特别涉及一种栅压自举开关及其构成的全差分高线性度电压控制衰减器，栅压自举开关由多个晶体管和电容C1构成，衰减器包括译码器、电阻、晶体管M1和M2以及衰减单元；衰减单元设置有多个，每个衰减单元由两个栅压自举开关构成，数字控制信号经过译码器后分成多条支路，其中一条支路连接晶体管M1、M2的栅极用于控制晶体管M1和M2的通断，余下的每条支路分别连接一个衰减单元的时钟控制信号端口用于控制衰减单元的开启与关断。使用工作在导通状态下的栅压自举开关充当电阻构成的衰减网络，实现了通过数字信号控制衰减器的衰减增益，使用栅压自举开关作为线性电阻构成的衰减网络使衰减器在工作频带内具有良好的线性度。

Description

全差分高线性度电压控制衰减器
技术领域
本发明涉及模拟集成电路技术领域，特别涉及一种全差分高线性度电压控制衰减器。
背景技术
衰减器是模拟信号处理前端电路的重要组成部分，其通常与信号通路中的放大器共同调节模拟前端系统的增益。同时，衰减器还可以通过适当地衰减信号，以满足下一级网络在正常工作时对信号输入幅度的要求。电压控制衰减器可以通过改变控制电压来改变衰减器的衰减增益，在集成电路设计中可以采用工作在深线性区的MOS晶体管来充当电阻，组成增益衰减网络来实现对信号的衰减，通过栅压控制MOS晶体管的开启与关断实现对衰减增益的控制。但是由于MOS电阻的阻值与输入信号密切相关，会导致整个衰减网络的非线性，因此寻求线性度更高，同时可以灵活控制衰减增益的新型衰减网络成为研究热点。
发明内容
本发明的目的在于提供一种具有良好线性度的全差分高线性度电压控制衰减器。
为实现以上目的，本发明采用的技术方案为：一种全差分高线性度电压控制衰减器，包括译码器、电阻、晶体管M1和M2以及衰减单元；衰减器的输入端正极和输出端正极之间串联有电阻R1，衰减器的输入端负极和输出端负极之间串联有电阻R2；晶体管M1、M2的源极相连通并记为VCM，晶体管M1、M2的漏级分别连接衰减器的输出端正、负极；衰减单元设置有多个，每个衰减单元由两个栅压自举开关构成，两个栅压自举开关输出端均连接VCM，两个栅压自举开关的时钟控制信号端口相连，两个栅压自举开关的输入端分别连接衰减器的输出端正、负极；数字控制信号经过译码器后分成多条支路，其中一条支路连接晶体管M1、M2的栅极，余下的每条支路分别连接一个衰减单元的时钟控制信号端口；
所述的栅压自举开关包括多个晶体管和电容C1，晶体管M3、M5、M11、M12的源极以及晶体管M9的栅极均连接电源VDD，晶体管M3、M4的栅极和晶体管M12、M13的漏级相连通，晶体管M3、M4的漏级连接晶体管M7的栅极，晶体管M5的漏级、晶体管M7的衬底和源极均连接电容C1的正极板，晶体管M4的源极、晶体管M6和M8的漏级、均连接电容C1的负极板，晶体管M5、M8、MS的栅极以及晶体管M7、M9的漏级相连通，晶体管M9的源极连接晶体管M10、M11的漏级，晶体管M6、M10、M13的源极接地GND；晶体管M6、M10、M11、M12、M13的栅极相连通并作为栅压自举开关的时钟控制信号端口与译码器相连，晶体管M8的源极和晶体管MS的漏级相连并作为栅压自举开关的输入端连接衰减器的输出端正极或负极，晶体管MS的源极作为栅压自举开关的输出端连接VCM。
与现有技术相比，本发明存在以下技术效果：使用工作在导通状态下的栅压自举开关充当电阻构成的衰减网络，实现了通过数字信号控制衰减器的衰减增益，使用栅压自举开关作为线性电阻构成的衰减网络使衰减器在工作频带内具有良好的线性度。
附图说明
图1是栅压自举开关的电路结构原理图；
图2是衰减器的电路结构原理图；
图3是译码器的电路结构原理图；
图4a、4b、4c分别是与门、或门和非门的原理图。
具体实施方式
下面结合图1至图4，对本发明做进一步详细叙述。
参阅图1，一种栅压自举开关，包括多个晶体管和电容C1，晶体管M3、M5、M11、M12的源极以及晶体管M9的栅极均连接电源VDD，晶体管M3、M4的栅极和晶体管M12、M13的漏级相连通，晶体管M3、M4的漏级连接晶体管M7的栅极，晶体管M5的漏级、晶体管M7的衬底和源极均连接电容C1的正极板，晶体管M4的源极、晶体管M6和M8的漏级、均连接电容C1的负极板，晶体管M5、M8、MS的栅极以及晶体管M7、M9的漏级相连通，晶体管M9的源极连接晶体管M10、M11的漏级，晶体管M6、M10、M13的源极接地GND；晶体管M6、M10、M11、M12、M13的栅极相连通并作为栅压自举开关的时钟控制信号端口，晶体管M8的源极和晶体管MS的漏级相连并作为栅压自举开关的输入端，晶体管MS的源极作为栅压自举开关的输出端。主开关管MS的栅源电压在开关正常工作时保持为恒定电压，有效消除了导通电阻的非线性；可采用CMOS、BiCMOS等工艺实现，易于实现和应用；该电路适用于半导体集成电路，有效解决了电容面积过大、时钟带来的电路复杂度和沟道电荷注入以及时钟馈通效应等问题。
参阅图2，一种全差分高线性度电压控制衰减器，包括译码器、电阻、晶体管M1和M2以及衰减单元；衰减器的输入端正极和输出端正极之间串联有电阻R1，衰减器的输入端负极和输出端负极之间串联有电阻R2；晶体管M1、M2的源极相连通并记为共模电平VCM，晶体管M1、M2的漏级分别连接衰减器的输出端正、负极；衰减单元设置有多个，每个衰减单元由两个栅压自举开关构成，两个栅压自举开关输出端均连接VCM，两个栅压自举开关的时钟控制信号端口相连，两个栅压自举开关的输入端分别连接衰减器的输出端正、负极；数字控制信号经过译码器后分成多条支路，其中一条支路连接晶体管M1、M2的栅极用于控制晶体管M1和M2的通断，余下的每条支路分别连接一个衰减单元的时钟控制信号端口用于控制衰减单元的开启与关断。使用工作在导通状态下的栅压自举开关充当电阻构成的衰减网络，实现了通过数字信号控制衰减器的衰减增益，使用栅压自举开关作为线性电阻构成的衰减网络使衰减器在工作频带内具有良好的线性度。优选地，这里的栅压自举开关选择图1中所公开的电路即可。
衰减单元的个数可以根据实际需求来选择，需要注意的是，译码器的型号选择要和衰减单元的个数对应。本发明中具体地，所述的栅压自举开关有14个，译码器为3-8译码器；栅压自举开关SW1和SW2的时钟控制信号端口连接译码器的输出D[1]，栅压自举开关SW3和SW4的时钟控制信号端口连接译码器的输出D[2]，栅压自举开关SW5和SW6的时钟控制信号端口连接译码器的输出D[3]，栅压自举开关SW7和SW8的时钟控制信号端口连接译码器的输出D[4]，栅压自举开关SW9和SW10的时钟控制信号端口连接译码器的输出D[5]，栅压自举开关SW11和SW12的时钟控制信号端口连接译码器的输出D[6]，栅压自举开关SW13和SW14的时钟控制信号端口连接译码器的输出D[7]，晶体管M1和M2的栅极与译码器输出D[7]的逆电压相连；栅压自举开关SW1、SW3、SW5、SW7、SW9、SW11、SW13的输入端连接衰减器的输出端正极，栅压自举开关SW2、SW4、SW6、SW8、SW10、SW12、SW14的输入端连接衰减器的输出端负极。这样设置以后，三位数字控制信号经过3-8译码器输出为8位控制信号D[1]-D[7]和D[7]的逆，D[1]-D[7]控制7个衰减单元的开启与关断，D[7]的逆控制晶体管M1和M2的开启与关断，改变并联衰减单元等效电阻阻值，从而控制对输入信号的衰减增益。
参阅图3，译码器的结构有很多实现方案，本发明中优选地，所述的译码器输入三位数字控制信号A、B、C，A、B连接或门G2的输入，或门G2的输出与C连接或门G1的输入，或门G1输出为译码器输出位D[1],或门G2的输出位译码器输出位D[2]，B、C连接与门G4的输入，与门G4的输出与A连接与门G3的输入，与门G3的输出为译码器的输出位D[3],A连接非门G6的输入，G6的输出连接非门G5的输入，G5的输出为译码器的输出位D[4],A、C连接与门G8的输入，A、B连接与门G9的输入，与门G8的输出和G9的输出连接或门G7的输入，G7的输出位译码器的输出位D[5]，A、B连接与门G10的输入、G10的输出为译码器的输出位D[6],输入C和与门G10的输出连接与门G11的输入，与门G11的输出为译码器的输出位D[7]，与门G11的输出连接非门G12的输入，非门G12的输出为译码器输出位D[7]的逆。
所述与门、或门以及非门均由晶体管构成。参阅图4a，与门结构如下：晶体管M14的栅极连接晶体管M17的栅极构成两输入与门的一个输入端，晶体管M15的栅极连接晶体管M16的栅极构成两输入与门的另一个输入端，晶体管M14、M15和M18的源极连接电源VDD，晶体管M17、M19的源极连接地GND，晶体管M14、M15和M16的漏极连接晶体管M18和M19的栅极，晶体管M16的源极连接M17的漏极，晶体管M18的M19的漏极相连构成两输入与门的输出端。参阅图4b，或门的结构如下：晶体管M27的栅极连接晶体管M22的栅极构成两输入或门的一个输入端，晶体管M20的栅极连接晶体管M21的栅极构成两输入或门的另一个输入端，晶体管M21、M22和M24的源极连接地GND，晶体管M19、M23的源极连接电源VDD，晶体管M20、M21和M22的漏极连接晶体管M23和M24的栅极，晶体管M20的源极连接M19的漏极，晶体管M23的M24的漏极相连构成两输入或门的输出端。参阅图4c，非门的结构如下：晶体管M25的源极连接电源VDD，晶体管M26的源极连接地GND，晶体管M25和M26栅极相连构成非门的输入端，晶体管M25和M26的漏极相连构成非门的输出端。
使用晶体管构成与门、或门和非门，再由与门、或门和非门构成3-8译码器，使得整个衰减器都可采用CMOS、BiCMOS等工艺实现，易于实现和应用。

Claims (8)

1.一种全差分高线性度电压控制衰减器，其特征在于：包括译码器、电阻、晶体管M1和M2以及衰减单元；衰减器的输入端正极和输出端正极之间串联有电阻R1，衰减器的输入端负极和输出端负极之间串联有电阻R2；晶体管M1、M2的源极相连通并记为VCM，晶体管M1、M2的漏级分别连接衰减器的输出端正、负极；衰减单元设置有多个，每个衰减单元由两个栅压自举开关构成，两个栅压自举开关输出端均连接VCM，两个栅压自举开关的时钟控制信号端口相连，两个栅压自举开关的输入端分别连接衰减器的输出端正、负极；数字控制信号经过译码器后分成多条支路，其中一条支路连接晶体管M1、M2的栅极，余下的每条支路分别连接一个衰减单元的时钟控制信号端口；
所述的栅压自举开关包括多个晶体管和电容C1，晶体管M3、M5、M11、M12的源极以及晶体管M9的栅极均连接电源VDD，晶体管M3、M4的栅极和晶体管M12、M13的漏级相连通，晶体管M3、M4的漏级连接晶体管M7的栅极，晶体管M5的漏级、晶体管M7的衬底和源极均连接电容C1的正极板，晶体管M4的源极、晶体管M6和M8的漏级、均连接电容C1的负极板，晶体管M5、M8、MS的栅极以及晶体管M7、M9的漏级相连通，晶体管M9的源极连接晶体管M10、M11的漏级，晶体管M6、M10、M13的源极接地GND；晶体管M6、M10、M11、M12、M13的栅极相连通并作为栅压自举开关的时钟控制信号端口与译码器相连，晶体管M8的源极和晶体管MS的漏级相连并作为栅压自举开关的输入端连接衰减器的输出端正极或负极，晶体管MS的源极作为栅压自举开关的输出端连接VCM。
2.如权利要求1所述的全差分高线性度电压控制衰减器，其特征在于：所述的栅压自举开关有14个，译码器为3-8译码器；栅压自举开关SW1和SW2的时钟控制信号端口连接译码器的输出D[1]，栅压自举开关SW3和SW4的时钟控制信号端口连接译码器的输出D[2]，栅压自举开关SW5和SW6的时钟控制信号端口连接译码器的输出D[3]，栅压自举开关SW7和SW8的时钟控制信号端口连接译码器的输出D[4]，栅压自举开关SW9和SW10的时钟控制信号端口连接译码器的输出D[5]，栅压自举开关SW11和SW12的时钟控制信号端口连接译码器的输出D[6]，栅压自举开关SW13和SW14的时钟控制信号端口连接译码器的输出D[7]，晶体管M1和M2的栅极与译码器输出D[7]的逆电压相连。
3.如权利要求2所述的全差分高线性度电压控制衰减器，其特征在于：所述栅压自举开关SW1、SW3、SW5、SW7、SW9、SW11、SW13的输入端连接衰减器的输出端正极，栅压自举开关SW2、SW4、SW6、SW8、SW10、SW12、SW14的输入端连接衰减器的输出端负极。
4.如权利要求3所述的全差分高线性度电压控制衰减器，其特征在于：所述的译码器输入三位数字控制信号A、B、C，A、B连接或门G2的输入，或门G2的输出与C连接或门G1的输入，或门G1输出为译码器输出位D[1],或门G2的输出位译码器输出位D[2]，B、C连接与门G4的输入，与门G4的输出与A连接与门G3的输入，与门G3的输出为译码器的输出位D[3],A连接非门G6的输入，G6的输出连接非门G5的输入，G5的输出为译码器的输出位D[4],A、C连接与门G8的输入，A、B连接与门G9的输入，与门G8的输出和G9的输出连接或门G7的输入，G7的输出位译码器的输出位D[5]，A、B连接与门G10的输入、G10的输出为译码器的输出位D[6],输入C和与门G10的输出连接与门G11的输入，与门G11的输出为译码器的输出位D[7]，与门G11的输出连接非门G12的输入，非门G12的输出为译码器输出位D[7]的逆。
5.如权利要求4所述的全差分高线性度电压控制衰减器，其特征在于：所述与门、或门以及非门均由晶体管构成。
6.如权利要求5所述的全差分高线性度电压控制衰减器，其特征在于：晶体管M14的栅极连接晶体管M17的栅极构成两输入与门的一个输入端，晶体管M15的栅极连接晶体管M16的栅极构成两输入与门的另一个输入端，晶体管M14、M15和M18的源极连接电源VDD，晶体管M17、M19的源极连接地GND，晶体管M14、M15和M16的漏极连接晶体管M18和M19的栅极，晶体管M16的源极连接M17的漏极，晶体管M18的M19的漏极相连构成两输入与门的输出端。
7.如权利要求5所述的全差分高线性度电压控制衰减器，其特征在于：晶体管M27的栅极连接晶体管M22的栅极构成两输入或门的一个输入端，晶体管M20的栅极连接晶体管M21的栅极构成两输入或门的另一个输入端，晶体管M21、M22和M24的源极连接地GND，晶体管M19、M23的源极连接电源VDD，晶体管M20、M21和M22的漏极连接晶体管M23和M24的栅极，晶体管M20的源极连接M19的漏极，晶体管M23的M24的漏极相连构成两输入或门的输出端。
8.如权利要求5所述的全差分高线性度电压控制衰减器，其特征在于：晶体管M25的源极连接电源VDD，晶体管M26的源极连接地GND，晶体管M25和M26栅极相连构成非门的输入端，晶体管M25和M26的漏极相连构成非门的输出端。
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