CN101277112B

CN101277112B - 采用运算放大器共享的低功耗流水线模数转换器

Info

Publication number: CN101277112B
Application number: CN2008100374451A
Authority: CN
Inventors: 任俊彦; 范明俊; 许俊; 李联
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2008-05-15
Filing date: 2008-05-15
Publication date: 2012-07-04
Anticipated expiration: 2028-05-15
Also published as: CN101277112A

Abstract

本发明属于集成电路技术领域，具体为一种采用运算放大器共享的低功耗流水线模数转换器。该模数转换器由输入采样保持电路，6级余量增益电路，1级2位全并行模数转换器，用于运算放大器共享的切换开关，6个子模数转换器，6个子数模转换器，流水线输出时钟同步电路和数字校正电路构成；采样保持电路和6级余量增益电路依次相连，最后一级为2位全并模数转换器每级余量增益电路的输入端依次与各级子模数转换器相连；连续的两级共用一个运算放大器；经过输出时钟同步电路后得到14位数据，再经过数字校正电路进行数字校正，得到最后的8位量化输出。本模数转换器实现高速度、低功耗。

Description

采用运算放大器共享的低功耗流水线模数转换器

技术领域

本发明属集成电路技术领域，具体涉及一种采用运算放大器共享的低功耗流水线模数转换器

背景技术

高速度、低功耗模数转换器的设计是如今混合信号系统芯片设计中的总体发展趋势，它在数据通信、液晶显示驱动、SOC系统、10/100兆以太网等方面都有着广泛的应用。在众多种类的模数转换器电路结构中，流水线结构以其在速度、精度和功耗方面的折衷优势而成为首要选择。

流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输出合并成为最终的转换结果。图1是一个传统每级1.5位的流水线结构模数转换器的结构示意图，流水线每一级的结构和功能都相同。每一级子模块都将前一级的输出作为本级子模数转换器的输入，并同时量化出2位的数字信号。每级量化的数字信号一方面作为本级的输出，另一方面作为数模转换器(DAC)的输入，使得DAC的输出产生对应于这2位数字信号的模拟信号，然后从本级的输入信号中减去DAC的输出信号，再乘以2倍因子作为本级输出，也即下一级的输入。每级的传输曲线有两个量化阈值电压，分别为正负参考电压的1/4倍(+VR/4和-VR/4)，通过两个比较器产生两位的数字输出，系统每级的余量转移曲线如图2所示。2位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。

对于传统的1.5比特每级流水线模数转换器，要求达到n比特转换精度的话，需要流水线n-1级和一个采样保持级。一般最后一级流水线用两位全并行模数转换器，这样传统的n位模数转换器就需要n-1个运算放大器，并且前后两级的运算放大器是交替工作的，他们占据了整个模数转换器的主要功耗。为了减少功耗，可以将流水线中前后两级的运算放大器共享。在两相互不交迭的时钟控制下分别交替地为前后两级工作。不过共享运算放大器会积累电荷，影响精度，增加了设计难度。

发明内容

本发明的目的在于提供一种采用运算放大器共享的低功耗高速流水线模数转换器，以克服现有高速模数转换器的功耗大的问题。

本发明设计的模数转换器，由输入采样保持电路7，6级余量增益电路8、9、10、11， 1级2位全并行模数转换器12，用于运算放大器共享的切换开关1、2、4、5，1’、2’、4’、5’，6个子模数转换器17、18、19、20，6个子数模转换器13～16，流水线输出时钟同步电路21和数字校正电路22构成，其结构见图3所示，图中电路系统中间的流水线结构省略。采样保持电路7和6级余量增益电路依次相连，最后一级为2位全并模数转换器12每级余量增益电路的输入端依次与各级子模数转换器相连，各级子模数转换器又依次分别与对应的各级子数模转换器相连，各子模数转换器均有两个阈值电压，得到2位数字输出，经过后级数据校正，从而得到实际结果。6个子模数转换器只需要3个运算放大器，连续的两级共用一个运算放大器，如第8、9级共用运算放大器3，第10、11级共用运算放大器6，共产生12位需校正的数据，与最后一级2位全并行模数转换器12的2位输出一起经过输出时钟同步电路21后得到14位数据，这14位数据经过数字校正电路22进行数字校正，得到最后的8位量化输出。采样保持电路7在流水线结构最前端，对输入信号进行采样，提高模数转换器处理高频信号的能力，保持信号成为阶梯的稳定值，从而降低对第1级余量增益电路和比较器的要求，同时调整信号幅度以便于后级量化。

本发明中，采样保持电路7采用栅压自举的采样开关技术和电荷充分布式采样保持结构，以提高信号输入的共模电压范围和线性度。图4是采样保持电路结构示意图，电路在双相非交叠时钟下工作。在前半周期时钟内，开关23～28导通，开关29、30、35断开，通过开关23、24对输入信号进行采样，电荷存储到电容31、32上；后半周期时钟内，开关23～28断开，开关29、30、35导通，电容31、32上的电荷转移分布到电容33、34上，存储在电容上的电荷使运放为闭环工作状态，对输入信号进行保持处理。

栅压自举MOS管开关23、24的性能决定了信号的采样精度和输入带宽。对于输入信号频率高的采样情况，需要保证足够大的RC输入带宽，以及高频输入信号下的采样线性度。若采用一般的MOS管作为采样开关，在其导通时，输入信号经源极通过沟道流至漏极，其导通电阻与栅源电压有关；当输入信号幅度变化时，栅源电压随之发生改变，导通电阻不恒定，引起信号的非线性失真，严重影响了电路性能。因此，本发明采用了创新的栅压自举采样开关的技术，如图5所示。通过电荷泵自举使得采样开关51的栅极电压跟随着输入电压(源极电压)而变化，保持栅源电压的恒定，使得导通电阻几乎不随输入电压变化而改变，减小电路的非线性失真，极大改进了高频输入信号的动态性能。这里相对传统的栅压自举采用开关如图6，增加了两个MOS管52、53，这两个管子主要为了提高开关的导通速度，在MOS管46、50还没导通时MOS管52和53先导通，加快了MOS管50、51栅端电压的升高，从而使MOS管51的导通速度相对传统图6自举采样开关提高了0.02至0.3ns，这对于100MHz以上采用速率的模数转换器来说相当可观。

运放36的增益和带宽决定了信号的保持精度。全差分输入的增益自举折叠式共源共栅结构的运放在较低功耗下可以达到大带宽、高增益、稳定的频率特性以及半周期内的建立时间和建立精度等性能要求。采用全差分运算放大器56、57代替传统的四个套筒式共源共栅结构运算放大器作为自举运算放大器，在面积和功耗上得到了一定量的减小。

附图说明

图1传统流水线模数转换器概念的结构框图。

图2流水线模数转换的转换曲线。

图3本发明中的流水线模数转换器结构图。

图4本发明中流水线模数转换器的采样保持电路。

图5本发明中采样保持电路使用的栅压自举的采样开关。

图6传统采样保持电路使用的栅压自举的采样开关。

图7采样保持电路中使用的带增益自举折叠式共源共栅运放。

图中标号：1～2，4～5为共享运算放大器3、6的切换开关，7为采样保持电路，8～11为余量增益电路，12为两位全并行模数转换电路，13～16为子数模转换器，17～20为子模数转换器，21为时钟同步电路，22为数字校正电路，23～30为开关，31～34为采样保持电容，36为采样保持电路中的运算放大器，35、37～53、58～66、69～70、76～85、86～95为MOS管，54～55为时钟信号，56～57为增益自举电路。

具体实施方式

下面结合附图进一步描述本发明。

模数转换器71由输入采样保持电路7，用于共享运算放大器3、6的切换开关1～2，4～5，6级余量增益电路8～11，1级两位全并行模数转换器12，子模数转换器17～20，子数模转换器13～16，流水线输出同步电路21和数字校正电路22构成，其电路框图如图3所示。位于输入端的采样保持电路7通过栅压自举开关采样输入信号后，采用闭环增益为1的运放进行信号保持，其输出由子模数转换器14量化产生两位数字输出；同时余量增益电路8也采样这一输出，将采样电压放大两倍后与子数模转换器13的转换结果相减作为下一级余量增益电路和子模数转换器的输入。子模数转换器17在产生两位量化数字输出的同时还生成3位的控制信号用以选择子模数转换器的转换电压。后面5级流水线结构与第一级子电路结构和功能均相同。最后一级12为标准的两位全并行模数转换器，包括三个阈值电压，产生两位不带校正的输出；而前面各级的子模数转换器只有两个阈值电压，产生的两位输出，其中有一位是冗余量，用以进行数字校正。产生的14位数据通过时钟同步电路21实现同步数据。最后，由数字校正电路22得到最终8位数据。

其中，采样保持电路72由开关23～30，35，电容31～34，运算放大器36构成。其结构框图如图4所示。前半时钟相位有效时，输入共模电压通过开关25、26与运放36的输入端连接，并同时连接电容31～34的顶极板，输出共模电压通过开关27、28与电容33、34底级板相连，输入信号通过开关23、24输入，将电荷存储在电容31、32上；开关25、26比开关23、24提早关断，使得电容31、32的顶极板悬空，这样可以消除MOS开关固有的电荷注入和时钟馈通效应。后半时钟相位有效时，开关23～28断开，电容33、34通过导通的开关29、30连接到输出端，从而进行信号的保持处理。

采样保持电路中开关23、24是栅压自举的开关，如图5所示。NMOS管37的源端、NMOS管44的源端接地，PMOS管39的漏端、PMOS管38的漏端、PMOS管42的漏端、NMOS管49的栅端、NMOS管49的栅端和NMOS管53的漏端接正电源，NMOS管37的漏和PMOS管39的源以及电容40的底级板相连，NMOS管37的栅级、PMOS管39的栅极、PMOS管43的栅极、NMOS管45的栅级、NMOS管53的栅级与时钟输入54相连，NMOS管44的栅端、PMOS管52的栅端、NMOS管48的栅端与时钟输入55相连，时钟54和时钟55是两相不交叠时钟，PMOS管42的栅、PMOS管38的源和电容40的上极板相连，PMOS管42的源端、PMOS管46的源端及衬底和电容41的上极板相连，NMOS管45的源端、NMOS管44的漏端、NMOS管47的源端、NMOS管50的漏端和PMOS管52的源端相连，PMOS管43的漏端、NMOS管45的漏端、NMOS管47的漏端和PMOS管46的栅端相连，PMOS管46的漏端、NMOS管53的漏端、NMOS管50的栅端、NMOS管的栅端相连，PMOS管52的漏端、NMOS管50的源端、NMOS管51的漏端和输入信号相连，NMOS管53的源端、NMOS管49的源端和NMOS管48的漏端相连，NMOS管51的源端作为输出端，NMOS管37、38、42、44、45、47、48～51、53的衬底接地，PMOS管39、43、52的衬底接正电源。栅压自举开关73中，时钟信号54、55为与采样保持电路相同的双相不交叠时钟。在时钟54有效时，开关37、38导通，将电容32充电至VDD；时钟55有效时，开关37断开，开关39、42导通，通过电容40将MOS管42的栅极电压自举到两倍VDD，使MOS管42导通，从而在电容41的两极板间累积VDD的电压，在下一个时钟55有效时，MOS管50、52、53导通，使MOS管50、51的栅极通过MOS管49立即上升到VDD，同时将输入信号VIN加在电容41的底极板，再通过导通的PMOS管46将采样管51的栅极电压抬高到VIN+VDD，从而保证栅源电压值基本恒定在VDD，不受输入信号的影响。为了克服MOS管42、44、46管的寄生电容及采样MOS管51、50的栅电容影响，MOS管41要取较大的电容值以保证足够的自举电压。MOS管47、49是基于器件可靠性的考虑而加入的，不影响电路的功能。MOS 管44的沟道长度可以取较大值以减小放电通路的导通电阻，MOS管49沟道长度不能取的过小，以免由于漏源电压过大而击穿的可能性。

采样保持电路中，运算放大器为增益自举的折叠式共源共栅运放，由P型负载管58、65、66，差分输入对管69～70，N型负载管61、62，共栅管59～60，63～64，以及自举电路56、57组成，管67连接固定偏置电压，管68连接共模反馈电压。自举电路56、57也是折叠差分运算放大器，它通过与共删管59、64和60、63组成封闭反馈环路以进一步增加输出阻抗，使得总运算放大器以较低功耗实现了高增益和大带宽的要求，保证了整体电路的采样保持精度。

自举电路56由MOS管76～85组成，其中PMOS管76、77、81、82的衬底全部接正电源电压，NMOS管78～80、83～85的衬底全部接地。NMOS管83的源端、NMOS管84的源端和NMOS管85的源端与地相连。PMOS管76的源端、PMOS管77的源端、PMOS管80的源端与正电源电压相连。NMOS管78～80的源端和NMOS管84的漏端相连，PMOS管77的漏端、NMOS管78的漏端和PMOS管81的源端相连，PMOS管76的漏端、NMOS管79的漏端和PMOS管82的源端相连，NMOS管83、85的漏端分别与PMOS管81、82的漏端相连作为两端输出，NMOS管83～85的栅级、PMOS管80的栅级、PMOS管81、82的栅级各连接不同的固定偏置电压，NMOS管78和79作为输入对管其栅级连接输入信号。

自举电路57由MOS管86～95组成，其中PMOS管86～88、91～93的衬底全部接正电源电压，NMOS管89、90、94、95的衬底全部接地。NMOS管94的源端、NMOS管95、PMOS管92的漏端与地相连。PMOS管86的源端、PMOS管87的源端、PMOS管88的源端与正电源电压相连。PMOS管91～93的源端和PMOS管86的漏端相连，NMOS管94的漏端、PMOS管90的漏端和NMOS管89的源端相连，NMOS管95的漏端、NMOS管90的源端和PMOS管91的漏端相连，NMOS管89、90的漏端分别与PMOS管87、88的漏端相连作为两端输出，PMOS管86～88的栅级、PMOS管92的栅级、PMOS管89、90的栅级各连接不同的固定偏置电压，NMOS管90和91作为输入对管其栅级连接输入信号

Claims

1.一种采用运算放大器共享的低功耗流水线模数转换器，其特征在于由输入采样保持电路(7)，6级余量增益电路(8、9、10、11)，1级2位全并行模数转换器(12)，用于运算放大器共享的切换开关(1、2、4、5，1’、2’、4’、5’)，6个子模数转换器(17、18、19、20)，6个子数模转换器(13～16)，流水线输出时钟同步电路(21)和数字校正电路(22)构成；采样保持电路(7)和6级余量增益电路依次相连，最后一级为2位全并行模数转换器(12)，每级余量增益电路的输入端依次与各级子模数转换器相连，各级子模数转换器又依次分别与对应的各级子数模转换器相连，各子模数转换器均有两个阈值电压，得到2位数字输出，经过后级数据校正，从而得到实际结果；6个子模数转换器只需要3个运算放大器，连续的两级共用一个运算放大器，共产生12位需校正的数据，与最后一级2位全并行模数转换器(12)的2位输出一起经过输出时钟同步电路(21)后得到14位数据，这14位数据经过数字校正电路(22)进行数字校正，得到最后的8位量化输出；

所述采样保持电路由第一、第二、第三、第四、第五、第六、第七、第八、第九开关，第一、第二、第三、第四电容，运算放大器构成；前半时钟相位有效时，输入共模电压通过所述第三、第四开关与所述运算放大器的输入端连接，并同时连接所述第一、第二、第三、第四电容的顶级板，输出共模电压通过所述第五、第六开关与所述第三、第四电容底级板相连，输入信号通过所述第一、第二开关输入，将电荷存储在所述第一、第二电容上；所述第三、第四开关比所述第一、第二开关提早关断，使得所述第一、第二电容的顶级板悬空；后半时钟相位有效时，所述第一、第二、第三、第四、第五、第六开关断开，所述第三、第四电容通过导通的所述第七、第八开关连接到输出端，从而进行信号的保持处理；

所述的第一、第二开关(23、24)为栅压自举的开关，其中，第一NMOS管(37)的源端、第二NMOS管(44)的源端接地，第一PMOS管(39)的漏端、第二PMOS管(38)的漏端、第三PMOS管(42)的漏端、第四NMOS管(49)的栅端和第五NMOS管(53)的漏端接正电源，第一NMOS管(37)的漏和第一PMOS管(39)的源以及第五电容(40)的底级板相连，第一NMOS管(37)的栅级、第一PMOS管(39)的栅极、第四PMOS管(43)的栅极、第六NMOS管(45)的栅级、第五NMOS管(53)的栅级与第一时钟(54)输入相连，第二NMOS管(44)的栅端、第五PMOS管(52)的栅端、第七NMOS管(48)的栅端与第二时钟(55)输入相连，第一时钟(54)和第二时钟(55)是两相不交叠时钟，第三PMOS管(42)的栅、第二PMOS管(38)的源和第五电容(40)的上极板相连，第三PMOS管(42)的源端、第六PMOS管(46)的源端及衬底和第六电容(41)的上极板相连，第六NMOS管(45)的源端、第二NMOS管(44)的漏端、第八NMOS管(47)的源端、第九NMOS管(50)的漏端和第五PMOS管(52)的源端相连，第四PMOS管(43)的漏端、第六NMOS管(45)的漏端、第八NMOS管(47)的漏端和第六PMOS管(46)的栅端相连，第六PMOS管(46)的漏端、第五NMOS管(53)的漏端、第九NMOS管(50)的栅端、第八NMOS管(47)的栅端和第十NMOS管(51)的栅端相连，第五PMOS管(52)的漏端、第九NMOS管(50)的源端、第十NMOS管(51)的漏端和输入信号相连，第五NMOS管(53)的源端、第四NMOS管(49)的源端和第七NMOS管(48)的漏端相连，第十NMOS管(51)的源端作为输出端，第一、第二、第三、第四、第五、第六、第七、第八、第九、第十NMOS管，和第二、第三PMOS管的衬底接地，第一、第四、第五PMOS管的衬底接正电源。

2.根据权利要求1所述的模数转换器，其特征在于所述的运算放大器为增益自举的折叠共源共栅运放，由第一、第二、第三P型负载管，第一、第二差分输入对管，第一、第二N型负载管，第一、第二、第三、第四共栅管，以及第一、第二自举电路组成，所述第一、第二、第三P型负载管连接固定偏置电压，所述第一、第二N型负载管连接共模反馈电压，所述第一、第二自举电路也是折叠差分运算放大器，它通过所述第一、第二、第三、第四共栅管组成封闭反馈电路。