CN104426547B

CN104426547B - 10位流水线模数转换器

Info

Publication number: CN104426547B
Application number: CN201310386513.6A
Authority: CN
Inventors: 朱红卫; 赵郁炜
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2017-08-08
Anticipated expiration: 2033-08-30
Also published as: CN104426547A

Abstract

本发明公开了一种10位流水线模数转换器，各1.5位级模块包括采样保持电路一和二以及带有两组差分输入端的运算放大器。各级模块包括采样保持模式一和二两种工作模式，在两种工作模式中，采样保持电路一和二交替工作在采样模式和放大模式。数字校正电路采用逐级运算的方式将运算分配到进行数字码同步的各级第二子电路中，不需要采用加法器，而采用与非门、或非门、倒相器和D触发器就能构成。本发明能同时实现10位高精度200MHz的高速，能够广泛应用于数字通信系统、数据采集系统以及视频系统中。

Description

10位流水线模数转换器

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种10位流水线模数转换器（ADC）。

背景技术

流水线ADC是一种既能实现高速又能实现相当分辨率的结构，在电子系统中应用广泛，同时对性能的要求也越来越高。

如图1所示，是现有流水线ADC的结构图；通过采样保持模块（S/H）101进行模拟输入，输入的模拟信号经过多个级模块（stage）如级模块一1021、级模块i102i、级模块n102n以及闪速级模块103等进行模拟数字转换，每一个级模块形成1位或多位数字信号，如K₁bits、K_ibits、K_nbits、K_n+1bits，转换后得到的数字信号输入到移位寄存器104中并通过数字校正电路105后输出，时钟产生电路106用于产生时钟信号从而对级模块的工作模式进行控制。

如图2所示，是图1中的级模块的结构图；级模块102i包括子ADCi104和余量增益电路（MDAC）105，输入的模拟信号V_in经过子ADCi104转换为数字信号K_i bits；余量增益电路105包括采样保持模块106，子数模转换器（DAC）i107和运算放大器108，子DACi107将数字信号K_i bits转化为模拟量，采样保持模块106对输入的模拟信号Vin进行采样，模拟信号Vin和子DACi107输出的模拟量通过减法模块相减后产生一余量，该余量通过运算放大器108进行放大后输出模拟信号V_out，模拟信号V_out为满量程的幅度，模拟信号V_out作为下一级的级模块的输入模拟信号。

为了说明运放即运算放大器在流水线模数转换器中的作用，先分析MDAC105的工作过程。如图2中所示，余量增益电路的作用有三点：1、减法功能。用前一级的模拟输出值Vin减去该值经子ADCi104量化再进经子DACi107变换后的模拟值以求出余量。2、增益功能。为了使每级能使用同样的参考电压源要对每级的余量乘以一个合适的因子。3、采样保持功能。

为了分析方便，以每级1.5位的MDAC单元为例。如图3A所示，是图2中的MDAC为1.5位时级模块的采样模式电路图；级模块包括电容C_f和C_s，子DAC107a和运算放大器108a。子DAC107a通过三个开关选择电压V_ref、o和-V_ref实现，并输出电压信号V_dac。开关109和110由时钟信号一Φ1控制，开关111由时钟信号二Φ2控制。在采样模式时开关109和110接通，输入信号V_i被采样到电容C_f和C_s；开关111断开，此时运算放大器108a闲置。此时运放输入端的电荷为：

Q₁＝-(C_s+C_f)V_i （1）

如图3B所示，是图2中的MDAC为1.5位时级模块的保持模式即放大模式电路图；在放大模式时开关109和110断开，开关111接通，电容器C_f上极板通过开关111接到运算放大器108a的输出端，运放处于工作状态。C_s上极板会接到子DAC107a的输出即电压信号V_dac。此时运放输入端的电荷为：

Q₂＝(V_x-V_dac)C_s+(V_x-V_o)C_f （2）

式（2）中V_o＝A×(0-V_x)，A为运放的有限直流增益，V_x为运算放大器108a的输入端即反相输入端的电压，运算放大器108a的正相输入端接地。

由电荷守恒原理，Q₁＝Q₂，可以得到：

式（3）中β为反馈系数其值等于C_f/(C_f+C_s)。

再由一阶近似A/(βA+1)≈1/β×(1-1/βA)，带入式（3）中可得：

假设C_s＝C_f，而且电容匹配，运算放大器108a的放大倍数A趋于无穷大，当输入信号V_i在不同取值时V_dac的输出取不同参考电压（-Vref，0，Vref），就可以得到式（5）：

式（5）中Q对应于由输入信号Vi经子ADC转换后形成的数字信号。

如图3C所示，是图3A和图3B中的电路时序图；时钟信号一Φ1和时钟信号二Φ2为互不交叠信号，且其中时钟信号一Φ1的高电平的时间要小于时钟信号二Φ2的低电平时间，时钟信号二Φ2的高电平的时间要小于时钟信号一Φ1的低电平时间。

由上述分析可知，流水线模数转换器的级模块工作在采样模式时，运放闲置；工作在放大模式时，运放工作。

如图3D所示，是现有级模块中采用的运算放大器结构图；运算放大器108a采用套筒式折叠共源共栅结构，其中NMOS管M1和M3组成共源共栅结构、NMOS管M2和M4也组成共源共栅结构，NMOS管M1和M2的栅极实现差分信号Vinp和Vinn的输入，NMOS管M3和M4的漏极实现差分信号Vout-和Vout+的输出。PMOS管M5和M7连接在NMOS管M3的漏极和电源电压VDD之间并作为有源负载，PMOS管M6和M8连接在NMOS管M4的漏极和电源电压VDD之间并作为有源负载，PMOS管M7和M8的栅极结构偏置电压Vb。辅助放大器A1对NMOS管M3和M4的栅极偏置并实现增益自举，辅助放大器A2对PMOS管M5和M6的栅极偏置并实现增益自举。

现有技术中运放在采样周期中是闲置的，只在放大周期中发挥作用。这样不仅没有充分使用运放，而且不利于ADC工作速度的提高。

与其它级模块不同，闪速级模块103作为最后一级，只需要进行模数转换，不需要产生输出电压作为后续电路的输入。在流水线ADC中，闪速级模块103之前的各级级模块分担了大部分的分辨率，最后一级需要实现的分辨率K_n+1很小。在较低的分辨率要求下，为了尽可能的提高工作速度，闪速级模块103采用标准K_n+1-bits Flash ADC结构，因为在所有的ADC结构中，Flash ADC的速度是最快的。

在流水线ADC中，每一级级模块分辨率的大小对流水线ADC的速度，功耗以及每一级级模块电路的准确性要求都有很大的影响。每一级级模块分辨率越小，子ADCi104中比较器的设计要求就越低，每一级级模块的工作速度越快。然而对于一定的总分辨率，每一级级模块分辨率越小，需要的级模块数量就越多，因此会导致大的延时。而且由于级间增益较小，后方级模块的噪声和误差对流水线ADC整体的性能会有很大的影响。因此需要基于实际的精度和速度要求，选择合适的分辨率分配方案。

在闪速级模块103之前的各级级模块中，需要运放构成准确而快速的放大电路，从而要求运放同时具备高增益和大带宽。在传统的运放结构中，多级运放虽然可以实现高增益，但是会引入低频极点，导致速度下降；而单级运放虽然速度快，但增益有限。而且传统的级模块中，运放只工作在放大周期，在保持周期是闲置的，这无疑降低了运放的利用率，同时不利于整体ADC速度的提升。

数字流水线模数转换器包括多级级模块，实现对模拟信号的分级的模数转换，最后一级级模块包括一2位并行模数转换器，没有冗余位；其它各级级模块包括一1.5位乘法型模数转换器，1.5位乘法型模数转换器输出2位数据，2位数据的有效值分别为00，01和10；11为冗余码。由于冗余码的存在，现有技术中需要采用校正电路对流水线ADC输出的数据进行校正，用于消除冗余码。如图4A所示，是流水线ADC的冗余位校正算法的示意图，图4A中显示的共有9级级模块的数据输出，第一级级模块输出的数据为D₁₈和D₁₇，用stage9标示；第二级级模块输出的数据为D₁₆和D₁₅，用stage8标示；…；第九级级模块输出的数据为D₂和D₁，用stage1标示。各级级模块输出的数据进行错位相加输出10位量化数据，量化数据分别为Q₁，Q₂，…，Q₁₀。C₁，C₂，…，C₇为各级数据进行错位相加中的进位位。如图4B所示，是现有冗余位数字校正电路结构示意图。现有冗余位数字校正电路包括一个数据延时对齐电路和一由加法器组成的错位相加电路，数据延时对齐电路由多个D型触发器连接而成，用于对各级数据进行不同的延时，使得各级数据到达错位相加电路时同步，最后由各加法器实现对各级数据的错位相加，并输出量化数据。在现有冗余位数字校正电路中，由于使用加法器进行运算，故需要经历的门级数较多，因而这一级所需的运算时间较长。由上可知，现有流水线ADC的数字校正算法的电路实现是先通过触发器将所有级模块的输出码进行同步，一直到最后一级的数字码产生后，再用加法器将同步的数字码实现错位相加。由于使用加法器进行运算需要经历的门级数较多，所需的运算时间较长；而且在数字码同步的过程中，并没有对数字码进行其他的操作，浪费了时间，不利于工作速度的提高。

发明内容

本发明所要解决的技术问题是提供一种10位流水线模数转换器，能同时实现10-bit(10位)高精度200MHz的高速，能够广泛应用于数字通信系统、数据采集系统以及视频系统中。

为解决上述技术问题，本发明提供的10位流水线模数转换器包括由9个级模块组成的流水线模数转换结构，第1至8级级模块都分别为1.5位级模块，第9级级模块为2位闪速模数转换器。

各所述1.5位级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端。第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端。各所述1.5位级模块包括子模数转换器和余量增益电路，各所述1.5位级模块的子模数转换器将输入模拟信号转换为数字信号输出。各所述1.5位级模块的余量增益电路包括子数模转换器、采样保持电路一、采样保持电路二和运算放大器。所述子数模转换器将输出的所述数字信号转化成中间模拟信号，各所述1.5位级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过所述运算放大器将该模拟信号余量放大后形成输出模拟信号。所述运算放大器包括两组差分输入端，第一组差分输入端的输入管分别和第一开关管串联，所述第一开关管通过第一时钟信号进行开关切换；第二组差分输入端的输入管分别和第二开关管串联，所述第二开关管通过第二时钟信号进行开关切换，所述第一时钟信号和所述第二时钟信号为互不交叠时钟信号。所述采样保持电路一的输出端连接到所述第一组差分输入端，所述采样保持电路二的输出端连接到所述第二组差分输入端。

各所述1.5位级模块的余量增益电路包括采样保持模式一和采样保持模式二两种工作模式，两种工作模式由所述第一时钟信号和所述第二时钟信号进行切换。在所述采样保持模式一时，所述第一组差分输入端的输入管和所述第一开关管接通，所述第二组差分输入端的输入管和所述第二开关管断开，所述采样保持电路二工作在采样模式、所述采样保持电路一工作在放大模式，所述运算放大器通过所述第一组差分输入端将所述采样保持电路一采样得到的所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并进行放大后形成输出模拟信号。在所述采样保持模式二时，所述第二组差分输入端的输入管和所述第二开关管接通，所述第一组差分输入端的输入管和所述第一开关管断开，所述采样保持电路一工作在采样模式、所述采样保持电路二工作在放大模式，所述运算放大器通过所述第二组差分输入端将所述采样保持电路二采样得到的所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并进行放大后形成输出模拟信号。

所述10位流水线模数转换器还包括数字校正电路；第n级级模块的子模数转换器输出的数字信号为2位且分别为D_2m和D_2m-1，n为1～9中的任意一个整数值，m为10-n；所述数字校正电路由9级第二子电路组成，第n级第二子电路的输入端输入所述第n级级模块输出的2位数据D_2m和D_2m-1，其中，n为1～8中的任意一个整数值；第9级第二子电路的输入端输入数据D₂；所述第n级第二子电路的输入端还输入第n-1级第二子电路的输出数据，其中，n为2～9中的任意一个整数值；所述数字校正电路输出10位的量化数据，各位量化数据表示为Q_n，n为1～10中的任意一个整数值；由第9级所述第二子电路输出量化数据Q₂～Q₁₀，量化数据Q₁取为数据D₁。

所述第9级第二子电路输出的量化数据Q₁₀为：Q₁₀＝A_10,2+B_10,2D₂，其中，A_10，2和B_10，2由第8级第二子电路输出的量化数据Q₁₀的系数；各所述第n级第二子电路输出的量化数据Q₁₀的系数为：

所述第9级第二子电路输出的量化数据Q_k为：其中，k为3～9中的任意一个整数值，A_k，2、B_k，2和B_k，2为由所述第8级第二子电路输出的量化数据Q_k的系数；各所述第n级第二子电路输出的量化数据Q_k的系数为：

所述第9级第二子电路输出的量化数据Q₂为：

进一步的改进是，所述采样保持电路一和所述采样保持电路二都采用相同的采样保持电路单元结构，所述采样保持电路单元结构包括：电容一和电容二。

所述电容一的第一端和所述电容二的第一端相连接且作为所述采样保持电路单元结构的输出端。

所述电容一的第二端通过开关一连接所述输入模拟信号、所述电容二的第二端通过开关二连接所述输入模拟信号，所述电容一和所述电容二的第一端通过开关三接地。

所述电容一的第二端通过开关四连接所述运算放大器的输出端，所述电容二的第二端通过开关五连接所述中间模拟信号。

所述开关一、所述开关二、所述开关三都连接第一组时钟信号，所述开关四和所述开关五都连接第二组钟信号，所述第一组时钟信号和所述第二组钟信号为互为不交叠的时钟信号。

所述开关一、所述开关二和所述开关三接通，且所述开关四和所述开关五断开时所述采样保持电路单元结构工作于采样模式。

所述开关一、所述开关二和所述开关三断开，且所述开关四和所述开关五接通时所述采样保持电路单元结构工作于放大模式。

所述采样保持电路一所连接的所述第一组时钟信号为所述第二时钟信号，所述采样保持电路一所连接的所述第二组时钟信号为所述第一时钟信号。

所述采样保持电路二所连接的所述第一组时钟信号为所述第一时钟信号，所述采样保持电路二所连接的所述第二组时钟信号为所述第二时钟信号。

进一步的改进是，各所述1.5位级模块为全差分结构，所述输入模拟信号、所述中间模拟信号和所述输出模拟信号都全差分信号；所述输出模拟信号的正相信号分别由所述运算放大器的正反相输出端输出。

所述采样保持电路一和所述采样保持电路二都分别由两个所述采样保持电路单元结构组成，对于所述采样保持电路一和所述采样保持电路二中任意一个的两个所述采样保持电路单元结构的信号连接关系分别为：

第一个采样保持电路单元结构分别连接所述输入模拟信号的正相信号、所述中间模拟信号的反相信号、所述运算放大器的一组差分输入端中的正相输入端、所述运算放大器的反相输出端。

第二个采样保持电路单元结构分别连接所述输入模拟信号的反相信号、所述中间模拟信号的正相信号、所述运算放大器的一组差分输入端中的反相输入端、所述运算放大器的正相输出端。

进一步的改进是，所述运算放大器采用套筒式折叠共源共栅结构。

进一步的改进是，所述运算放大器包括：

由第一NMOS管、第二NMOS管和第三NMOS管组成的第一共源共栅放大支路，所述第一NMOS管为输入管、栅极为第一组差分输入端的正相输入端，所述第一NMOS管的源极接地；所述第二NMOS管为第一开关管，所述第二NMOS管的栅极接第一时钟信号，所述第二NMOS管的源极连接所述第一NMOS管的漏极；所述第三MOS管的源极连接所述第二NMOS管的漏极，所述第三NMOS管的漏极作为所述运算放大器的反相输出端，所述第三NMOS管的漏极和电源电压之间连接第一有源负载。

由第四NMOS管、第五NMOS管和第六NMOS管组成的第二共源共栅放大支路，所述第四NMOS管为输入管、栅极为第一组差分输入端的反相输入端，所述第四NMOS管的源极接地；所述第五NMOS管为第一开关管，所述第五NMOS管的栅极接第一时钟信号，所述第五NMOS管的源极连接所述第一NMOS管的漏极；所述第六MOS管的源极连接所述第五NMOS管的漏极，所述第六NMOS管的漏极作为所述运算放大器的正相输出端，所述第六NMOS管的漏极和电源电压之间连接第二有源负载。

第七NMOS管和第八NMOS管，由所述第七NMOS管、所述第八NMOS管和第三NMOS管组成的第三共源共栅放大支路，所述第七NMOS管为输入管、栅极为第二组差分输入端的正相输入端，所述第七NMOS管的源极接地；所述第八NMOS管为第二开关管，所述第八NMOS管的栅极接第二时钟信号，所述第八NMOS管的源极连接所述第七NMOS管的漏极；所述第三MOS管的源极连接所述第八NMOS管的漏极。

第九NMOS管和第十NMOS管，由所述第九NMOS管、所述第十NMOS管和第六NMOS管组成的第四共源共栅放大支路，所述第九NMOS管为输入管、栅极为第二组差分输入端的反相输入端，所述第九NMOS管的源极接地；所述第十NMOS管为第二开关管，所述第十NMOS管的栅极接第二时钟信号，所述第十NMOS管的源极连接所述第九NMOS管的漏极；所述第六MOS管的源极连接所述第十NMOS管的漏极。

第一辅助放大器，所述第一辅助放大器的反相输入端连接所述第三NMOS管的源极、正相输出端连接所述第三NMOS管的栅极，所述第一辅助放大器的正相输入端连接所述第六NMOS管的源极、反相输出端连接所述第六NMOS管的栅极。

进一步的改进是，所述第一有源负载由第一PMOS管和第二PMOS管组成，所述第一PMOS管的漏极连接所述第三NMOS管的漏极，所述第一PMOS管的源极连接所述第二PMOS管的漏极，所述第二PMOS管的源极接电源电压。

所述第二有源负载由第三PMOS管和第四PMOS管组成，所述第三PMOS管的漏极连接所述第六NMOS管的漏极，所述第三PMOS管的源极连接所述第四PMOS管的漏极，所述第四PMOS管的源极接电源电压；所述第二PMOS管和所述第四PMOS管的栅极连接相同的偏置电压。

第二辅助放大器，所述第二辅助放大器的正相输入端连接所述第一PMOS管的源极、反相输出端连接所述第一PMOS管的栅极；所述第二辅助放大器的反相输入端连接所述第三PMOS管的源极、正相输出端连接所述第三PMOS管的栅极。

进一步的改进是，所述运算放大器还包括第十一NMOS管和第十二NMOS管，所述第十一NMOS管的漏极连接所述第一NMOS管的源极、所述第十一NMOS管的栅极接所述运算放大器的共模反馈信号，所述第十二NMOS管的漏极连接所述第四NMOS管的源极、所述第十二NMOS管的栅极接参考信号，所述第十一NMOS管和所述第十二NMOS管的源极接地。

进一步的改进是，各级所述第二子电路由与非门、或非门、倒相器和D触发器构成。

本发明的各级模块通过采用两个采样保持模块以及将运算放大器的输入端设置为两组差分输入端，能够实现两个采样保持模块交替进行采样，而运算放大器始终能够和一个采样保持模块连接并工作在放大周期，所以本发明能够避免运放的闲置，使各级模块的运放始终工作在放大模式，从而能提高整体ADC的工作速度；本发明的数字校正电路采用逐级运算的方式将运算分配到进行数字码同步的各级第二子电路中，相对于现有冗余位数字校正电路需要在最后一级采用加法器进行较长时间的运算，本发明各级第二子电路中不需要采用加法器，而采用与非门、或非门、倒相器和D触发器就能构成，所以本发明能减少最后一级电路的运算的时间，实现运算时间的优化。上述优势的结合使本发明能同时实现10-bit高精度200MHz的高速，能够广泛应用于数字通信系统、数据采集系统以及视频系统中。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有流水线ADC的结构图；

图2是图1中的级模块的结构图；

图3A是图2中的MDAC为1.5位时级模块的采样模式电路图；

图3B是图2中的MDAC为1.5位时级模块的保持模式电路图；

图3C是图3A和图3B中的电路时序图；

图3D是现有级模块中采用的运算放大器结构图；

图4A是流水线ADC的冗余位校正算法的示意图；

图4B是现有冗余位数字校正电路结构示意图；

图5是本发明实施例10位流水线模数转换器的结构图；

图6是本发明实施例10位流水线模数转换器的主体电路的结构图；

图7是本发明实施例10位流水线模数转换器的主体电路的模拟电路结构图；

图8A是本发明实施例的1.5位级模块的采样保持模式一电路图；

图8B是本发明实施例的1.5位级模块的采样保持模式二电路图；

图8C是图8A和图8B中的电路时序图；

图9是本发明实施例的1.5位级模块中采用的运算放大器结构图；

图10是本发明实施例的1.5位级模块中采用的运算放大器的偏置电路结构图；

图11是本发明实施例的1.5位级模块中采用的共模反馈电路结构图；

图12是本发明实施例的1.5位级模块中采用的子模数转换器结构图；

图13是本发明实施例的最后一级级模块的结构图；

图14是本发明实施例的数字校正电路的结构图；

图15是本发明实施例的DNL仿真结果；

图16是本发明实施例的INL仿真结果；

图17是本发明实施例的整体仿真结果；

图18是本发明实施例的输出功率谱密度仿真结果。

具体实施方式

如图5所示，是本发明实施例10位流水线模数转换器的结构图；本发明实施例10位流水线模数转换器包括主体电路（adc_core）201和基准电压产生电路（vref_gen）202，所述基准电压产生电路202用于产生主体电路201所需的3个基准电压Vrefp,Vmid和Vrefn，所述基准电压产生电路202的两个电源端分别连接正电源pwrp和负电源pwrn，两个输入端分别连接基准电流iref和偏置电流ibias。所述主体电路201的包括两个差分输入端并连接差分输入信号vinp和vinn，输出端输出10位数字Q10-Q1；所述主体电路201的两个电源端分别连接正电源pwrp和负电源pwrn，时钟端连接外部时钟clk。

如图6所示，是本发明实施例10位流水线模数转换器的主体电路的结构图；10位流水线模数转换器包括模拟电路203和数字校正电路204，三个基准电压Vrefp、Vmid和Vrefn分别经过缓冲器205a、205b和205c驱动后输入到模拟电路203中。所述模拟电路203产生的数字通过数字输出端Digital Output送入所述数字校正电路204的输入端Din，所述数字校正电路204对输入的数字信号进行处理后，产生最终的10位数字Dout即Q10-Q1并输出。

如图7所示，是本发明实施例10位流水线模数转换器的主体电路的模拟电路结构图；10位流水线模数转换器的模拟电路203包括由9个级模块组成的流水线模数转换结构，第1至8级级模块都分别为1.5位级模块206，第9级级模块为2位闪速模数转换器207。

各所述1.5位级模块都包括模拟信号输入端inp和inn、数字信号输出端和模拟信号输出端outp和outn；第9级级模块包括模拟信号输入端inp和inn和数字信号输出端，不输出模拟信号。第n级级模块输出的数字信号为2位且分别为D_2m和D_2m-1，n为1～9中的任意一个整数值，m为10-n。第一级所述级模块的模拟信号输入端inp和inn连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端inp和inn连接上一级所述级模块的模拟信号输出端outp和outn。

如图8A所示，是本发明实施例10位流水线模数转换器的1.5位级模块的采样保持模式一电路图；如图8B所示，是本发明实施例10位流水线模数转换器的1.5位级模块的采样保持模式二电路图。

各所述1.5位级模块包括子模数转换器和余量增益电路，各所述1.5位级模块的子模数转换器将输入模拟信号inn和inp转换为数字信号输出，输入模拟信号inn和inp为一对差分信号。

各所述1.5位级模块的余量增益电路包括子数模转换器、采样保持电路一1、采样保持电路二2和运算放大器3。

所述子数模转换器将输出的所述数字信号转化成中间模拟信号Vdacn和Vdacp，中间模拟信号Vdacn和Vdacp为一对差分信号。各所述1.5位级模块的余量增益电路将所述输入模拟信号inn和inp和所述中间模拟信号Vdacn和Vdacp相减后得到模拟信号余量并通过所述运算放大器3将该模拟信号余量放大后形成输出模拟信号outn和outp，输出模拟信号outn和outp为一对差分信号。

所述运算放大器3包括两组差分输入端，两组差分输入端分别为第一组差分输入端inn1和inp1和第二组差分输入端inn2和inp2。第一组差分输入端inn1和inp1的输入管分别和第一开关管串联，所述第一开关管通过第一时钟信号phil进行开关切换；第二组差分输入端inn2和inp2的输入管分别和第二开关管串联，所述第二开关管通过第二时钟信号phi2进行开关切换，所述第一时钟信号phil和所述第二时钟信号phi2为互不交叠时钟信号。

所述采样保持电路一1的输出端连接到所述第一组差分输入端inn1和inp1，所述采样保持电路二2的输出端连接到所述第二组差分输入端inn2和inp2。

各所述1.5位级模块的余量增益电路包括采样保持模式一和采样保持模式二两种工作模式，两种工作模式由所述第一时钟信号phil和所述第二时钟信号phi2进行切换。

如图8A所示，在所述采样保持模式一时，所述第一组差分输入端inn1和inp1的输入管和所述第一开关管接通，所述第二组差分输入端inn2和inp2的输入管和所述第二开关管断开，所述采样保持电路二2工作在采样模式、所述采样保持电路一1工作在放大模式，所述运算放大器3通过所述第一组差分输入端inn1和inp1将所述采样保持电路一1采样得到的所述输入模拟信号inn和inp和所述中间模拟信号Vdacn和Vdacp相减后得到模拟信号余量并进行放大后形成输出模拟信号outn和outp。

如图8A所示，在所述采样保持模式二时，所述第二组差分输入端inn2和inp2的输入管和所述第二开关管接通，所述第一组差分输入端inn1和inp1的输入管和所述第一开关管断开，所述采样保持电路一1工作在采样模式、所述采样保持电路二2工作在放大模式，所述运算放大器3通过所述第二组差分输入端inn2和inp2将所述采样保持电路二2采样得到的所述输入模拟信号inn和inp和所述中间模拟信号Vdacn和Vdacp相减后得到模拟信号余量并进行放大后形成输出模拟信号outn和outp。

如图8A所示，所述采样保持电路一1和所述采样保持电路二2都采用相同的采样保持电路单元结构4，所述采样保持电路单元结构4包括：电容一5和电容二6。

所述电容一5的第一端和所述电容二6的第一端相连接且作为所述采样保持电路单元结构4的输出端。

所述电容一5的第二端通过开关一7连接所述输入模拟信号inn或inp、所述电容二6的第二端通过开关二8连接所述输入模拟信号inn或inp，所述电容一5和所述电容二6的第一端通过开关三9接地。

所述电容一5的第二端通过开关四10连接所述运算放大器3的输出端，所述电容二6的第二端通过开关五11连接所述中间模拟信号Vdacn或Vdacp。

所述开关一7、所述开关二8、所述开关三9都连接第一组时钟信号，所述开关四10和所述开关五11都连接第二组钟信号，所述第一组时钟信号和所述第二组钟信号为互为不交叠的时钟信号。

所述开关一7、所述开关二8和所述开关三9接通，且所述开关四10和所述开关五11断开时所述采样保持电路单元结构4工作于采样模式。

所述开关一7、所述开关二8和所述开关三9断开，且所述开关四10和所述开关五11接通时所述采样保持电路单元结构4工作于放大模式。

所述采样保持电路一1所连接的所述第一组时钟信号为所述第二时钟信号phi2，所述采样保持电路一1所连接的所述第二组时钟信号为所述第一时钟信号phil；即所述采样保持电路一1的所述开关一7、所述开关二8、所述开关三9都连接所述第二时钟信号phi2，所述开关四10和所述开关五11都连接所述第一时钟信号phil。

所述采样保持电路二2所连接的所述第一组时钟信号为所述第一时钟信号phil，所述采样保持电路二2所连接的所述第二组时钟信号为所述第二时钟信号phi2。即所述采样保持电路二2的所述开关一7、所述开关二8、所述开关三9都连接所述第一时钟信号phil，所述开关四10和所述开关五11都连接所述第二时钟信号phi2。

如图8A和图8B所示，本发明实施例的各所述1.5位级模块为全差分结构，所述输入模拟信号inn和inp、所述中间模拟信号Vdacn和Vdacp和所述输出模拟信号outn和outp都全差分信号；所述输出模拟信号outn和outp的正相信号分别由所述运算放大器3的正反相输出端输出。

所述采样保持电路一1和所述采样保持电路二2都分别由两个所述采样保持电路单元结构4组成，对于所述采样保持电路一1和所述采样保持电路二2中任意一个的两个所述采样保持电路单元结构4的信号连接关系分别为：

第一个采样保持电路单元结构4分别连接所述输入模拟信号的正相信号inp、所述中间模拟信号的反相信号Vdacn、所述运算放大器3的一组差分输入端中的正相输入端inp1(对应于所述采样保持电路一1)或inp2(对应于所述采样保持电路一2)、所述运算放大器3的反相输出端outn。

第二个采样保持电路单元结构4分别连接所述输入模拟信号的反相信号inn、所述中间模拟信号的正相信号Vdacp、所述运算放大器3的一组差分输入端中的反相输入端inn1(对应于所述采样保持电路一1)或inn2(对应于所述采样保持电路一2)、所述运算放大器3的正相输出端outp。

如图8C所述，为图8A和图8B中的电路时序图；所述第一时钟信号phi1和所述第二时钟信号phi2为互不交叠信号，所述第一时钟信号phi1控制第一开关管，对应于第一组差分输入端inn1和inp1的信号输入。所述第二时钟信号phi2控制第二开关管，对应于第二组差分输入端inp2和inn2的信号输入。所述第一时钟信号phi1和所述第二时钟信号phi2也控制所述采样保持模块一1和所述采样保持模块二2中的所有开关，所有开关即为各所述采样保持电路单元结构4中的所述开关一7、所述开关二8、所述开关三9、所述开关四10和所述开关五11。在图8A中，所述第一时钟信号phi1为高电平，所述第二时钟信号phi2为低电平，因此所述第一组差分输入端inn1和inp1接通实现信号输入，而所述第二组差分输入端inp2和inn2断开而不起作用，此时所述采样保持模块一1工作在放大模式，而所述采样保持模块二2工作在采样模式。在图8B中，所述第一时钟信号phi1为低电平，所述第二时钟信号phi2为高电平，因此所述第一组差分输入端inn1和inp1断开而不起作用，而所述第二组差分输入端inp2和inn2接通实现信号输入，此时所述采样保持模块一1工作在采样模式，而所述采样保持模块二2工作在放大模式。

如图9所示，是本发明实施例的级模块中采用的运算放大器结构图，所述运算放大器3采用套筒式折叠共源共栅结构，包括：

由第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3组成的第一共源共栅放大支路，所述第一NMOS管MN1为输入管、栅极为第一组差分输入端的正相输入端inp1，所述第一NMOS管MN1的源极接地；所述第二NMOS管MN2为第一开关管，所述第二NMOS管MN2的栅极接第一时钟信号phil，所述第二NMOS管MN2的源极连接所述第一NMOS管MN1的漏极；所述第三MOS管的源极连接所述第二NMOS管MN2的漏极，所述第三NMOS管MN3的漏极作为所述运算放大器3的反相输出端，所述第三NMOS管MN3的漏极和电源电压VDD之间连接第一有源负载。

由第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6组成的第二共源共栅放大支路，所述第四NMOS管MN4为输入管、栅极为第一组差分输入端的反相输入端inn1，所述第四NMOS管MN4的源极接地；所述第五NMOS管MN5为第一开关管，所述第五NMOS管MN5的栅极接第一时钟信号phil，所述第五NMOS管MN5的源极连接所述第一NMOS管MN1的漏极；所述第六MOS管的源极连接所述第五NMOS管MN5的漏极，所述第六NMOS管MN6的漏极作为所述运算放大器3的正相输出端，所述第六NMOS管MN6的漏极和电源电压VDD之间连接第二有源负载。

第七NMOS管MN7和第八NMOS管MN8，由所述第七NMOS管MN7、所述第八NMOS管MN8和第三NMOS管MN3组成的第三共源共栅放大支路，所述第七NMOS管MN7为输入管、栅极为第二组差分输入端的正相输入端inp2，所述第七NMOS管MN7的源极接地；所述第八NMOS管MN8为第二开关管，所述第八NMOS管MN8的栅极接第二时钟信号phi2，所述第八NMOS管MN8的源极连接所述第七NMOS管MN7的漏极；所述第三MOS管的源极连接所述第八NMOS管MN8的漏极。

第九NMOS管MN9和第十NMOS管MN10，由所述第九NMOS管MN9、所述第十NMOS管MN10和第六NMOS管MN6组成的第四共源共栅放大支路，所述第九NMOS管MN9为输入管、栅极为第二组差分输入端的反相输入端inn2，所述第九NMOS管MN9的源极接地；所述第十NMOS管MN10为第二开关管，所述第十NMOS管MN10的栅极接第二时钟信号phi2，所述第十NMOS管MN10的源极连接所述第九NMOS管MN9的漏极；所述第六MOS管的源极连接所述第十NMOS管MN10的漏极。

所述第一有源负载由第一PMOS管MP1和第二PMOS管MP2组成，所述第一PMOS管MP1的漏极连接所述第三NMOS管MN3的漏极，所述第一PMOS管MP1的源极连接所述第二PMOS管MP2的漏极，所述第二PMOS管MP2的源极接电源电压VDD。

所述第二有源负载由第三PMOS管MP3和第四PMOS管MP4组成，所述第三PMOS管MP3的漏极连接所述第六NMOS管MN6的漏极，所述第三PMOS管MP3的源极连接所述第四PMOS管MP4的漏极，所述第四PMOS管MP4的源极接电源电压VDD；所述第二PMOS管MP2和所述第四PMOS管MP4的栅极连接相同的偏置电压Vb。

第十一NMOS管MN11和第十二NMOS管MN12，所述第十一NMOS管MN11的漏极连接所述第一NMOS管MN1的源极、所述第十一NMOS管MN11的栅极接所述运算放大器3的共模反馈信号Vcmfb，所述第十二NMOS管MN12的漏极连接所述第四NMOS管MN4的源极、所述第十二NMOS管MN12的栅极接参考信号Vref，所述第十一NMOS管MN11和所述第十二NMOS管MN12的源极接地。共模反馈信号Vcmfb为所述运算放大器3输出的输出模拟信号outn和outp的共模信号反馈后形成的。所述第一NMOS管MN1和所述第四NMOS管MN4的源极分别通过第十一NMOS管MN11和第十二NMOS管MN12接地后能使所述运算放大器3共模信号更加稳定。

第一辅助放大器，所述第一辅助放大器A1的反相输入端连接所述第三NMOS管MN3的源极、正相输出端连接所述第三NMOS管MN3的栅极，所述第一辅助放大器的正相输入端连接所述第六NMOS管MN6的源极、反相输出端连接所述第六NMOS管MN6的栅极。所述第一辅助放大器对所述第三NMOS管MN3和所述第六NMOS管MN6的栅极偏置并实现增益自举。

第二辅助放大器，所述第二辅助放大器的正相输入端连接所述第一PMOS管MP1的源极、反相输出端连接所述第一PMOS管MP1的栅极；所述第二辅助放大器的反相输入端连接所述第三PMOS管MP3的源极、正相输出端连接所述第三PMOS管MP3的栅极。所述第二辅助放大器A2对所述第一PMOS管MP1和所述第三PMOS管MP3的栅极偏置并实现增益自举。

较佳为，所述第一辅助放大器为P管输入折叠共源共栅辅助放大器，由MOS管M17-M29组成，其工作过程如下：所述第三NMOS管MN3和所述第六NMOS管MN6的源极接到所述第一辅助放大器的输入管即MOS管M17和M25，MOS管M22-M24组成尾电流源，MOS管M18-M21和MOS管M26-M29组成共源共栅结构，输入管M17和M25的漏极分别接到MOS管M18和M26的漏极，所述第一辅助放大器在MOS管M19和M27的漏极输出电压，作为所述第三NMOS管MN3和所述第六NMOS管MN6的栅压。

所述第二辅助放大器为N管输入折叠共源共栅辅助放大器，由MOS管M30-M42组成，同理可分析所述第二辅助放大器的工作过程如下：所述第一PMOS管MP1和所述第三PMOS管MP3的源极接到所述第二辅助放大器的输入管即MOS管M30和M38，MOS管M35-M37组成尾电流源，MOS管M31-M34和MOS管M39-M42组成共源共栅结构，输入管M30和M38的漏极分别接到MOS管M31和M39的漏极，所述第二辅助放大器在MOS管M32和M40的漏极输出电压，作为所述第一PMOS管MP1和所述第三PMOS管MP3的栅压。

如图10所示，是本发明实施例的1.5位级模块中采用的运算放大器的偏置电路结构图；偏置电路提供了所述1.5位级模块206所需的偏置电压V_b1-V_b4以及输出共模比较所需的参考信号Vref。

比较图8A和图8B可知，本发明实施例的各级模块通过采用两个采样保持模块1和2以及将运算放大器3的输入端设置为两组差分输入端，能够实现两个采样保持模块1或2交替进行采样，而运算放大器3始终能够和一个采样保持模块1或2连接并工作在放大周期，所以本发明实施例能够避免运算放大器3的闲置，使各级模块的运算放大器3始终工作在放大模式，从而能提高整体ADC的工作速度。

如图11所示，是本发明实施例的1.5位级模块中采用的共模反馈电路结构图；共模反馈电路分别包括2个电容C1、2个电容C2和2个电容C3，参考信号Vref由所述偏置电路产生，基准电压Vmid由所述基准电压产生电路202产生，所述运算放大器3输出的输出模拟信号outn和outp也接入到共模反馈电路，所述共模反馈电路输出所述共模反馈信号Vcmfb。工作过程为：当phi1为高电平，phi2为低电平，电容C1被充电至Vmid-Vref，Vref表示参考信号Vref，Vmid表示基准电压Vmid，而Vmid近似为2倍的Vref，因此电容C1上存储的电压为期望的参考信号Vref的电压；当phi1为低电平，phi2为高电平，电容C1被连接在所述共模反馈信号Vcmfb和差分输出端即输出模拟信号outn或outp之间，即使可能存在差分输出电压，Vcmfb仍为Vref，从而使输出共模电平不断向期望值接近。电容C2始终连接在所述共模反馈信号Vcmfb和差分输出端即输出模拟信号outn或outp之间。电容C3的工作过程和电容C1的工作过程类似，二者的区别仅在时钟信号正好相反。

如图12所示，是本发明实施例的1.5位级模块中采用的子模数转换器结构图；子模数转换器（Sub-ADC）由Flash ADC及译码器组成。其中Flash ADC包含两个比较器5a和5b，比较器5a的比较电平是-1/4Vref，比较器5a的比较电平是+1/4Vref，通过判断输入模拟信号inn和inp小于-1/4Vref，在-1/4Vref和+1/4Vref之间还是大于+1/4Vref，产生的4位数字码即D103、D102、D101和D100。译码器保护与门6和缓冲器7，4位数字码通过译码器转换成需要的3种2位数字码DH和DL，2种数字码DHDL分别为00，01和10。

如图13所示，是本发明实施例的最后一级级模块的结构图；最后一级级模块为第9级级模块，是由2位闪速模数转换器（2-bit Flash ADC）207组成；2位闪速模数转换器207由三个比较器8a、8b和8c和译码器组成。三个比较器8a、8b和8c的比较电平分别为+1/2V_ref，0和-1/2V_ref，并分别产生2位数字码DH1、DL1，DH2、DL2，DH3、DL3，产生的数字码通过译码器转换成我们需要的2位数字码DH和DL。

如图14所示，是本发明实施例的数字校正电路的结构图。各级级模块输出的数字码DH和DL分别标示为，第n级级模块的子模数转换器输出的数字信号为2位且分别为D_2m和D_2m-1，n为1～9中的任意一个整数值，m为10-n；所述数字校正电路由9级第二子电路组成，第n级第二子电路对应于step m，n为1～9中的任意一个整数值。

第n级第二子电路的输入端输入所述第n级级模块输出的2位数据D_2m和D_2m-1，且2位数据D_2m和D_2m-1都分别通过一D触发器后、并将数据D_2m和D_2m-1的正相和反相信号都输入到第n级第二子电路中，其中，n为1～8中的任意一个整数值。

第9级第二子电路的输入端输入数据D₂，且数据D₂分别通过一D触发器后、并将数据D₂的正相和反相信号都输入到第9级第二子电路中。

所述第n级第二子电路的输入端还输入第n-1级第二子电路的输出数据，其中，n为2～9中的任意一个整数值。

所述数字校正电路输出10位的量化数据，各位量化数据表示为Q_n，n为1～10中的任意一个整数值；由第9级所述第二子电路输出量化数据Q₂～Q₁₀，量化数据Q₁取为数据D₁。

其中，A_10，m和B_10，m分别对应于图14中的10A_m和10B_m，m为2～8中的任意一个整数值。

其中，A_k，m和B_k，m分别对应于图14中的kA_m和kB_m，k为3～9中的任意一个整数值，m为2～k-1中的任意一个整数值。

所述第9级第二子电路输出的量化数据Q₂为：

各级所述第二子电路由与非门、或非门、倒相器和D触发器构成。

对本发明实例进行仿真，仿真过程中，输入频率为1.3125MHz的正弦波，采样频率为192MHz；如图15所示，是本发明实施例的微分非线性(DNL)仿真结果；如图16所示，是本发明实施例的积分非线性(INL)仿真结果；表1为静态特性表，DNL和INL的最大值和最小值在表中给出。

表1

DNL MAX(LSB)	0.102
		DNL MIN(LSB)	-0.399
INL MAX(LSB)	0.580
		INL MIN(LSB)	-0.581

如图17所示，是本发明实施例的整体仿真结果；整体的仿真结果中曲线9表示输入波形，标示10所示的10条曲线表示10位数字输出，曲线11表示用理想DAC还原出的正弦波形。

如图18所示，是本发明实施例的输出功率谱密度仿真结果，可以得到动态特性如表2所示。

表2动态特性

ENOB	SNDR	SNR	THD	SFDR
					8.945	55.61dB	58.31dB	-59.55dB	62.78dB

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种10位流水线模数转换器，其特征在于，10位流水线模数转换器包括由9个级模块组成的流水线模数转换结构，第1至8级级模块都分别为1.5位级模块，第9级级模块为2位闪速模数转换器；

各所述1.5位级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端；

第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端；

各所述1.5位级模块包括子模数转换器和余量增益电路，各所述1.5位级模块的子模数转换器将输入模拟信号转换为数字信号输出；

各所述1.5位级模块的余量增益电路包括子数模转换器、采样保持电路一、采样保持电路二和运算放大器；

所述子数模转换器将输出的所述数字信号转化成中间模拟信号，各所述1.5位级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过所述运算放大器将该模拟信号余量放大后形成输出模拟信号；

所述运算放大器包括两组差分输入端，第一组差分输入端的输入管分别和第一开关管串联，所述第一开关管通过第一时钟信号进行开关切换；第二组差分输入端的输入管分别和第二开关管串联，所述第二开关管通过第二时钟信号进行开关切换，所述第一时钟信号和所述第二时钟信号为互不交叠时钟信号；

所述采样保持电路一的输出端连接到所述第一组差分输入端，所述采样保持电路二的输出端连接到所述第二组差分输入端；

各所述1.5位级模块的余量增益电路包括采样保持模式一和采样保持模式二两种工作模式，两种工作模式由所述第一时钟信号和所述第二时钟信号进行切换；

在所述采样保持模式一时，所述第一组差分输入端的输入管和所述第一开关管接通，所述第二组差分输入端的输入管和所述第二开关管断开，所述采样保持电路二工作在采样模式、所述采样保持电路一工作在放大模式，所述运算放大器通过所述第一组差分输入端将所述采样保持电路一采样得到的所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并进行放大后形成输出模拟信号；

在所述采样保持模式二时，所述第二组差分输入端的输入管和所述第二开关管接通，所述第一组差分输入端的输入管和所述第一开关管断开，所述采样保持电路一工作在采样模式、所述采样保持电路二工作在放大模式，所述运算放大器通过所述第二组差分输入端将所述采样保持电路二采样得到的所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并进行放大后形成输出模拟信号；

所述10位流水线模数转换器还包括数字校正电路；第n级级模块的子模数转换器输出的数字信号为2位且分别为D_2m和D_2m-1，n为1～9中的任意一个整数值，m为10-n；所述数字校正电路由9级第二子电路组成，第n级第二子电路的输入端输入所述第n级级模块输出的2位数据D_2m和D_2m-1，其中，n为1～8中的任意一个整数值；第9级第二子电路的输入端输入数据D₂；所述第n级第二子电路的输入端还输入第n-1级第二子电路的输出数据，其中，n为2～9中的任意一个整数值；所述数字校正电路输出10位的量化数据，各位量化数据表示为Q_n，n为1～10中的任意一个整数值；由第9级所述第二子电路输出量化数据Q₂～Q₁₀，量化数据Q₁取为数据D₁；

所述第9级第二子电路输出的量化数据Q_k为：其中，k为3～9中的任意一个整数值，A_k，2、B_k，2和E_k，2为由所述第8级第二子电路输出的量化数据Q_k的系数；各所述第n级第二子电路输出的量化数据Q_k的系数为：

上述A_k，m、B_k，m和E_k，m的公式中，还需满足：

A_k，m中m的最大值为k-1，m为k以上时对应的A_k，m及计算项不存在；

B_k，m中m的最大值为k-1，m为k以上时对应的B_k，m及计算项不存在；

E_k，m中m的最大值为k-1，m为k以上时对应的B_k，m及计算项不存在；

所述第9级第二子电路输出的量化数据Q₂为：

2.如权利要求1所述的10位流水线模数转换器，其特征在于：所述采样保持电路一和所述采样保持电路二都采用相同的采样保持电路单元结构，所述采样保持电路单元结构包括：电容一和电容二；

所述电容一的第一端和所述电容二的第一端相连接且作为所述采样保持电路单元结构的输出端；

所述电容一的第二端通过开关一连接所述输入模拟信号、所述电容二的第二端通过开关二连接所述输入模拟信号，所述电容一和所述电容二的第一端通过开关三接地；

所述电容一的第二端通过开关四连接所述运算放大器的输出端，所述电容二的第二端通过开关五连接所述中间模拟信号；

所述开关一、所述开关二、所述开关三都连接第一组时钟信号，所述开关四和所述开关五都连接第二组钟信号，所述第一组时钟信号和所述第二组钟信号为互为不交叠的时钟信号；

所述开关一、所述开关二和所述开关三接通，且所述开关四和所述开关五断开时所述采样保持电路单元结构工作于采样模式；

所述开关一、所述开关二和所述开关三断开，且所述开关四和所述开关五接通时所述采样保持电路单元结构工作于放大模式；

所述采样保持电路一所连接的所述第一组时钟信号为所述第二时钟信号，所述采样保持电路一所连接的所述第二组时钟信号为所述第一时钟信号；

3.如权利要求2所述的10位流水线模数转换器，其特征在于：各所述1.5位级模块为全差分结构，所述输入模拟信号、所述中间模拟信号和所述输出模拟信号都全差分信号；所述输出模拟信号的正相信号分别由所述运算放大器的正反相输出端输出；

第一个采样保持电路单元结构分别连接所述输入模拟信号的正相信号、所述中间模拟信号的反相信号、所述运算放大器的一组差分输入端中的正相输入端、所述运算放大器的反相输出端；

4.如权利要求1或2或3所述的10位流水线模数转换器，其特征在于：所述运算放大器采用套筒式折叠共源共栅结构。

5.如权利要求4所述的10位流水线模数转换器，其特征在于：所述运算放大器包括：

由第一NMOS管、第二NMOS管和第三NMOS管组成的第一共源共栅放大支路，所述第一NMOS管为输入管、栅极为第一组差分输入端的正相输入端，所述第一NMOS管的源极接地；所述第二NMOS管为第一开关管，所述第二NMOS管的栅极接第一时钟信号，所述第二NMOS管的源极连接所述第一NMOS管的漏极；所述第三NMOS管的源极连接所述第二NMOS管的漏极，所述第三NMOS管的漏极作为所述运算放大器的反相输出端，所述第三NMOS管的漏极和电源电压之间连接第一有源负载；

由第四NMOS管、第五NMOS管和第六NMOS管组成的第二共源共栅放大支路，所述第四NMOS管为输入管、栅极为第一组差分输入端的反相输入端，所述第四NMOS管的源极接地；所述第五NMOS管为第一开关管，所述第五NMOS管的栅极接第一时钟信号，所述第五NMOS管的源极连接所述第一NMOS管的漏极；所述第六NMOS管的源极连接所述第五NMOS管的漏极，所述第六NMOS管的漏极作为所述运算放大器的正相输出端，所述第六NMOS管的漏极和电源电压之间连接第二有源负载；

第七NMOS管和第八NMOS管，由所述第七NMOS管、所述第八NMOS管和第三NMOS管组成的第三共源共栅放大支路，所述第七NMOS管为输入管、栅极为第二组差分输入端的正相输入端，所述第七NMOS管的源极接地；所述第八NMOS管为第二开关管，所述第八NMOS管的栅极接第二时钟信号，所述第八NMOS管的源极连接所述第七NMOS管的漏极；所述第三NMOS管的源极连接所述第八NMOS管的漏极；

第九NMOS管和第十NMOS管，由所述第九NMOS管、所述第十NMOS管和第六NMOS管组成的第四共源共栅放大支路，所述第九NMOS管为输入管、栅极为第二组差分输入端的反相输入端，所述第九NMOS管的源极接地；所述第十NMOS管为第二开关管，所述第十NMOS管的栅极接第二时钟信号，所述第十NMOS管的源极连接所述第九NMOS管的漏极；所述第六NMOS管的源极连接所述第十NMOS管的漏极；

6.如权利要求5所述的10位流水线模数转换器，其特征在于：

所述第一有源负载由第一PMOS管和第二PMOS管组成，所述第一PMOS管的漏极连接所述第三NMOS管的漏极，所述第一PMOS管的源极连接所述第二PMOS管的漏极，所述第二PMOS管的源极接电源电压；

所述第二有源负载由第三PMOS管和第四PMOS管组成，所述第三PMOS管的漏极连接所述第六NMOS管的漏极，所述第三PMOS管的源极连接所述第四PMOS管的漏极，所述第四PMOS管的源极接电源电压；所述第二PMOS管和所述第四PMOS管的栅极连接相同的偏置电压；

7.如权利要求5所述的10位流水线模数转换器，其特征在于：所述运算放大器还包括第十一NMOS管和第十二NMOS管，所述第十一NMOS管的漏极连接所述第一NMOS管的源极、所述第十一NMOS管的栅极接所述运算放大器的共模反馈信号，所述第十二NMOS管的漏极连接所述第四NMOS管的源极、所述第十二NMOS管的栅极接参考信号，所述第十一NMOS管和所述第十二NMOS管的源极接地。

8.如权利要求1所述的10位流水线模数转换器，其特征在于：各级所述第二子电路由与非门、或非门、倒相器和D触发器构成。