CN102611451B - 轨对轨输入范围的分布式采样保持电路 - Google Patents

Abstract

本发明公开了一种轨对轨输入范围的分布式采样保持电路，包括轨对轨差分微分预放大器阵列、电阻平均网络、简单采样保持阵列和电容平均网络；所述轨对轨差分微分预放大器阵列包括2N_T+1个相同的轨对轨差分微分预放大器，差分输入信号v_un+，v_in-分别输入到轨对轨差分微分预放大器阵列的同相输入端，等间距的差分参考电压+N_TV_R，-N_TV_R，...，+KV_R，-KV_R，...，0，0，...，-KV_R，+KV_R，...，-N_TV_R，+N_TV_R分别输入到轨对轨差分微分预放大器阵列的反相输入端；所述轨对轨差分微分预放大器阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单TH阵列。本发明实现了轨对轨输入范围和共模抑制性能好的高速高精度的分布式采样保持电路。

Description

轨对轨输入范围的分布式采样保持电路

技术领域：

本发明属于电子领域，涉及一种广泛应用于折叠内插型ADC(模数转换器)的采样保持电路，具体涉及一种采用新颖的预放大器结构来实现轨对轨输入范围的分布式采样保持电路。

背景技术：

采样保持电路是高速ADC的关键模块。用于折叠内插ADC的采样保持电路有单个采样保持电路和分布式采样保持电路两种，分布式采样保持电路的提出缓解了ADC对采样保持电路在整个输入范围内都需要保持线性度的要求，在文献[1]Venes AGW,van de Plassche RJ.An 80‐MHz,80‐mW,8‐b CMOS folding A/Dconverter with distributed track‐and‐hold preprocessing[J].IEEE Journal ofSolid‐State Circuits,1996,31(12):1846‐1853中首次提出，获得了系统的整体优化，此后该技术被广泛用于折叠内插ADC中。

CMOS工艺中，典型的分布式采样保持电路由一系列并行的作为输入增益级的预放大器和由MOS开关和保持电容组成的简单结构的采样保持电路(TH)组成，预放大级把满量程输入范围FS分成许多等间距的子区间，单个TH仅仅需要在它所负责的子区间保持线性度的要求，在一定程度上放宽了电路的性能要求。同时，由于前端的预放大电路提供的放大倍数(一般在2～4倍)，时钟馈通、电荷注入和建立特性等引入的动态误差相比单个TH有所减小。然而，ADC的输入电容随着子区间个数的增加而增加，这使得速度与ADC的输入范围及相应的每个子TH负责的线性区范围之间存在折衷关系。分布式采样保持电路一般采用开环采样保持结构来获得面积和功耗上的优势，由于开环低增益的预放大器的增益带宽积的限制决定了增益与带宽之间存在折衷，增益的提高是以牺牲ADC的转换速率为代价的。CMOS工艺中，不同工艺角的阈值电压V_th的偏差及存在的衬偏效应直接限制了预放大器能处理的输入范围。因此，分布式采样保持电路中的预放大器的增益、带宽、非线性传输特性、随机失调电压及输入范围成为ADC性能的最终限制因素。

为了解决分布式采样保持电路中的上述问题，文献[1]采用增大输入差分对的尺寸，减少失调电压、改善非线性传输特性、以及扩展输入范围，但以增加功耗和寄生电容为代价，进而降低预放大器的带宽，限制了ADC的转换速率。文献[2]R Taft,C Menkus,MR Tursi,et al.A 1.8V 1.6GS/s 8b Self-CalibratingFolding ADC with 7.26 ENOB at Nyquist Frequency[C].ISSCC2004,San Francisco,CA,United states:High-Speed A/D Converters,2004:14.1采用平均技术，在不增加器件尺寸的前提下能有效的平滑失配引入的随机失调，实现了速度、增益、面积和功耗的优化设计，然而，采用传统的预放大器结构的分布式采样保持电路不能解决输入范围的限制问题，特别是当采用平均技术时，需采用增加伪预放大器来抑制边界效应实现平均网络的优化设计，为避免由此引起的ADC能分辨的输入范围的降低，对预放大器能处理的输入范围提出了更苛刻的要求，为此在传统分布式采样保持电路中，采用现有技术来提高其性能都会带来面积和功耗的增加、转换速率的降低、或者以输入范围和共模抑制能力的限制为代价。

发明内容：

本发明的目的在于克服上述现有技术的缺点，提供一种不增加功耗和面积的前提下，实现轨对轨输入范围和共模抑制性能好的高速高精度的分布式采样保持电路。

为达到以上目的，本发明是采取如下技术方案予以实现的：

本发明的轨对轨输入范围的分布式采样保持电路结构如图1所示，包括轨对轨差分微分预放大器(DDPA)阵列、电阻平均网络、简单采样保持阵列和电容平均网络。所述轨对轨差分微分预放大器(DDPA)阵列包括2N_T+1个相同的DDPA，差分输入信号v_in+,v_in-分别输入到DDPA阵列的同相输入端(输入用‘+’表示的端口)，等间距的差分参考电压+N_TV_R,-N_TV_R，…，+KV_R,-KV_R，…，0,0，…，-KV_R,+KV_R，…，-N_TV_R,+N_TV_R分别输入到DDPA阵列的反相输入端(输入用‘－’表示的端口)。DDPA阵列在其最大的输入范围FS_m内通过检测差分输入信号与差分参考电压的差，实现把输入范围FS_m分成2N_T+1个子区间，其中有效的2N_E+1个DDPA跨越实际的输入满量程范围FS，其余为冗余DDPA，用于解决边界效应，可见各个DDPA的线性区只有FS的1/2N_E+1。轨对轨差分微分预放大器(DDPA)阵列输出到所述的电阻平均网络和简单采样保持阵列。所述电阻平均网络由电阻R₁把2N_T+1个DDPA的输出连接起来，在网络的终端与地之间接等效电阻R_eq，使这个网络类似空间不变的无限传输网络，保证空间各个节点的脉冲响应一致。电阻平均网络起到了平滑DDPA阵列中的随机偏差的作用。所述轨对轨DDPA阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单采样保持阵列。所述简单采样保持阵列包括2N_T+1个相同的简单采样保持电路，每个简单采样保持电路由简单开关SW_H(MOS开关或CMOS开关组成)和采样电容C_H组成，对DDPA阵列的输出进行采样和保持。所述电容平均网络由在相邻简单采样保持电路的输出端连接的串联电容C₁和网络的终端与地之间接等效电容C_eq组成，起到抑制简单开关存在的由电荷注入、时钟馈通、时钟信号抖动等引入的开关噪声。所述简单采样保持阵列的输出即为本发明轨对轨输入范围的分布式采样保持的输出信号：…，V_out[K]+,V_out[K]-，…，V_out[0]+,V_out[0]-，…，V_out[-K]+,V_out[-K]-，…，

上述技术方案中，所述差分微分预放大器(DDPA)的结构如图2所示，包括输入级、电流求和级和电流‐电压转换的输出级。输入信号为差分输入信号V_in+，V_in－和差分参考电压V_ref+，V_ref－，分别对应轨对轨输入范围的简单采样保持电路中的轨对轨差分微分预放大器阵列的同相和反相输入端。所述输入级包括两对轨对轨差分对，每对轨对轨差分对都由NMOS和PMOS差分对组成代替传统DDPA的每个输入差分对，它们共同实现轨对轨的输入范围。其中一对轨对轨差分对包含NMOS管M₁和M₂组成的NMOS差分对以及PMOS管M_1，1和M_2，1组成的PMOS差分对，输入信号V_in+输入到M₁和M_1，1的栅极，差分参考电压V_ref+输入到M₂和M_2，1的栅极；M₁和M₂的源极连到节点n₁，M_1，1和M_2，1的源极连到节点n₃；M₁和M₂的漏极分别连到节点n₅和n₆输入到所述电流求和级，M_1，1和M_2，1的漏极分别连到节点n₇和n₈输入到所述电流求和级。为了提高相邻DDPA的尾电流的匹配和提高共模到差模的抑制能力，NMOS和PMOS差分对的尾电流分别采用NMOS管M₅和M₆组成的共源共栅电流源I_N,N和PMOS管M_7，1和M_8，1组成的共源共栅电流源I_P,N提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b2、V_b3上。而另一对轨对轨差分对包含NMOS管M₃和M₄组成的NMOS差分对以及PMOS管M_3，1和M_4，1组成的PMOS差分对，输入信号V_in－输入到M₄和M_4，1的栅极，差分参考电压V_ref－输入到M₃和M_3，1的栅极；M₃和M₄的源极连到节点n₄，M_3，1和M_4，1的源极连到节点n₂；M₃和M₄的漏极分别连到节点n₇和n₈输入到所述电流求和级，M_3，1和M_4，1的漏极分别连到节点n₅和n₆输入到所述电流求和级。同样，NMOS和PMOS差分对的尾电流分别采用NMOS管M_5，1和M_6，1组成的共源共栅电流源I_N,P和PMOS管M₇和M₈组成的共源共栅电流源I_P,P提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b2、V_b3上。所述电流求和级包括分别由NMOS管M₁₁和M₁₂以及M₁₃和M₁₄组成的电流镜，二极管连接的NMOS管M₉和M₁₀。其中电流镜的M₁₂和M₁₃与节点n₇和n₈相连，M₉和M₁₁的漏极连到节点n₆，M₁₀和M₁₄的漏极连到节点n₅，且节点n₅和n₆连接到所述电流到电压转换的输出级的PMOS管M₁₉和M₂₀的栅极。所述电流到电压转换的输出级包括输入对管M₁₉和M₂₀，二极管连接的负载管M₁₅和M₁₈，交叉耦合连接的负载管M₁₆和M₁₇，实现电流到电压的转换，输出电压V_outn连到M₁₉、M₁₅和M₁₇的漏极，输出电压V_outp连到M₂₀、M₁₆和M₁₈的漏极。

发明的效果

为了说明本发明的效果，采用0.18μm(1.8V电源电压)混合信号工艺库，设计满足10位250MS/s折叠插值ADC需要的分布式采样保持电路，要求0.9V共模下处理1V_pp差分信号，直流增益大于2，3dB带宽大于700MHz，等效输入失调小于1LSB。为满足上述实施例的分布式采样保持电路的性能要求，采用本发明的结构(如图1和图2)进行优化设计(参见具体实施方式)，确定本发明的轨对轨输入范围的分布式采样保持电路由45个DDPA(N_T＝22)组成，则其最大输入范围FS_m需要满足的最低共模电平为0.55625V，最高为1.24375V，有效输入范围内的32个预放大电路的差分输入对管的最低共模电平为0.65V，最高为1.15V。采用仿真工具Cadence Spectre进行整体性能模拟验证。在最差情况(SS工艺角)下，留给两对轨对轨差分对中的NMOS差分对尾电流和输入对管的过驱动电压总和约为343mV，而留给PMOS差分尾电流和输入对管的过驱动电压总和约为403mV。这样，由于NMOS输入对管的过驱动电压可提高6倍，则相应的输入对管的宽长比可减小为原来的1/36，则相对于传统的分布式采样保持中的差分对管的宽长比将降低到原来的5/36。因此输入输出电容都减小了，提高了预放大器的带宽和转换速率。本发明不仅解决了采用传统分布式采样保持结构不能实现本实施例的输入范围的要求，还由于尾电流源管的过驱动电压有足够的裕度，四个尾电流源采用了共源共栅结构，提高了共模抑制比，使得在整个有效输入范围内，输出共模变化小于2mV(传统DDPA结构约为50mV)。

在TT工艺角下，图3为包含32个有效输入范围内的36个差分微分预放大器(DDPA)的输入输出关系的直流扫描特性曲线。从图中可以看出，分布式预放大器线性区范围是±147mV，在整个输入摆幅范围‐0.5V～+0.5V的范围内，输出共模电平漂移在1.9mV内，具有很好的共模抑制特性。在五个典型工艺角下，图4分别给出了位于输入有效范围FS的中间和边界处的差分微分预放大器(DDPA)的交流特性仿真结果。从图中可以看出，由于本发明提出结构的共模抑制能力强，因此在边界和中间位置的增益均为2.5倍，对于各种工艺角带宽均达到了1.9GHz以上，且所设计的单个分布式采样保持电路的功耗为3.22mW。本发明轨对轨输入范围的分布式采样保持电路的性能参数汇总如表1。

表1  本发明轨对轨输入范围的分布式采样保持电路的性能

附图说明：

图1为本发明轨对轨输入范围的分布式采样保持电路的整体结构；

图2为图1中的差分微分预放大器(DDPA)的电路原理图；

图3为36个差分微分预放大器输入输出关系DC扫描结果(TT工艺角)

图4为不同工艺角下分布式预放大器交流特性仿真结果，其中(a)为位于有效输入范围的中间处的DDPA的AC特性，(b)为位于有效输入范围的边界处的DDPA的AC特性；

其中：1为电阻平均网络；2为电容平均网络；3为轨对轨差分微分预放大器阵列；4为简单采样保持阵列。

具体实施方式：

下面结合附图对本发明做进一步详细描述：

参见图1，本发明的轨对轨输入范围的分布式采样保持电路，包括轨对轨差分微分预放大器(DDPA)阵列、电阻平均网络、简单采样保持阵列和电容平均网络。所述轨对轨差分微分预放大器(DDPA)阵列包括2N_T+1个相同的DDPA，差分输入信号v_in+,v_in-分别输入到DDPA阵列的同相输入端(输入用+表示的端口)，等间距的差分参考电压+N_TV_R,-N_TV_R，…，+KV_R,-KV_R，…，0,0，…，-KV_R,+KV_R，…，-N_TV_R,+N_TV_R分别输入到DDPA阵列的反相输入端(输入用－表示的端口)。DDPA阵列在其最大的输入范围FS_m内通过检测差分输入信号与差分参考电压的差，实现把输入范围FS_m分成2N_T+1个子区间，其中有效的2N_E+1个DDPA跨越实际的输入满量程范围FS，其余的为冗余DDPA，用于解决边界效应，可见各DDPA的线性区只有FS的1/2N_E+1。轨对轨差分微分预放大器(DDPA)阵列输出到所述的电阻平均网络和简单采样保持阵列。所述电阻平均网络由电阻R₁把2N_T+1个DDPA的输出连接起来，在网络的终端与地之间接等效电阻R_eq，使这个网络类似空间不变的无限传输网络，保证空间各个节点的脉冲响应一致。电阻平均网络起到了平滑DDPA阵列中的随机偏差的作用。所述轨对轨DDPA阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单采样保持阵列。所述简单采样保持阵列包括2N_T+1个相同的简单采样保持电路，每个简单采样保持电路由简单开关SW_H(一般由MOS开关或CMOS开关组成)和采样电容C_H组成，对DDPA阵列的输出进行采样和保持。所述电容平均网络由在相邻简单采样保持电路的输出端连接的串联电容C₁和网络的终端与地之间接等效电容C_eq组成，起到抑制简单开关存在的由电荷注入、时钟馈通、时钟信号抖动等引入的开关噪声。所述简单采样保持阵列的输出即为本发明轨对轨输入范围的分布式采样保持的输出信号：…，V_out[K]+,V_out[K]-，…，V_out[0]+,V_out[0]-，…，V_out[-K]+,V_out[-K]-，…，

如图2所示，差分微分预放大器(DDPA)，包括输入级、电流求和级和电流到电压转换的输出级。输入信号为差分输入信号V_in+，V_in－和差分参考电压V_ref+，V_ref－，分别对应轨对轨输入范围的分布式采样保持电路中的轨对轨差分微分预放大器阵列的同相和反相输入端。所述输入级包括两对轨对轨差分对，每对轨对轨差分对都由NMOS和PMOS差分对组成代替传统DDPA的每个输入差分对，它们共同实现轨对轨的输入范围。其中一对轨对轨差分对包含NMOS管M₁和M₂组成的NMOS差分对以及PMOS管M_1，1和M_2，1组成的PMOS差分对，输入信号V_in+输入到M₁和M_1，1的栅极，差分参考电压V_ref+输入到M₂和M_2，1的栅极；M₁和M₂的源极连到节点n₁，M_1，1和M_2，1的源极连到节点n₃；M₁和M₂的漏极分别连到节点n₅和n₆输入到所述电流求和级，M_1，1和M_2，1的漏极分别连到节点n₇和n₈输入到所述电流求和级。为了提高相邻DDPA的尾电流的匹配和提高共模到差模的抑制能力，NMOS和PMOS差分对的尾电流分别采用由NMOS管M₅和M₆组成的共源共栅电流源I_N,N和由PMOS管M_7，1和M_8，1组成的共源共栅电流源I_P,N提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b2、V_b3上。而另一对轨对轨差分对包含NMOS管M₃和M₄组成的NMOS差分对以及PMOS管M_3，1和M_4，1组成的PMOS差分对，输入信号V_in－输入到M₄和M_4，1的栅极，差分参考电压V_ref－输入到M₃和M_3，1的栅极；M₃和M₄的源极连到节点n₄，M_3，1和M_4，1的源极连到节点n₂；M₃和M₄的漏极分别连到节点n₇和n₈输入到所述电流求和级，M_3，1和M_4，1的漏极分别连到节点n₅和n₆输入到所述电流求和级。同样，NMOS和PMOS差分对的尾电流分别采用由NMOS管M_5，1和M_6，1组成的共源共栅电流源I_N,P和由PMOS管M₇和M₈组成的共源共栅电流源I_P,P提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b2、V_b3上。所述电流求和级包括分别由NMOS管M₁₁和M₁₂以及M₁₃和M₁₄组成的电流镜，二极管连接的NMOS管M₉和M₁₀。其中电流镜的M₁₂和M₁₃与节点n₇和n₈相连，M₉和M₁₁的漏极连到节点n₆，M₁₀和M₁₄的漏极连到节点n₅，且节点n₅和n₆连接到所述电流到电压转换的输出级的PMOS管M₁₉和M₂₀的栅极。所述电流到电压转换的输出级包括输入对管M₁₉和M₂₀，二极管连接的负载管M₁₅和M₁₈，交叉耦合连接的负载管M₁₆和M₁₇，实现电流到电压的转换，输出电压V_outn连到M₁₉、M₁₅和M₁₇的漏极，输出电压V_outp连到M₂₀、M₁₆和M₁₈的漏极。

按照本发明上述实施例的轨对轨输入范围的分布式采样保持电路，首先基于INL和DNL对如图1的带平均网络(包括电阻平均网络和电容平均网络)的分布式采样保持电路进行了优化设计，通过仿真确定结构及主要的参数。然后为满足优化设计确定的差分微分预放大器的参数设计如图2的DDPA电路。以下予以分述。

(1)优化设计流程

在估计INL、DNL和SNDR的性能的基础上，以INL和DNL为优化目标，确定本发明的轨对轨输入范围的分布式采样保持电路的结构及主要参数，其优化设计流程及参数性能估计方法如下：

1)选择结构配置：在折衷考虑面积、功耗和插值误差的前提下，根据ADC的分辨率N，确定折叠率F_F、折叠电路个数N_F、插值率F_I。然后根据式2N_E+1＝N_F·F_F确定实际的简单采样保持阵列包含的单个采样保持电路的个数2N_E+1。选择采样开关SW_H(MOS或CMOS开关)和采样电容C_H，至少提供有效输入范围FS的1/(2N_E+1)范围的线性度。

2)设计差分微分预放大器(DDPA)的参数：通过有效输入范围FS确定差分参考电压的跨度V_R，根据直流增益和带宽初步设计DDPA的输入差分对，并在其漏极通过直接或交叉连接成差分输出端，电阻负载R₀可以是电阻、工作在线性区或二极管连接的MOS晶体管，但在采用不同类型的负载时，其对电路的输入失调贡献的有所不同。选择与输入对管的尺寸相同的MOS管作为实现尾电流MOS管的起始尺寸，通过调整尾电流的偏置电压使得输入对管的非饱和区恰好为N_F×V_R。确定由电源电压和电路决定的最大输入范围FS_m。如果用±ΔV_R表示折叠电路中的差分对开始饱和的输入差分电压，通过调整输入差分对尺寸或尾电流的大小使得位于FS范围内的每个DDPA对应其N_F×V_R的输入范围的输出恰好位于范围[-ΔV_R,-ΔV_R]内。

3)搭建2N_T+1个差分微分预放大器(DDPA)阵列：增加与负载电阻R₀并联的采样电容C_H与开关平均导通电阻R_on相串联的R_onC_H电路。通过在输入范围FS_m等间距V_R分布的方法组建DDPA阵列。其中2N_E+1个DDPA工作在FS范围内，其它的2N_T－2N_E作为伪DDPAs用于克服边界效应。

4)创建平均网络：在相邻的DDPA的输出端增加侧向平均电阻R₁，并在平均网络的终端与地之间增加大小如式的等效终端电阻R_eq。通过仿真并在输入有效范围FS内记录过零点的位置，然后调整DDPA的个数并扫描平均电阻R₁，监测在输入有效范围FS边界处的过零点偏离程度直到INL和DNL满足要求为止。

5)计算参数：分别在采用和未采用电阻平均技术的条件下导出DDPA的增益和带宽的仿真结果。对应每一种失配源，采用Monte Carlo仿真监测当输出改变极性时的输入差分电压，然后把输入差分电压通过曲线拟合为零均值的高斯分布得到INL和DNL的标准方差。在电路级(如Hspice)设计中，在不考虑失配时，通过瞬态仿真得到相邻的DDPA的输出电压导出F_I-1个插值信号，同样应用曲率拟合的方法得到由于DDPA的非线性传输函数导致的插值误差的INL和DNL的标准方差。由于差分对的MOS管的阈值电压V_t和增益系数β的随机失配、负载电阻R₀和平均电阻R₁的随机失配引入的增益失配导致的插值误差可以采用类似的曲线拟合的方法可以得到相应的INL和DNL的标准方差。

6)导出归一化品质因素FOM_INL和FOM_DNL：根据第5)步的电路级仿真结果导出FOM_INL和FOM_DNL。

7)阵列和电路尺寸调整：根据第5)和6)步得到的结果，折衷考虑增益、INL、DNL和带宽调整DDPA阵列的个数以及DDPA的器件组成的尺寸，有时甚至可以重新调整ADC的折叠率F_F、折叠电路个数N_F、插值率F_I。

8)估算SNDR：当正弦输入信号输入到本发明的分布式采样保持电路时，采用瞬态仿真并对仿真结果在Matlab中进行处理导出SNDR。最后导出SNDR降随输入信号频率的关系图。

9)优化设计电容平均网络：同电阻平均网络类似，可采用前面关于电阻平均网络的方法来优化设计电容平均网络。但相比电阻平均技术，如果有用信号在开关断开前已经充分建立，平均电容C₁相当于开路，此时电容平均网络没有边界效应，同时信号增益也不受平均网络的影响。因此，在优化设计电容平均网络时要相对简单一些。

(2)实现轨对轨输入范围的差分微分预放大器(DDPA)的设计

从应用于本发明的分布式采样保持电路的并行差分微分预放大器电路的设计考虑，要求电路的等效跨导与输入对管的工作区间无关，在整个输入范围内保持恒定。由图2可得，整个输入级的等效跨导g_m要求为：

$\begin{array}{c}{g}_m=(g_{m,\mathrm{NN}}+g_{m,\mathrm{PN}})+(g_{m,\mathrm{NP}}+g_{m,\mathrm{PP}})=\\ (\sqrt{2{\mathrm{\β}}_n{I}_{N,N}}+\sqrt{2{\mathrm{\β}}_p{I}_{P,N}})+(\sqrt{2{\mathrm{\β}}_n{I}_{N,P}}+\sqrt{2{\mathrm{\β}}_p{I}_{P,P}})=\mathrm{Cons}\tan t\end{array}---\left(1\right)$

式中，g_m,NN和g_m,PN为同相轨对轨差分对中NMOS和PMOS差分对的跨导，而g_m,NP和g_m,PP为反相相轨对轨差分对中NMOS和PMOS差分对的跨导。在本发明的设计中取β_N＝β_P，则式(1)可转化为要求：

$(\sqrt{I_{N,N}}+\sqrt{I_{P,N}})+(\sqrt{I_{N,P}}+\sqrt{I_{P,P}})=\mathrm{Cons}\tan t---\left(2\right)$

此外，根据上述优化设计确定的关于DDPA的设计要求，要使图2所示的轨对轨差分微分预放大器能真正代替传统分布式采样保持电路的DDPA的性能，并能应用上述关于采用平均技术的分布式采样保持电路的优化设计及其结果，要求同相轨对轨差分对的等效跨导等于反相轨对轨差分对的等效跨导，即：

$\sqrt{I_{N,N}}+\sqrt{I_{P,N}}=\sqrt{I_{N,P}}+\sqrt{I_{P,P}}---\left(3\right)$

如果两对轨对轨差分对中的两个差分对都工作在线性区，则通过使四个共源共栅电流源的电流都相等，则式(2)和(3)的条件很容易满足。问题是当分布式采样保持电路中的某DDPA的共模使得两对轨对轨差分对中的某一差分对脱离线性区进入饱和区和截止区时，其等效跨导将减小，使得式(2)和(3)的条件不能满足。因此，为了解决上述问题，本发明需对输入的共模使其有差分对脱离线性区的DDPA电路进行仔细模拟，通过调制同相轨对轨差分对或反相轨对轨差分对中的未脱离线性区的差分对的尾电流，使其等效跨导等于都两对轨对轨差分对都工作在线性区的跨导，保证DDPA组成的整个预放大器阵列在优化设计要求的输入最大范围FS_m内等效跨导恒等。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，仍属于本发明技术方案的范围内。

Claims (5)

1.轨对轨输入范围的分布式采样保持电路，其特征在于：

包括轨对轨差分微分预放大器阵列、电阻平均网络、简单采样保持阵列和电容平均网络；所述轨对轨差分微分预放大器阵列包括2N_T+1个相同的轨对轨差分微分预放大器，差分输入信号v_in+,v_in-分别输入到轨对轨差分微分预放大器阵列的同相输入端，等间距的差分参考电压+N_TV_R,-N_TV_R，…，+KV_R,-KV_R，…，0,0，…，-KV_R,+KV_R，…，-N_TV_R,+N_TV_R分别输入到轨对轨差分微分预放大器阵列的反相输入端；所述轨对轨差分微分预放大器阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单采样保持阵列；

所述差分微分预放大器包括输入级、电流求和级和电流到电压转换的输出级；输入信号为差分输入信号V_in+，V_in－和差分参考电压V_ref+，V_ref－，分别对应轨对轨输入范围的简单采样保持电路中的轨对轨差分微分预放大器阵列的同相和反相输入端；所述输入级包括两对轨对轨差分对，每对轨对轨差分对都由NMOS和PMOS差分对组成，代替传统轨对轨差分微分预放大器的每个输入差分对，它们共同实现轨对轨的输入范围；其中一对轨对轨差分对包含NMOS管M₁和M₂组成的NMOS差分对以及PMOS管M_1，1和M_2，1组成的PMOS差分对，输入信号V_in+输入到M₁和M_1，1的栅极，差分参考电压V_ref+输入到M₂和M_2，1的栅极；M₁和M₂的源极连到节点n₁，M_1，1和M_2，1的源极连到节点n₃；M₁和M₂的漏极分别连到节点n₅和n₆输入到所述电流求和级，M_1，1和M_2，1的漏极分别连到节点n₇和n₈输入到所述电流求和级。

2.如权利要求1所述轨对轨输入范围的分布式采样保持电路，其特征在于：所述轨对轨差分微分预放大器阵列在其最大的输入范围FS_m内通过检测差分输入信号与差分参考电压的差，实现把输入范围FS_m分成2N_T+1个子区间，其中有效的2N_E+1个轨对轨差分微分预放大器跨越实际的输入满量程范围FS，其余为冗余轨对轨差分微分预放大器，用于解决边界效应，各个轨对轨差分微分预放大器的线性区只有FS的1/2N_E+1；轨对轨差分微分预放大器阵列输出到所述的电阻平均网络和简单采样保持阵列。

3.如权利要求1所述轨对轨输入范围的分布式采样保持电路，其特征在于：所述电阻平均网络由电阻R₁把2N_T+1个轨对轨差分微分预放大器的输出连接起来，在网络的终端与地之间接等效电阻R_eq，使这个网络类似空间不变的无限传输网络，保证空间各个节点的脉冲响应一致；电阻平均网络起到了平滑轨对轨差分微分预放大器阵列中的随机偏差的作用。

4.如权利要求1所述轨对轨输入范围的分布式采样保持电路，其特征在于：

所述简单采样保持阵列包括2N_T+1个相同的简单采样保持电路，每个简单采样保持电路由简单开关SW_H和采样电容C_H组成，简单开关SW_H由MOS开关或CMOS开关组成，对轨对轨差分微分预放大器阵列的输出进行采样和保持；所述电容平均网络由在相邻简单采样保持电路的输出端连接的串联电容C₁和网络的终端与地之间接等效电容C_eq组成，起到抑制简单开关存在的由电荷注入、时钟馈通或时钟信号抖动引入的开关噪声；所述简单采样保持阵列的输出即为轨对轨输入范围的分布式采样保持电路的输出信号：…，V_out[K]+,V_out[K]-，…，V_out[0]+,V_out[0]-，…，V_out[-K]+,V_out[-K]-，…，

5.如权利要求1所述轨对轨输入范围的分布式采样保持电路，其特征在于：NMOS和PMOS差分对的尾电流分别采用NMOS管M₅和M₆组成的共源共栅电流源I_N,N和PMOS管M_7，1和M_8，1组成的共源共栅电流源I_P,N提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b3、V_b2上；而另一对轨对轨差分对包含NMOS管M₃和M₄组成的NMOS差分对以及PMOS管M_3，1和M_4，1组成的PMOS差分对，输入信号V_in－输入到M₄和M_4，1的栅极，差分参考电压V_ref－输入到M₃和M_3，1的栅极；M₃和M₄的源极连到节点n₄，M_3，1和M_4，1的源极连到节点n₂；M₃和M₄的漏极分别连到节点n₇和n₈输入到所述电流求和级，M_3，1和M_4，1的漏极分别连到节点n₅和n₆输入到所述电流求和级；同样，NMOS和PMOS差分对的尾电流分别采用NMOS管M_5，1和M_6，1组成的共源共栅电流源I_N,P和PMOS管M₇和M₈组成的共源共栅电流源I_P,P提供相应的尾电流，它们的栅极分别连到偏置电压V_b0、V_b1、V_b3、V_b2上；所述电流求和级包括分别由NMOS管M₁₁和M₁₂以及M₁₃和M₁₄组成的电流镜，二极管连接的NMOS管M₉和M₁₀；其中电流镜的M₁₂和M₁₃与节点n₇和n₈相连，M₉和M₁₁的漏极连到节点n₆，M₁₀和M₁₄的漏极连到节点n₅，且节点n₅和n₆连接到所述电流到电压转换的输出级的PMOS管M₁₉和M₂₀的栅极；所述电流到电压转换的输出级包括输入对管M₁₉和M₂₀，二极管连接的负载管M₁₅和M₁₈，交叉耦合连接的负载管M₁₆和M₁₇，实现电流到电压的转换，输出电压V_outn连到M₁₉、M₁₅和M₁₇的漏极，输出电压V_outp连到M₂₀、M₁₆和M₁₈的漏极。