JP2011166278A - 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路 - Google Patents

Abstract

【課題】２組のプシュプル型CMOS反転増幅器を有する差動増幅回路において、同相入力電圧変動に対する出力動作点の変動を抑制するとともに、電源電圧除去比も高くする。
【解決手段】差動入力端子Vip,Vimに与えられる入力信号が直接または容量を介してゲートに与えられるpMOSトランジスタペア１と、容量C1,C2と、それらを介して入力信号が与えられるnMOSトランジスタペア２と、nMOSトランジスタペア２のゲート・ドレイン間に設けられたスイッチS1,S2と、で構成される２組のプシュプル型CMOS反転増幅器による差動増幅回路において、nMOSトランジスタペア２の共通ソースとGNDの間にゲートが出力端子Vom,Vopに接続されたnMOSトランジスタM5,M6を設ける。
【選択図】 図１

Description

本発明は、CMOSデバイスで構成する差動増幅回路に関するものであり、特にＡ／Ｄ（アナログ／デジタル）変換器に使用可能な、高速、低消費電力かつ低オフセット電圧の比較器を実現するのに有効な差動増幅回路に関する。

Ａ／Ｄ変換器は比較器を用いて入力アナログ信号電圧を参照電圧と比較することでデジタル信号への変換を行っており、この比較器には高速かつ低消費電力であることが要求される。さらに複数の比較器を用いて入力アナログ信号と複数の参照電圧とを同時に比較する並列型Ａ／Ｄ変換器においては高速低消費電力であるとともに低オフセット電圧で回路規模が小さいことも重要である。

図１０に並列型Ａ／Ｄ変換器の構成を示す。この並列型Ａ／Ｄ変換器は、Ａ／Ｄ変換器の入力範囲電圧VREFよりｍ個の直列抵抗アレイ１０２を用いて発生した参照電圧V1〜Vm-1と、入力信号Vinとをｍ−１個の比較器１０１を用いて比較し、各比較器出力は同期信号に合わせたタイミングでｍ−１個のラッチ回路１０３にデジタル値として格納され、デコーダ１０４でバイナリ型のデジタルデータに変換することで入力アナログ信号Vinをデジタル信号に変換している。

このような並列型Ａ／Ｄ変換器においては複数の比較器間のオフセット電圧誤差がＡ／Ｄ変換精度を劣化させるため、しきい値電圧ばらつきが大きなCMOSトランジスタを用いた比較器では図１１に示すような、入力容量を有する増幅回路で、オフセット電圧を入力容量に保持するサンプリング動作を行った後に、増幅出力動作を行うことでオフセット電圧を低減させている。なお、比較器は入力信号をデジタルレベルまで増幅する必要があるため多段増幅構成が用いられるとともに、電源雑音等の影響を受けにくいように差動回路構成が好まれる。

図１１の比較器１０１は差動増幅回路１１および１２の２段増幅構成に入力信号を切り替えるスイッチS11およびS12で構成されている。差動増幅回路１１は差動増幅器A1と入力容量C11,C12および差動増幅器の入出力間に設けた帰還スイッチS31,S32で構成され、容量C11の入力端子は常に参照電圧Vrefに接続され、容量C12の入力端子はスイッチS11,S12により参照電圧Vrefと入力信号電圧Vinとの間で切り替えられる。この差動増幅回路１１は以下のような２相の動作によりオフセット電圧が低減される。

サンプリング期間では、S11がオン、S12がオフ、帰還スイッチS31,S32がオン状態となる。このとき増幅器A1の入出力は短絡状態となり増幅器A1の差動出力電圧は増幅器A1の入力オフセット電圧Vos1となり、入力容量C11,C12に入力オフセット電圧Vos1が保持される。次に増幅出力期間ではS11,S12,S31,S32の各スイッチがサンプリング期間と反転状態となり、差動増幅回路１１の正入力端子には容量C12を介して入力信号電圧Vinが接続される。増幅器A1の正入力端子には入力電圧変動分(Vin-Vref)が伝わり、差動出力電圧はVos1-(Vin-Vref)*G1となる。ここでG1は増幅器A1の差動ゲインであり、この２相動作により差動増幅器A1の入力オフセット電圧Vos1は増幅されずに次段の差動増幅回路１２に伝わる。

同様に次段の差動増幅回路１２でも、増幅器A2の入力オフセット電圧Vos2は増幅されないとともに、初段の残留オフセット電圧Vos1は、サンプリング期間において入力容量C21,C22に記憶され抑圧されるため、差動増幅回路１２の出力電圧は差動増幅器A2のゲインをG2とするとVos2+(Vin-Vref)*G1*G2となる。したがって、図１１の多段増幅器構成の比較器における残留オフセット電圧は出力段の増幅器の入力オフセット電圧成分のみとなり、これは全体のゲインを大きくすることで問題ないレベルに抑えることができる。

なお、図１１では参照電圧端子Vrefおよび入力信号電圧端子Vinはそれぞれシングルエンド信号の１入力端子であるが、図１２のようにスイッチS12,S22を追加することで、参照電圧端子をVrefp,Vrefm、信号入力端子をVinp,Vinmとして、差動入力信号に対応した比較器とすることも可能となる。

次にこのような比較器に使用される増幅器の回路例を示す。図１３は一般的に知られている差動増幅回路で、バイアス電圧Vbnに接続され定電流源として動作するnMOSトランジスタM25に共通のソースが接続された差動入力nMOSトランジスタペアM21,M22と、負荷として動作するゲート・ドレインが短絡したpMOSトランジスタペアM23,M24で構成されている。この形式は同相モードゲインが低く、同相入力変動に対する出力変動は小さいが、差動モードゲインは入力トランジスタM21,M22と負荷トランジスタM23,24のサイズ比で決まり、大きなゲインにはトランジスタ面積および周波数特性とのトレードオフが生じるため大きな差動モードゲインが難しい。

そこで高い差動モードゲインが可能な図１４に示す差動増幅回路が特許第３９６８５２９号として特許公報に示されている。図１４はゲートがバイアス電圧Vbpに接続され定電流源として動作するnMOSトランジスタM7に共通のソースが接続された差動入力pMOSトランジスタペアM1,M2と、それらの負荷として動作するnMOSトランジスタペアM3,M4に、トランジスタM1とM3のゲート端子間およびトランジスタM2とM4のゲート端子間にそれぞれ容量C1およびC2が設けられるとともに、トランジスタM3およびM4のゲート・ドレイン間を短絡可能とするスイッチS1およびS2がさらに設けられている。

図１４の回路構成は図１１の差動増幅回路１１と等価の機能を有しており、スイッチS1,S2が図１１の帰還スイッチS31,S32に、容量C1,C2が図１１のC11,C12に相当する。サンプリング期間にスイッチS1,S2をオンとして容量C1,C2にオフセット電圧を保持することで、差動増幅器の入力オフセット電圧を容量C1,C2に保持して抑圧することができる。

図１４の回路構成は、入力信号端子Vip,Vimに与えられた信号電圧の交流成分が容量C1,C2を介して負荷トランジスタM3,M4のゲート端子に伝達するため負荷トランジスタM3,M4は能動トランジスタとしても動作する。したがってトランジスタM1とM3およびトランジスタM2とM4はプシュプル型CMOS反転増幅器となっている。このためトランジスタM3,M4のゲートに固定バイアス電圧が与えられた定電流負荷型のCMOS反転増幅器よりもゲインが大きく、ゲイン帯域積も増加する。このプシュプル型CMOS反転増幅器は高速で低消費電力の比較器を実現するのに有効である。

また、同様な効果を有するシングルエンド構成のプシュプル型CMOS反転増幅回路がR. Jacob Baker 著「CMOS Circuit Design, Layout, and Simulation」の858頁に示されており図１５にこれを表す。これはnMOSトランジスタM31とpMOSトランジスタM32で構成されるCMOS反転増幅器のゲート端子間に容量C1が設けられるとともに、トランジスタM31のゲートと出力端子Vout間にスイッチS1が、トランジスタM32のゲートとバイアス電圧Vbpを発生するバイアス回路３０との間にスイッチS3が設けられている。サンプリング期間にてスイッチS1,S3がオンすると容量C1にトランジスタM31およびM32のゲート・ソース間電圧VgsnおよびVgspに対応した電圧(VDD-Vgsp-Vgsn)が保持され、CMOS反転増幅器のオフセット電圧を抑圧する作用を有している。

トランジスタM31のゲートに設けられた入力容量C3とそれに接続したサンプリング期間に参照電圧Vrefに、増幅出力期間に入力信号電圧Vinに導通するスイッチS5,S6により、増幅出力期間にはトランジスタM31のゲートおよびM32のゲートには交流電圧分となる(Vin-Vref)が入力される。これにより増幅出力Vout=Vgsn-(Vin-Vref)*G1が出力端子Voutより出力される。ここでG1はCMOS反転増幅器のゲインであり、サンプリング期間の出力電圧となるトランジスタM31のゲート・ソース間電圧Vgsnを基準に交流電圧成分(Vin-Vref)が増幅されることがわかる。この図１５に示すシングルエンド型増幅回路を２つ設けることで、２入力２出力の疑似差動型増幅回路とすることができる。この疑似差動型増幅回路は図１４の構成よりも出力電圧範囲を広くできるという特徴がある。

特許第３９６８５２９号公報（図１４）

R. Jacob Baker,「CMOS Circuit Design, Layout, and Simulation」Revised Second Edition,２００８年,IEEE Press, A John Wiley & Sons, Inc., Publication, Chapter 25, P.858（図１５）

図１４の差動増幅回路および図１５のシングルエンド増幅回路を２つ設けた疑似差動型増幅回路は入力信号がnMOSトランジスタおよびpMOSトランジスタの両方のゲートに伝達するプシュプル型CMOS増幅構成により、図１３の差動増幅回路と比較してゲインおよびゲイン帯域積を大きくできるという優位性がある。しかしながら図１３の増幅回路は同相入力電圧変動に対する出力電圧変動が小さいが、図１４の差動増幅回路および図１５を疑似差動増幅回路とする構成では、同相入力電圧の変動により出力電圧の動作点が大きく変動するため、同相入力電圧範囲が狭いという問題を有している。このため例えば図１４にてスイッチS1,S2がオンからオフするときにチャージ・インジェクションが発生して容量C1,C2の保持電圧が少し変動しただけでも出力動作点が大きく変動するため、容量C1,C2を小さくすることが困難となる。

通常このような問題に対応するためには、図１４の構成では出力電圧の動作点となる出力電圧VomとVopの平均値(Vom+Vop)/2を検出して、この電圧が目標とする同相電圧Vcomとなるように、定電流トランジスタM7のゲート電圧Vbpを調整する同相モード負帰還回路を設けて対策する。これは負荷トランジスタM3,M4のゲートが固定電圧に接続された定電流負荷の場合ならば定電流負荷トランジスタM3,M4のバイアス電流に定電流トランジスタM7のバイアス電流値を合わせるように調整するだけなので問題は生じない。

しかしながら、図１４の構成では入力信号はトランジスタM3,M4のゲートに伝達しトランジスタM3,M4は能動トランジスタとして動作するため、小さな同相入力電圧変動に対してもトランジスタM3およびM4の電流は大きく変わる。このため、上述した通常の同相モード負帰還回路では大きな同相入力電圧変動には対応できないとともに、対応可能な同相入力電圧変動範囲内であっても、トランジスタM3,M4の電流変動に対応して定電流トランジスタM7のバイアス電流を非常に大きく変えないとならず、それにともない増幅器の周波数帯域が大きく変わるという問題がある。

さらに図１５を疑似差動構成とした差動増幅回路も同様に同相入力電圧変動に対して大きく出力動作点電圧が変動するという問題があるとともに、電源電圧変動に対しても出力動作点電圧の変動が大きく、いわゆる電源電圧除去比（PSRR: Power Supply Rejection Ratio）が低いという問題も有している。

上記課題を解決するために請求項１に係わる本発明では、第１および第２の入力端子を有する差動入力端子と、第１および第２の出力端子を有する差動出力端子と、ゲートに差動入力信号が与えられドレインが差動出力端子に接続されソースが共通の第１および第２のトランジスタからなる第１トランジスタペアと、前記差動入力端子に一端が接続された第１および第２の容量と、前記第１および第２の容量の他端がゲートに接続されドレインが差動出力端子に接続されソースが共通の前記第１トランジスタペアと反極性の第３および第４のトランジスタからなる第２トランジスタペアと、前記第２トランジスタペアのゲートと差動出力端子との間に設けられた第１および第２のスイッチとを有する、２組のプシュプル構成のCMOS反転増幅器からなる差動増幅器であって、前記第１および第２のスイッチをオン状態とすることでオフセット電圧を前記第１の容量および第２の容量にサンプリングしてオフセット電圧を低減可能とする差動増幅回路において、前記第１トランジスタペアの共通ソースは第１の電源に直接または間接的に接続され、前記第２トランジスタペアの共通ソースは第２トランジスタペアと同極性の第５および第６のトランジスタを介して第２の電源に接続されるとともに、前記第５および第６のトランジスタのゲートはそれぞれ前記第１の出力端子および第２の出力端子に接続されていることを特徴とする差動増幅回路構成を採用する。

このように第５および第６のトランジスタを設けることにより、同相入力電圧変動にともなう出力電圧変動は、第５および第６のトランジスタのゲート電圧も変動させ、第５および第６のトランジスタのオン抵抗が変化する。これにより第２トランジスタペアの共通ソースの電位が出力電圧変動を抑える方向にシフトするため、同相入力電圧変動に対する出力電圧変動は抑制され、同相入力電圧変動の許容範囲が広くなる。また、電源電圧変動に対しても第２トランジスタペアの共通ソースの電位が出力電圧変動を抑える方向シフトするため、結果的に電源電圧除去比が高くなる。

また、請求項２に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタペアのゲートが前記差動入力端子に直接接続されている構成の差動増幅回路とした。この構成は入力電圧によりバイアス電流が決まるという特徴を有する差動増幅回路を提供できる。

また、請求項３に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタペアのゲートが前記第２のトランジスタペアのゲートに直接接続されている構成の差動増幅回路とした。これにより任意の入力信号電圧に対して動作可能な差動増幅回路を提供できる。

また、請求項４に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタペアのゲートと差動入力端子との間にさらに第３および第４の容量が設けられるとともに、前記第１のトランジスタペアのゲートには一端が第１のバイアス電圧に接続された第３および第４のスイッチが接続され、前記第３および第４のスイッチは前記第１および第２のスイッチと同期してオン状態をとる構成の差動増幅回路とした。これにより任意の入力信号電圧に対して動作可能な差動増幅回路が実現できるとともに、電源電圧やプロセス変動に影響されずに差動増幅回路のバイアス電流を設定できる。

請求項１、請求項２または請求項３に係わる本発明において、前記第１のトランジスタペアの共通ソースと前記第１の電源との間に、ゲートが第２のバイアス電圧に接続された第１のトランジスタペアと同極性の第７のトランジスタをさらに設けることが望ましい。このような構成の差動増幅回路とすることで、電源電圧やプロセス変動に影響されずに差動増幅回路のバイアス電流を設定できるとともに、同相入力電圧範囲をさらに広く、電源電圧除去比をさらに高くできる。

請求項１、請求項２、請求項３または請求項４に係わる本発明において、前記第１のトランジスタペアの共通ソースと前記第１の電源の間に、第１のトランジスタペアと同極性の第８および第９のトランジスタがさらに設けられ、第８および第９のトランジスタのゲートはそれぞれ第１の出力端子および第２の出力端子に接続されている構成も望ましい。このような構成の差動増幅回路とすることで、出力電圧範囲を広く保ったまま、同相入力電圧範囲を広く、電源電圧除去比を高くできる。

本発明は少なくとも２つ以上の差動増幅器を直列接続するの多段増幅回路への適用が効果的であり、以下のように実現できる。すなわち、少なくとも２個の差動増幅回路を直列接続して構成される２段増幅回路であって、後段の増幅回路に請求項１、請求項２、請求項３、請求項４、請求項５または請求項６に記載の差動増幅回路が用いられていることを特徴とする２段構成増幅回路。これにより、同相入力電圧範囲が広く、電源電圧除去比も高い、高ゲインで低オフセット電圧の２段増幅器が実現できる。

本発明は並列型Ａ／Ｄ変換器への比較器としての適用が効果的であり、以下のように実現できる。すなわち、複数の参照電圧と入力信号電圧を比較する複数の比較器を有するＡ／Ｄ変換器において、前記比較器はオフセット電圧を抑圧する差動増幅回路で構成され、前記差動増幅回路は請求項１、請求項２、請求項３、請求項４、請求項５、請求項６または請求項７に記載の差動増幅回路を用いていることを特徴とするＡ／Ｄ変換器。これにより、同相入力電圧範囲が広く、電源電圧除去比も高い、低消費電力のＡ／Ｄ変換器が実現できる。

ゲイン帯域積の高いプシュプル型CMOS反転増幅器を２組有する差動増幅回路において、差動モードゲインを高く、同相モードゲインを低くすることができるため、同相入力電圧変動に対する出力電圧変動を抑えられ、広い同相入力電圧範囲を可能とする。同時に高い電源電圧除去比も実現できる。また、サンプリング期間にオフセット電圧を保持する動作により出力オフセット電圧が抑えられるとともに、最適な出力動作点に設定できる。

本発明を適用した第１実施形態の差動増幅回路の回路図。 本発明を後段増幅回路として適用した第２実施形態の２段構成差動増幅回路の回路図。 本発明を適用した第３実施形態の差動増幅回路の回路図。 本発明を適用した第４実施形態の差動増幅回路の回路図。 本発明を適用した第５実施形態の差動増幅回路の回路図。 本発明を適用した第６実施形態の差動増幅回路の回路図。 本発明を適用した第７実施形態の差動増幅回路の回路図。 本発明を適用した第８実施形態の差動増幅回路の回路図。 本発明を適用した第９実施形態の差動増幅回路の回路図。 本発明に係わるＡ／Ｄ変換器の構成を示すブロック図。 本発明に係わる比較器の構成を示すブロック図。 本発明に係わる他の比較器の構成を示すブロック図。 従来の差動増幅回路の回路図。 従来の他の差動増幅回路の回路図。 従来のシングルエンド増幅回路の回路図。 従来の他の差動増幅回路の回路図。

［第１実施形態］
図１は本発明の基本的な構成を示した第１実施形態である。差動入力端子VipおよびVim（第１および第２の入力端子）にゲートが、差動出力端子VomおよびVop（第１および第２の出力端子）にドレインがそれぞれ接続されたpMOSトランジスタM1,M2によるソース共通のpMOSトランジスタペア１（第１のトランジスタペア）と、一端が入力端子Vip,Vimに接続された容量C1およびC2（第１および第２の容量）と、容量C1,C2の他端にゲートが、差動出力端子Vom,Vopにドレインがそれぞれ接続されたnMOSトランジスタM3,M4によるソース共通のnMOSトランジスタペア２（第２のトランジスタペア）と、nMOSトランジスタM3,M4のゲート・ドレイン間にそれぞれ設けられたスイッチS1およびS2（第１および第２のスイッチ）により、２組のプシュプル型CMOS反転増幅器による疑似差動増幅回路が構成されている。

従来の疑似差動回路構成ではpMOSトランジスタペア１の共通ソースは第１の電源であるVDDに、nMOSトランジスタペア２の共通ソースは第２の電源であるGNDにそれぞれ直接接続されているが、図１はnMOSトランジスタペア２の共通ソースと第２の電源であるGNDとの間にゲートが出力端子VomおよびVopにそれぞれ接続されたnMOSトランジスタM5およびM6（第５および第６のトランジスタ）が設けられていることを特徴としている。

図１の差動増幅回路はサンプリング期間と増幅出力期間の２相で動作する。サンプリング期間にはスイッチS1およびS2がオン状態で、入力端子VipおよびVimには同電位の参照電圧Vrefが入力され、参照電圧Vrefに応じてpMOSトランジスタM1およびM2のバイアス電流が決まるとともに、容量C1およびC2に入力オフセット電圧となるnMOSトランジスタM3およびM4のゲート電圧が記憶される。

nMOSトランジスタペア２の共通ソースの電位をVs、トランジスタM3およびM4のソース・ゲート間の電圧をそれぞれVgs3およびVgs4とすると、出力電圧Vom,VopはトランジスタM3,M4のゲートと等電位となり、それぞれVgs3+Vs,Vgs4+Vsである。この電圧はnMOSトランジスタM5,M6のそれぞれのゲートにも印加されるため、トランジスタM5,M6は線形領域で動作するので抵抗と等価となり、Vsはバイアス電流値およびトランジスタM5,M6のオン抵抗値で決まる。このときの出力電圧が出力動作点として設定される。

増幅出力期間ではスイッチS1,S2がオン状態となり入力信号が入力端子Vip,Vimに印加され、出力動作点電圧であるVgs3+Vs,Vgs4+Vsを基準として増幅出力が出力端子Vom,Vopより出力される。各差動入力信号電圧を同相入力電圧Vcmと差動入力電圧Vdiffを用いて、それぞれVip=Vref+Vcm+VdiffおよびVim=Vref+Vcm-Vdiffとする。

同相入力電圧がVcm=0のときは出力電圧Vom,Vopは互いに逆方向に変動し、出力電圧Vom,Vopがゲートに与えられるトランジスタM5,M6のオン抵抗は一方が増加すると他方は減少するため、トランジスタM5,M6による並列抵抗値は差動入力電圧に対してほとんど変化しない。このためnMOSトランジスタペア２の共通ソースの電位もほとんど変動せずVsとなるので、差動増幅器の半回路となるトランジスタM1およびM3で構成されるCMOS反転増幅器のゲインをG1とすると、出力電圧は以下のように表すことができる。

Vom=Vgs3＋Vs−G1*Vdiff （１）
Vop=Vgs4＋Vs＋G1*Vdiff （２）

これに対して差動入力電圧がVdiff=0で同相入力電圧が与えられる場合は、トランジスタM5,M6のゲート電圧は同方向にシフトする。Vcmが正方向ならば出力電圧は負方向となりオン抵抗が大きくなるため、トランジスタペア２の共通ソースの電位は正方向にΔVsだけ変動してVs+ΔVsと記述できる。したがって、出力電圧はそれぞれ以下のように表される。

Vom=Vgs3＋Vs+ΔVs−G1*Vcm= Vgs3+Vs-(G1-ΔVs/Vcm)*Vcm （３）
Vop=Vgs4＋Vs+ΔVs−G1*Vcm= Vgs3+Vs-(G1-ΔVs/Vcm)*Vcm （４）

式（１）,（２）と式（３），（４）を比較するとわかるように、差動入力電圧Vdiffに対するゲインはG1であるのに対して、同相入力電圧Vcmに対するゲインは(G1-ΔVs/Vcm)とトランジスタペア２の共通ソース電位の変動分ΔVsに対応してゲインが低下する。トランジスタM5,M6がない場合の同相入力電圧Vcmに対するゲインはG1なので、トランジスタM5,M6を設けると同相入力ゲインが低下することがわかる。このため同相入力電圧変動に対する同相出力電圧変動が小さくなり、これは同相入力信号電圧範囲が拡大されることを意味している。

また電源電圧変動に対しても、同相入力電圧変動と同様にトランジスタペア２の共通ソース電位Vsが変動して同相の出力電圧変動を抑制するため、図１の構成は電源電圧除去比を高める効果も有する。さらに、トランジスタM5,M6は線形領域で動作するため、共通ソースの電位Vsは比較的小さく、トランジスタM5,M6の挿入による出力電圧範囲の低下分はわずかですむという利点も有している。なお、図１に示した第１実施形態は、出力範囲が非常に広いためデジタル回路とのインターフェースとしても適した構成である。

なお、既存の回路例として図１６に示すゲートにバイアス電圧Vbpが与えられた定電流源トランジスタM47と差動入力トランジスタM41,M42とゲートにバイアス電圧Vbnが与えられ定電流源負荷として動作するトランジスタM43,M44による差動増幅器に、ゲートを出力端子Vom,Vopに接続したトランジスタM45,M46を設けた回路例が「IEEE Journal of SSC, pp.3007 - 3015, Dec. 2006.」に記述されている。この回路は４０に示すようなM53,M54,M55,M56,M57と定電流源Ibiasで構成されるバイアス回路に接続され、トランジスタM57とM47、トランジスタM53とM54,M43,M44およびトランジスタM55とM56,M45,M46のそれぞれのトランジスタ特性にばらつきがなければ、出力端子Vom,Vopの動作点電圧はM55およびM56のゲートに与えた電圧Vcomとなる。この図１６に示す回路は、M. F. Snoeij, A. J. P. Theuwissen, K. A. A. Makinwa, and J. H. Huijsing, "A CMOS imager with column-level ADC using dynamic column fixed-pattern noise reduction," IEEE Journal of Solid-State Circuits, vol. 41, pp. 3007 - 3015, December 2006.に記載されている。

しかしながら図１６の増幅回路は定電流源負荷であるためゲイン帯域積が小さいばかりでなく、負荷トランジスタM43,M44のバイアス電圧Vbnをバイアス回路４０より与える構成となり、トランジスタM47のバイアス電流と釣り合うようなバイアス電圧Vbnを与える必要があるため精度の高いバイアス電圧が必要で、バイアス回路４０が複雑になるとともに、トランジスタ特性ばらつきにより、出力動作点が変動しやすいという課題を有している。

これに対して本発明を適用する差動増幅回路にはサンプリング期間に入力オフセット電圧を記憶する容量C1,C2およびスイッチS1,S2を有しており、バイアス電流が大きく変わっても出力の動作点はサンプリング期間に初期化され、最適な出力電圧動作点に設定されるため、トランジスタばらつきによる出力動作点電圧の変動は非常に小さく、図１６の回路構成よりも素子ばらつきに対する許容度が大きい。

また、図１６の差動増幅器を用いて、図１１の差動増幅回路１１のように、入力容量C11,C12および入出力端子間のスイッチS31,S32を設けて、オフセット電圧を抑圧する差動増幅回路構成とする場合を考える。

サンプリング期間に入出力端子間のスイッチを短絡したとき、トランジスタM43,M44は飽和領域動作なので出力インピーダンスが大きく、またゲート・ドレインが短絡されるトランジスタM41,M42の出力インピーダンスは小さいが、その共通ソースは出力インピーダンスの大きな定電流トランジスタM47に接続されているため、結果として出力端子Vom,Vopの出力インピーダンスが大きい。

したがってこの回路は差動電圧に対するセットリング時間は短いが同相電圧に対するセットリング時間が大きくなり、動作点電圧が変動しやすいため、このような差動増幅回路は入出力間のスイッチを設けずに、入力端子に同一電圧を与え出力端子に表われた出力オフセット電圧を他の方法で抑圧する方法が用いられる。

これに対して、本発明における差動増幅回路はプシュプル型CMOS反転増幅器構成を前提としているため、入出力端子間のスイッチS1,S2をオンしたときの出力インピーダンスは小さく、また、トランジスタM5,M6は飽和領域でなくインピーダンスの低い線形領域で動作するため、出力インピーダンスが低いので、同相電圧に対するセットリング時間も短くできるという優位性があり、図１のトランジスタM5,M6は図１６のトランジスタM45,M46と異なる効果をも有しているといえる。

［第２実施形態］
図２に図１の基本構成を２段増幅構成に応用した第２実施形態を示す。これは図１３に示した既存の差動増幅回路を図１１の初段の差動増幅回路１１として用い、図１１の２段目の差動増幅回路１２に図１の構成を用いた２段構成増幅回路である。図１および図３と同一の構成要素は同じ符号で表している。

図１の増幅回路はサンプリング期間にpMOSトランジスタM1,M2のバイアス電流を設定するために適した入力電圧をゲートに印加しなければならないが、図２の回路においては、サンプリング期間に差動入力端子VipおよびVimに同電位の入力電圧が与えられると、nMOSトランジスタM25のバイアス電流Ibのそれぞれ1/2ずつがpMOSトランジスタM23およびM24に流れる。トランジスタM23とM1およびトランジスタM24とM2はそれぞれカレントミラー構成となっており、トランジスタ寸法比に応じてトランジスタM23,M24のバイアス電流値Ib/2に対するバイアス電流がトランジスタM1およびM2に与えられる。この構成は２段目の差動増幅回路１２のための新たなバイアス回路を設けなくても各差動増幅回路のバイアス電流を最適に設定できるという優位点がある。

この２段構成増幅器において、サンプリング期間ではスイッチS1およびS2はオン状態となり、差動増幅回路１１の出力オフセット電圧と差動増幅回路１２の入力オフセット電圧が容量C1,C2にサンプリングされ、出力端子の動作点はそれぞれ、Vop=Vs+Vgs3、Vom=Vs+Vgs4と設定される。ここで示すVs,Vgs3,Vgs4は差動増幅回路１２の、トランジスタペア２の共通ソースの電位およびトランジスタM3,M4のソース・ゲート間電圧である。

増幅出力期間ではスイッチS1,S2がオフ状態となり、入力端子Vip,Vimに入力信号が与えられ、入力信号の差動入力電圧および差動増幅回路１１および１２のゲインに対応した出力電圧が、サンプリング期間に設定された動作点を基準に出力される。

図２の構成において同相入力電圧変動は初段の差動増幅回路１１で抑圧されるとともに、２段目の差動増幅回路１２でも抑圧されるため、同相入力電圧変動に対する出力動作点変動は非常に小さい。また、電源電圧変動に対してもカレントミラー構成となるトランジスタM23とM1およびトランジスタM24とM2のそれぞれソースが同相で変動するため電流値の変動が少なく、かつ増幅回路１２のnMOSトランジスタペアM3およびM4のソース電位は電源電圧変動に対して出力電圧変動を抑制するように作用するため、非常に高い電源電圧除去比を得ることができる。このように、図１の差動回路構成は多段構成増幅回路の２段目以降の使用に特に適している。

［第３実施形態］
第１実施形態および第２実施形態にて示したように、図１の構成はバイアス電流がサンプリング期間に与えた入力電圧に依存するので、サンプリング期間に与えられる入力電圧範囲に制限が生じるため、多段構成増幅回路の２段目以降には適しているが、初段には適していない。そこでサンプリング期間の入力電圧を任意に与えることを可能とする、第３実施形態を図３に示す。

図３にて、図１と同じ構成要素には同じ符号が与えられている。図３はトランジスタM1のゲートをM3のゲートに、トランジスタM2のゲートをM4のゲートにそれぞれ直接接続し、トランジスタM1,M2のゲートも直接入力端子Vip,Vimに接続せずに、容量C1,C2を介して接続している点が図１の構成と異なるだけで、他は同じ構成である。

サンプリング期間ではスイッチS1,S2がオンしてバイアス電流および動作点が設定される。出力電圧Vom,VopはトランジスタM1,M3のゲート電位およびトランジスタM2,M4のゲート電位と一致して、それぞれVop=Vs+Vgs3,Vom=Vs+Vgs4となる。ここでVs,Vgs3,Vgs4はトランジスタペア２の共通ソースの電位およびトランジスタM3,M4のソース・ゲート間電圧であり、それらは入力端子の電圧Vip,Vimとは独立に、電源電圧VDDおよび各トランジスタ寸法とデバイス特性に基づき決定される。

増幅出力期間ではスイッチS1,S2がオフ状態となり、第１実施形態と同様にサンプリング期間に与えられた入力電圧からの変化分がサンプリング期間に設定された動作点を基準に増幅出力として出力端子Vom,Vopより出力する。このとき、同相入力電圧変動に対してはトランジスタM5,M6の並列オン抵抗が変動することにより出力電圧変動を抑え、差動入力電圧のみが大きく増幅される。また、電源電圧変動に対しても同様な作用で高い電源電圧除去比が得られる。

この差動増幅構成はサンプリング期間の入力信号電圧を任意に設定できるので、図１１の比較器１０１の初段増幅回路１１として使用可能であるとともに、図１２のような差動入力信号に対応した比較器１０１の初段増幅回路１１としても用いることができる。

［第４実施形態］
図３に示した差動増幅回路はバイアス電流が、電源電圧VDDおよびデバイス特性に依存するため、プロセス変動、電源電圧変動および温度変動によるバイアス電流のばらつきが大きい。そこで図４に第４実施形態として、それらの変動に対してバイアス電流のばらつきを抑えることが可能で、なおかつ容量を介して入力信号を与えることで広い入力電圧範囲に対応できる差動増幅回路構成を示す。

図４において図１と同じ構成要素には同じ符号が与えられている。入力端子Vip,VimとpMOS入力トランジスタM1,M2のゲートとの間に容量C3およびC4（第３および第４の容量）が設けられるとともに、トランジスタM1,M2のゲートにはスイッチS3およびS4（第３および第４のスイッチ）が設けられて、サンプリング期間にバイアス回路３で発生するバイアス電圧Vbp1（第１のバイアス電圧）が与えられるように構成されている。スイッチS3,S4はスイッチS1,S2と同相でサンプリング期間にオン、増幅出力期間にオフの状態となる。

サンプリング期間ではトランジスタM1,M2のゲートに与えられるバイアス電圧Vbp1に応じたバイアス電流が流れ、そのバイアス電流に応じた出力端子電圧Vom=Vgs3+Vs,Vop=Vgs4+Vsが発生する。ここでVs,Vgs3,Vgs4はトランジスタペア２の共通ソースの電位およびトランジスタM3,M4のソース・ゲート間電圧である。このバイアス電流はバイアス回路３として図１５の３０に示すようなバイアス回路を用いて、図４のトランジスタM1,M2とカレントミラー構成とすることでプロセス変動、電源電圧変動および温度変動によるばらつきを最小限に抑えることができる。このバイアス電流および出力電圧は入力信号電圧に依存しないので、各入力信号電圧Vip,Vimは任意に決められる。

増幅出力期間ではサンプリング期間の出力電圧Vom=Vgs3+Vs,Vop=Vgs4+Vsを基準として、サンプリング期間の入力信号電圧との差分が増幅され出力されるが、このときの出力電圧は第１実施形態と同様に、同相ゲインが差動ゲインよりも低くなるため、同相入力電圧変動による出力電圧変動が抑制され、差動入力電圧変化分に対応した差動増幅出力を効率よく得ることができる。また、電源電圧変動に対してもトランジスタM3,M4の共通ソースの電位変動により出力への影響が低減されるため、図１の構成と同様に電源電圧除去比も高い

なお、入力容量C3,C4の接続構成は図１５のように、CMOS反転増幅器のトランジスタM1とM3およびトランジスタM2とM4のゲート間に容量C1,C2を接続したまま、トランジスタM1,M2のゲートと入力端子Vip,Vim間に容量C3,C4を設ける構成も考えられる。

しかし、そのような構成では容量C3,C4を接続するトランジスタM1,M2のゲートの等価入力寄生容量は容量C1,C2を介してトランジスタM3,M4の寄生容量成分も加わり大きくなるのに対して、図４の構成では容量C1,C2およびC3,C4は独立してトランジスタM3,M4およびトランジスタM1,M2のゲートに接続されているため、同じ容量値を用いても前述した容量C3,C4の接続方法よりも入力寄生容量による信号伝達損失は低く抑えられるため小さな容量値が可能となる。

以上に説明したように、図４の構成ではプロセス変動、電源電圧変動および温度変動によるバイアス電流ばらつき低くすることができるとともに、入力電圧を任意に設定できるため、初段増幅回路としての使用が可能である。また、トランジスタM5,M6は線形領域で動作するため出力電圧範囲も広く、本発明の目的である同相入力電圧変動に対する許容度も高く、電源電圧除去比も高くできる。さらに、プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという特徴を有している。

［第５実施形態］
第１実施形態の差動増幅回路のバイアス電流はサンプリング期間の入力電圧に依存する。そこでバイアス電流がサンプリング期間の入力電圧に依存せずに、かつプロセス変動、電源電圧変動および温度変動による影響も小さい第４実施形態と異なる差動増幅回路構成を第５実施形態として図５に示す。図５において図１と同じ構成要素は同じ符号で表している。

図５の差動増幅回路は図１におけるpMOSトランジスタペア１の共通ソースと第１の電源であるVDDとの間にゲートがバイアス回路３で発生するバイアス電圧Vbp1（第１のバイアス電圧）に接続されたpMOSトランジスタM7（第７のトランジスタ）を挿入した構成で、他の部分は図１と同一である。

図５においてトランジスタM7はバイアス電圧Vbp1に対応した定電流回路として動作する。したがって、スイッチS1,S2がオンするサンプリング期間では入力端子Vip,Vimを同電位、すなわち差動入力電圧をゼロとすれば、定電流トランジスタM7のバイアス電流の1/2がそれぞれトランジスタM1およびM2に流れる。これは同相入力電圧には依存しないため、リセット時の同相入力電圧値は任意に設定できる。他の動作に関しては第１実施形態と同様である。

増幅出力期間ではサンプリング期間に設定された出力電圧を基準に差動入力電圧が増幅されて出力端子Vom,Vopより出力される。このとき入力信号の同相入力電圧が変動しても、トランジスタM1とM2に流れる電流の和はトランジスタM7が定電流回路として動作するため変動しないとともに、トランジスタM5,M6の並列抵抗値が同相出力電圧の変動を抑えるよう増減して、トランジスタペア２の共通ソース電位が変わるため、同相出力電圧変動が抑えられる。すなわち、差動ゲインに対して同相ゲインは十分に小さいといえる。

図１の構成では同相入力電圧変動に対して、バイアス電流が変わるのに対して、図５の構成ではバイアス電流が変わらないため、図１の構成よりも同相入力電圧変動に対する出力電圧変動が小さく抑えられる。また定電流源トランジスタM7が挿入されることにより、電源電圧除去比はさらに高くなる。さらに、プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという第１実施形態の特徴も同様に有している。

［第６実施形態］
第３実施形態の差動増幅回路のバイアス電流は、プロセス変動、電源電圧変動および温度変動によるばらつきが大きい。そこでプロセス変動、電源電圧変動および温度変動による影響の小さなバイアス電流となる第４実施形態および第５実施形態と異なる差動増幅回路構成を第６実施形態として図６に示す。

図６は図３の差動増幅回路を改良したもので図３と同じ構成要素は同じ符号で表している。図６の差動増幅回路は図３におけるpMOSトランジスタペア１の共通ソースと第１の電源であるVDDとの間にゲートがバイアス回路３で発生するバイアス電圧Vbp1（第１のバイアス電圧）に接続されたpMOSトランジスタM7を挿入した構成で、他の部分は図３と同一である。図６においてトランジスタM7（第７のトランジスタ）はバイアス電圧Vbp1に対応した定電流回路として動作する。

サンプリング期間ではスイッチS1,S2がオンしてバイアス電流および動作点が設定される。出力電圧Vom,VopはトランジスタM1,M3のゲート電位およびトランジスタM2,M4のゲート電位と一致して、それぞれVop=Vs+Vgs3,Vom=Vs+Vgs4となる。ここでVs,Vgs3,Vgs4はトランジスタペア２の共通ソースの電位およびトランジスタM3,M4のソース・ゲート間電圧である。このときのトランジスタM1,M2のそれぞれのバイアス電流は定電流トランジスタM7の電流値の1/2ずつとなり、これはバイアス回路３によりプロセス変動、電源電圧変動および温度変動による影響が最小限に抑えることができる。また、サンプリング期間の出力電圧動作点は入力端子の電圧Vip,Vimとは独立にバイアス電流、デバイス特性とトランジスタ寸法により設定される。

増幅出力期間ではサンプリング期間に設定された出力電圧を基準に差動入力電圧が増幅されて出力端子Vom,Vopより出力される。このとき入力信号の同相入力電圧が変動しても、トランジスタM1とM2に流れる電流の和はトランジスタM7が定電流回路として動作するため変動しない。また、トランジスタM5,M6の並列抵抗値が同相出力電圧の変動を抑えるよう増減して、トランジスタペア２の共通ソース電位が変わるため、同相出力電圧変動が抑えられる。これにより差動入力電圧を効率よく増幅して出力することができる

図３の構成は同相入力電圧変動に対して、バイアス電流が変わるのに対して、図６の構成はバイアス電流が変わらないため、図３の構成よりも同相入力電圧変動に対する出力電圧変動が小さく抑えられる。また定電流源トランジスタM7が挿入されることにより、電源電圧除去比はさらに高くなる。さらに、プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという第３実施形態の特徴も同様に有している。

［第７実施形態］
第５実施形態および第６実施形態は定電流トランジスタM7を設けることで、同相入力電圧変動に対してバイアス電流変動がほとんどない構成であるが、それらは定電流回路が必要であるとともに、定電流トランジスタM7は飽和領域で動作するため出力レンジが小さくなる。そこで、第７実施形態としてバイアス回路が不要で、広い出力レンジも確保しながら、同相入力電圧変動に対してバイアス電流変動が小さな差動増幅回路を図７に示す。

図７は図１の第１実施形態にをもとに改良した回路構成を示しており、図１と同じ構成要素には同一符号を与えている。この差動増幅回路構成は図１におけるpMOSトランジスタペア１の共通ソースと第１の電源であるVDDの間にゲートが出力端子Vom,Vopに接続されたpMOSトランジスタM8,M9（第８および第９のトランジスタ）を挿入したことが特徴であり、他の部分は図１と同一である。

図７において電源VDDがnMOSトランジスタとpMOSトランジスタのしきい値電圧の和よりも高ければ、トランジスタM8,M9はトランジスタM5,M6と同様に線形領域で動作して抵抗と等価の作用を有する。このトランジスタM8,M9による並列抵抗は、入力端子Vip,Vimの差動入力電圧の変化に対しては一方の抵抗が上がると他方が下がり相殺されるためおおよそ一定なのに対して、同相入力電圧に対しては同相入力電圧が高くなると抵抗値が下がり、低くなると抵抗値が上がる。

したがってサンプリング期間に入力電圧としてVip=Vim=Vrefが与えられる場合、参照電圧Vrefが高いとトランジスタM8,M9による並列抵抗が下がりトランジスタペア１の共通ソース電位が高くなるため、図１に示したトランジスタペア１の共通ソースが電源電圧VDDに直接接続されている場合よりも参照電圧Vrefの変動に対するバイアス電流の変動が抑えられる。すなわち図７の回路構成は図１の回路構成よりもサンプリング期間に与えられる同相入力電圧変動によるバイアス電流変動が小さく、これは増幅出力期間でも同様の効果を有する。

図７の構成はトランジスタM8,M9のゲートが出力端子Vom,Vopに接続されるためバイアス回路が不要であり、トランジスタM8,M9は線形領域で動作するのでソース・ドレイン間電圧が小さく出力レンジを大きくすることが可能である。また他の実施形態と同様に、同相入力電圧変動に対する出力電圧変動を低くでき、電源電圧除去比も高くできる。さらに、プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという特徴を有している。

なお、図７は図１の構成にトランジスタM8,M9を設けた差動増幅回路であるが、図３および図４の構成にも同様にして適用でき、同相入力電圧変動によるバイアス電流変動を小さくできるという効果を与えられる。

［第８実施形態］
これまでに示した実施形態は入力用のpMOSトランジスタペア１およびnMOSトランジスタペア２のそれぞれドレインが直接出力端子Vom,Vopに接続している構成であったが、増幅器のゲインをさらに上げることのできる構成として、それぞれのトランジスタペアをカスコード構成とした実施形態を図８に示す。

図８は図１において、pMOSトランジスタM1,M2のドレインと出力端子Vom,Vopの間にpMOSトランジスタM11,M12を、nMOSトランジスタM3,M4と出力端子Vom,Vopの間にnMOSトランジスタM13,M14を挿入したカスコード構成としている。トランジスタM11,M12のゲートはバイアス回路６より発生するバイアス電圧Vbp2に、トランジスタM13,M14のゲートはバイアス回路７より発生するバイアス電圧Vbn2に接続され、トランジスタM1,M2,M3,M4が飽和領域で動作するような電圧に設定する。

このようなカスコード構成は等価的にトランジスタM1,M2およびM3,M4の出力抵抗を上げる効果があり、CMOS反転増幅器のゲインを上げることができる。なお、この実施形態では図１に基づいて適用しているが、図３、図４、図５、図６および図７の構成にも同様に適用してゲインを上げることができる。

このように各トランジスタペアをカスコード構成としてゲインを高くしても、同相入力に対してはトランジスタM5,M6のゲート入力に対するゲインも上がるため、同相モードゲインを抑えながら差動モードゲインのみが高くなり、同相入力電圧変動に対する出力電圧変動は抑えられるとともに、電源電圧除去比も高く保つことができる。プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという特徴を有している。

［第９実施形態］
これまでに示した実施形態の出力動作点電圧はVom=Vgs3+Vs,Vop=Vgs4+Vsである。ここでVgs3,Vgs4はトランジスタM3,M4のゲート・ソース間電圧で、Vsはトランジスタペア２の共通ソースの電位である。しかしながら、後段の回路構成や使用電源電圧によっては、この動作点をシフトすることが望まれる使用形態がある。図９に出力動作点をシフト可能とする第９実施形態を示す。

図９は図１の回路構成に出力動作点をシフト可能とする実施形態を適用した回路構成である。同一構成要素には同一符号が与えられており図１と異なるのは、トランジスタM5,M6と直列に制御信号P2がゲートに接続したスイッチトランジスタM16,M17が設けられるとともに、それらと並列にトランジスタM15,M18が設けられ、トランジスタM15のゲートはバイアス回路８で発生するバイアス電圧Vcomに、トランジスタM18のゲートは制御信号P1に接続されている。なお、トランジスタM15,M18のトランジスタ寸法はトランジスタM5とM6およびトランジスタM16とM17をそれぞれ並列接続したのと同じ寸法が適している。

この構成において、サンプリング期間ではP1=1,P2=0としてトランジスタM18をオン、トランジスタM16,M17をオフとする。これにより、このときのトランジスタペア２の共通ソース電位Vsはバイアス電流とトランジスタM15およびM18の直列のオン抵抗により決まる。また、容量C1,C2にはトランジスタM3,M4のゲート電圧がサンプリングされる。

増幅出力期間ではP1=0,P2=1としてトランジスタM18をオフ、トランジスタM16,M17をオンとする。入力端子Vip,Vimの入力電圧が一定でバイアス電流が変化せず各トランジスタ特性が理想的にマッチングしている仮定すると、トランジスタM5,M6の並列抵抗はサンプリング期間のトランジスタM15のオン抵抗と等しくなるように、出力端子電圧Vom,Vopが変化する。このため、トランジスタM15およびM18のトランジスタ寸法がトランジスタM5とM6およびトランジスタM16とM17を並列接続した寸法とすると、出力端子電圧Vom,Vopはサンプリング期間にM15のゲートに与えられた電圧Vcomとなる。

なおこのとき、入力オフセット電圧は容量C1,C2に保持されているため、トランジスタM1とM3によるCMOS反転増幅器のゲインとトランジスタM2とM4によるCMOS反転増幅器のゲインが一致していれば、出力電圧VomおよびVopの電圧シフト量は等しくなるため、差動出力オフセット電圧はサンプリング期間から変化しない。

このように図９に示す構成を用いることにより、オフセット電圧の増加なしに出力の動作点電圧を任意にシフト可能であるため、設計の自由度が高くなる。なお、図９は図１に適用した回路構成であるが、図３、図４、図５、図６および図７の差動増幅回路の構成にも同様に適用することができる。

なお、図９の構成を適用しても、他の優位点は損なわれずに同相入力電圧変動に対する出力電圧変動は抑えられるとともに、電源電圧除去比も高く保つことができる。また、プシュプル型CMOS反転増幅器構成によりゲイン帯域積が高く、サンプリング期間のオフセット電圧保持動作により出力オフセット電圧も抑制できるという特徴を有している。

以上に、第１から第９の実施形態を示してきたが、すべての実施形態において、トランジスタの極性および電源電圧を入れ替えた回路構成が可能であり、同様な効果を実現できる。

本発明を適用した差動増幅回路を並列型Ａ／Ｄ変換器の比較器として用いると、同一の電流でもゲイン帯域積が広く低オフセット電圧の増幅回路であるため、高速低消費電力で精度の高いＡ／Ｄ変換器が実現できる。また、同相入力電圧変動に対する出力電圧変動が抑制されるため、オフセット電圧保持用の容量を小さくすることができ、小面積のＡ／Ｄ変換器が実現できる。また、電源電圧変動に影響されにくいＡ／Ｄ変換器ができる。

本発明は並列Ａ／Ｄ変換器を例に説明を行ったが、本発明の差動増幅回路構成は他の方式のＡ／Ｄ変換器にも適用可能であるとともに、差動入力信号を扱う用途に関しても有用である。

１ 第１のトランジスタペア
２ 第２のトランジスタペア
３ 出力電圧Vbp1（第１のバイアス電圧）のバイアス回路
６ 出力電圧Vbp2のバイアス回路
７ 出力電圧Vbn2のバイアス回路
８ 出力電圧Vcomのバイアス回路
１１ 初段の差動増幅回路
１２ ２段目の差動増幅回路
３０ 出力電圧Vbpのバイアス回路
４０ 従来の差動増幅回路のバイアス回路
１０１ 比較器
１０２ 参照電圧発生用直列抵抗アレイ
１０３ ラッチ回路
１０４ デコーダ回路
VDD 第１の電源電圧
GND 第２の電源電圧
Vin,Vip,Vim 入力端子およびその電圧値
Vout,Vop,Vom 出力端子およびその電圧値
Vbn,Vbp,Vbp1,Vbn2,Vbp2 バイアス電圧端子およびその電圧値
VREF Ａ／Ｄ変換器用基準電圧端子
V1,Vm-2,Vm-1 変列型Ａ／Ｄ変換器の参照電圧
Vref,Vrefp,Vrefm 参照電圧入力端子およびその電圧値
Vcom 同相電圧入力端子およびその電圧値
Vgsp,Vgsn,Vgs3,Vgs4 トランジスタのソース・ゲート間電圧
Vs 第２トランジスタペアの共通ソースの電位
M1,M2,M3,M4 プシュプル型CMOS反転増幅器用トランジスタ
M21,M22,M23,M24 プシュプル型CMOS反転増幅器用トランジスタ
M31,M32 プシュプル型CMOS反転増幅器用トランジスタ
M41,M42,M43,M44 定電流負荷型CMOS反転増幅器用トランジスタ
M5,M6,M8,M9,M15 線形領域動作トランジスタ
M45,M46,M55,M56 線形領域動作トランジスタ
M7,M47 差動対用定電流トランジスタ
M11,M12,M13,M14 カスコード型トランジスタ
M16,M17,M18 スイッチトランジスタ
M33,M53,M54,M57 バイアス回路用トランジスタ
Ibias 定電流源
S1,S2,S31,S32,S41,S42 帰還用スイッチ
S3,S4,S5,S6,S11,S12,S121,S22 電圧印加用スイッチ
C1,C2,C3,C4,C11,C12,C21,C22 サンプリング容量
A1,A2 差動増幅器
P1,P2 制御信号入力端子

Claims (8)

1. 第１および第２の入力端子を有する差動入力端子と、第１および第２の出力端子を有する差動出力端子と、ゲートに差動入力信号が与えられドレインが差動出力端子に接続されソースが共通の第１および第２のトランジスタからなる第１トランジスタペアと、前記差動入力端子に一端が接続された第１および第２の容量と、前記第１および第２の容量の他端がゲートに接続されドレインが差動出力端子に接続されソースが共通の前記第１トランジスタペアと反極性の第３および第４のトランジスタからなる第２トランジスタペアと、前記第２トランジスタペアのゲートと差動出力端子との間に設けられた第１および第２のスイッチとを有する、２組のプシュプル構成のCMOS反転増幅器からなる差動増幅器であって、前記第１および第２のスイッチをオン状態とすることでオフセット電圧を前記第１の容量および第２の容量にサンプリングしてオフセット電圧を低減可能とする差動増幅回路において、
   前記第１トランジスタペアの共通ソースは第１の電源に直接または間接的に接続され、前記第２トランジスタペアの共通ソースは第２トランジスタペアと同極性の第５および第６のトランジスタを介して第２の電源に接続されるとともに、前記第５および第６のトランジスタのゲートはそれぞれ前記第１の出力端子および第２の出力端子に接続されていることを特徴とする差動増幅回路。
2. 前記第１のトランジスタペアのゲートが前記差動入力端子に直接接続されていることを特徴とする請求項１に記載の差動増幅回路。
3. 前記第１のトランジスタペアのゲートが前記第２のトランジスタペアのゲートに直接接続されていることを特徴とする請求項１に記載の差動増幅回路。
4. 前記第１のトランジスタペアのゲートと差動入力端子との間にさらに第３および第４の容量が設けられるとともに、前記第１のトランジスタペアのゲートには一端が第１のバイアス電圧に接続された第３および第４のスイッチが接続され、前記第３および第４のスイッチは前記第１および第２のスイッチと同期してオン状態をとることを特徴とする請求項１に記載の差動増幅回路。
5. 前記第１のトランジスタペアの共通ソースと前記第１の電源との間に、ゲートが第１のバイアス電圧に接続された第１トランジスタペアと同極性の第７のトランジスタが設けられていることを特徴とする、請求項１から３のいずれか一項に記載の差動増幅回路。
6. 前記第１のトランジスタペアの共通ソースと前記第１の電源との間に、第１のトランジスタペアと同極性の第８および第９のトランジスタがさらに設けられ、第８および第９のトランジスタのゲートはそれぞれ第１の出力端子および第２の出力端子に接続されていることを特徴とする、請求項１から４のいずれか一項に記載の差動増幅回路。
7. 少なくとも２個の差動増幅回路を直列接続して構成される２段増幅回路であって、後段の増幅回路に請求項１、請求項２、請求項３、請求項４、請求項５または請求項６に記載の差動増幅回路が用いられていることを特徴とする２段構成増幅回路。
8. 複数の参照電圧と入力信号電圧とを比較する複数の比較器を有するＡ／Ｄ変換器において、前記比較器はオフセット電圧を抑圧する差動増幅回路で構成され、前記差動増幅回路は請求項１、請求項２、請求項３、請求項４、請求項５、請求項６または請求項７に記載の差動増幅回路を用いていることを特徴とするＡ／Ｄ変換器。

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