JP2009060376A - 増幅回路、これを用いたサンプルホールド回路及びこれを用いたアナログ−デジタル変換器 - Google Patents

Abstract

【課題】消費電力を増大させることなく同相電圧を参照電圧に収束させて、かつ、出力電圧範囲の広い増幅回路を提供する。
【解決手段】正相入力信号をゲート端子で受け、逆相出力信号をドレイン端子から出力するトランジスタ１０１と；逆相入力信号をゲート端子で受け、正相出力信号をドレイン端子から出力するトランジスタ１０２と；第１の電源からトランジスタ１０１にバイアス電流を供給する電流源１０３と；第１の電源からトランジスタ１０２にバイアス電流を供給する電流源１０４と；正相出力信号及び逆相出力信号の同相電圧を検出する検出回路１０５と；同相電圧と参照電圧との電圧差を増幅し、増幅信号を出力する増幅器１０６と；第１及び第２のトランジスタのソース端子と、第２の電源との間に接続され、増幅信号をゲート端子で受け、線形領域で動作する第３のトランジスタ１０７と；を具備する。
【選択図】図１

Description

本発明は、差動増幅回路、これを用いたサンプルホールド回路及びこれを用いたアナログ−デジタル変換器に関する。

一般に、サンプルホールド回路には、差動増幅回路が用いられ、サンプルモード時とホールドモード時とで上記差動増幅回路の接続を切り替える。具体的には、サンプルモード時には上記差動増幅回路は開ループで動作し、正相入力電圧Ｖinp及び逆相入力電圧ＶinmがキャパシタＣsp及びＣsmに充電される。一方、ホールドモード時には、上記キャパシタＣsp及びＣsmが上記差動増幅回路の入出力間に帰還素子として接続され、サンプルモード時に充電された差動入力電圧を増幅した正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmが負荷キャパシタＣlp及びＣlmに夫々出力される。

従来、非特許文献１では、サンプルホールド回路に用いられる増幅回路としてテレスコーピック型の増幅回路が用いられている。テレスコーピック型の増幅回路は、差動対を持ち、電源とグラウンドとの間に飽和領域で動作するトランジスタが３段縦積みされている。

一方、非特許文献２では、差動対を持たないソース接地型増幅回路を用いてサンプルホールド回路を実現している。ソース接地型増幅回路では入力信号を受けるトランジスタのソースをグラウンドに接地させており、テレスコーピック型の増幅回路に比べて飽和領域で動作させるトランジスタ数が１つ少ないため、出力電圧範囲を広く確保できる。
IEEE Journal of Solid-State Circuit Volume 38, Issue 12, pp. 2131-2139, Dec. 2003. "A 69-mW 10-bit 80-MSample/s Pipelined CMOS ADC" IEEE Journal of Solid-State Circuit Volume 38, No. 2, pp. 369-373, Feb. 2003. "A 10-b 30-MS/s Low-Power Pipelined CMOS A/D Converter Using a Pseudodifferential Architecuture."

非特許文献１記載のテレスコーピック型の増幅回路では、電源とグラウンドとの間に飽和領域で動作するトランジスタを３段縦積みしていているため、出力電圧範囲を確保しづらい。更に近年、回路の低消費電力化への要請及びトランジスタの微細化等のため電源電圧の電位は低くなる傾向にあり、出力電圧範囲の確保がより困難となる。

通常、差動信号を増幅する増幅回路では、出力電圧が飽和しないように同相電圧を検出すると共に、上記同相電圧を参照電圧に収束させるコモンモードフィードバック（以下、単にＣＭＦＢと称する）回路が用いられる。

非特許文献２記載のソース接地型の増幅回路は差動対を持たないため、これを用いてサンプルホールド回路を構成すると、ホールドモード時にＣＭＦＢ回路のループ利得が小さくなり、同相電圧を参照電圧に収束させにくい。また、上記ループ利得を増やすために利得段を増やせば消費電力が増大する。

従って、本発明は、消費電力を増大させることなく同相電圧を参照電圧に収束させて、かつ、出力電圧範囲の広い増幅回路を提供することを目的とする。

本発明の一態様に係る増幅回路は、第１及び第２の電源と；正相入力信号をゲート端子で受け、増幅された逆相出力信号をドレイン端子から出力する第１のトランジスタと；逆相入力信号をゲート端子で受け、増幅された正相出力信号をドレイン端子から出力する第２のトランジスタと；前記第１の電源と前記第１のトランジスタのドレイン端子との間に接続され、前記第１のトランジスタにバイアス電流を供給する第１の電流源と；前記第１の電源と前記第２のトランジスタのドレイン端子との間に接続され、前記第２のトランジスタにバイアス電流を供給する第２の電流源と；前記正相出力信号及び逆相出力信号の同相電圧を検出する検出回路と；前記同相電圧と参照電圧との電圧差を増幅し、増幅信号を出力する増幅器と；前記第１及び第２のトランジスタのソース端子と前記第２の電源との間に接続され、前記増幅信号をゲート端子で受けて線形領域で動作する第３のトランジスタと；を具備する。

本発明によれば、消費電力を増大させることなく同相電圧を参照電圧に収束させて、かつ、出力電圧範囲の広い増幅回路を提供できる。

以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る増幅回路は、ＮＭＯＳトランジスタ１０１、１０２及び１０７、電流源１０３及び１０４、同相電圧検出回路１０５、増幅器１０６及びキャパシタ１０８を有する。同相電圧検出回路１０５、増幅器１０６及びＮＭＯＳトランジスタ１０７で形成されるループは、ＣＭＦＢ回路として動作する。

ＮＭＯＳトランジスタ１０１のゲート端子には正相入力信号Ｖinpが入力され飽和領域で動作し、ドレイン端子から逆相出力信号Ｖoutmが取り出される。ＮＭＯＳトランジスタ１０２のゲート端子には逆相入力信号Ｖinmが入力され飽和領域で動作し、ドレイン端子から正相出力信号Ｖoutpが取り出される。また、ＮＭＯＳトランジスタ１０１及び１０２のソース端子は後述するＮＭＯＳトランジスタ１０７のドレイン端子に共通に接続される。

電流源１０３及び１０４は夫々、ＮＭＯＳトランジスタ１０１及び１０２に電源ＶＤＤから同量のバイアス電流Ｉｂを供給する電流源である。

同相電圧検出回路１０５は、正相出力信号Ｖoutp及び逆相出力信号Ｖoutmの同相電圧Ｖoutcを検出する。同相電圧検出回路１０５によって検出された同相電圧Ｖoutcは増幅器１０６の非反転入力端子に入力される。

同相電圧検出回路１０５の一例について図２を用いて説明する。
図２に示すスイッチトキャパシタ回路のスイッチＳＷ２０１、ＳＷ２０２、ＳＷ２０３、ＳＷ２２１、ＳＷ２２２及びＳＷ２２３は、本実施形態に係る増幅回路を用いたサンプルホールド回路の動作モードに従ってＯＮ／ＯＦＦを切り替える。具体的には、サンプルモード時にはスイッチＳＷ２０１、ＳＷ２０２及びＳＷ２０３がＯＮ、スイッチＳＷ２２１、ＳＷ２２２及びＳＷ２２３がオフとなり、制御電圧ＶｃがキャパシタＣ２１１及びＣ２１２の両端に印加される。一方、ホールドモード時にはスイッチＳＷ２２１、ＳＷ２２２及びＳＷ２２３がＯＮ、スイッチＳＷ２０１、ＳＷ２０２及びＳＷ２０３がＯＦＦとなり、正相出力電圧Ｖoutpと逆相出力電圧Ｖoutmとの電位差はキャパシタＣ２１１及びＣ２３１と、キャパシタＣ２１２及びＣ２３２とで等分に分圧されるので、出力同相電圧Ｖoutcは上記正相出力電圧Ｖoutpと逆相出力電圧Ｖoutmの同相成分、即ち、（Ｖoutp＋Ｖoutm）／２となる。

増幅器１０６は、非反転入力端子に入力される同相電圧Ｖoutc及び反転入力端子に入力される参照電圧Ｖrefcの電圧差を増幅し、増幅信号Ｖampを出力する。ここで、ＣＭＦＢ回路のループ利得が十分大きければ、非反転入力端子と反転入力端子の電位差が０になるため、同相電圧Ｖoutcは参照電圧Ｖrefcに収束する。

増幅器１０６の一例について図３を用いて説明する。
図３に示す増幅器では、ＮＭＯＳトランジスタＭ３０１のゲート端子を非反転入力端子、ＮＭＯＳトランジスタＭ３０２のゲート端子を反転入力端子としており、ＮＭＯＳトランジスタＭ３０２のドレイン端子から増幅信号Ｖampが取り出される。ＰＭＯＳトランジスタＭ３０３、Ｍ３０４、Ｍ３０５及びＭ３０６は能動負荷として動作し、ＮＭＯＳトランジスタＭ３０７は、テール電流源として動作する。

また、同相電圧検出回路１０５及び増幅器１０６は、図４に示すように１つの回路でまとめて構成してもよい。図４の回路では、ＮＭＯＳトランジスタＭ４０１及びＭ４０２のゲート端子にて正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmのペアを受け、ＮＭＯＳトランジスタＭ４０３のゲート端子で参照電圧Ｖrefcを受ける。

ＰＭＯＳトランジスタＭ４０６及びＭ４０７はアスペクト比が等しく、カレントミラーを形成して同量のバイアス電流を電源ＶＤＤより供給する能動負荷回路である。ＮＭＯＳトランジスタＭ４０４及びＭ４０５はアスペクト比が等しく、共通の電源Ｖbiasで駆動される。

ＮＭＯＳトランジスタＭ４０１、Ｍ４０２及びＭ４０３のソース端子はグラウンド電源ＧＮＤに接地され、線形領域で動作する。また、ＮＭＯＳトランジスタＭ４０１及びＭ４０２のアスペクト比は等しく、ＮＭＯＳトランジスタＭ４０３のアスペクト比はこれらの２倍である。

ＮＭＯＳトランジスタＭ４０１、Ｍ４０２及びＭ４０３のドレイン電流はゲート電位に比例するため、ＮＭＯＳトランジスタＭ４０１及びＭ４０２のドレイン電流の合計は正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmの和、即ち同相電圧Ｖoutcを２倍した電圧値に比例する。また、ＮＭＯＳトランジスタＭ４０３のドレイン電流は参照電圧Ｖrefcを２倍した電圧値に比例する。

従って、正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmの和は、参照電圧Ｖrefcを２倍した電圧値に近づくと共に、これらの差に相当する電流がＮＭＯＳトランジスタＭ４０５のドレイン端子から取り出され、電流−電圧変換されて増幅信号Ｖampが出力される。

ＮＭＯＳトランジスタ１０７は、増幅器１０６からの増幅信号をゲート端子で受け、線形領域で動作する。一般に、飽和領域に比べて線形領域で動作する方がドレイン−ソース間電圧を抑えられるので、図１の増幅回路はテレスコーピック型の増幅回路に比べて出力電圧範囲が広い。ＮＭＯＳトランジスタ１０７のソース端子はグラウンド電源ＧＮＤに接地されている。

キャパシタ１０８は、位相補償用のキャパシタであり、本実施形態に係る増幅回路のどこに接続するかは特に限定しないが、例えば図１のようにＮＭＯＳトランジスタ１０７とグラウンド電源ＧＮＤとの間に接続する。図１の増幅回路におけるＣＭＦＢ回路は、増幅器１０６及びＮＭＯＳトランジスタ１０７の２段アンプ構成になっているので、発振を防ぐために位相補償が必要となる。キャパシタ１０８は、増幅器１０６の帯域を十分低くすることで位相補償を行っている。

以下、図５Ａ及び図５Ｂに示すソース接地型増幅回路と比較することにより、本実施形態に係る増幅回路の動作について更に詳しく説明する。
図５Ａに示す増幅回路は、ソース接地型増幅回路の一例であり、ＮＭＯＳトランジスタＭ５０１及びＭ５０２、ＰＭＯＳトランジスタＭ５０３及びＭ５０４及び同相電圧検出回路５０５を含む。

ＮＭＯＳトランジスタＭ５０１及びＭ５０２のソース端子がグラウンド電源ＧＮＤに接地され、これらのゲート端子は正相入力電圧Ｖinp及び逆相入力電圧Ｖinmを夫々受け、これらのドレイン端子より逆相出力電圧Ｖoutm及び正相出力電圧Ｖoutpが夫々取り出される。

ＰＭＯＳトランジスタＭ５０３及びＭ５０４は、同相電圧検出回路５０５で検出される出力同相電圧Ｖoutcに応じたバイアス電流を電源ＶＤＤよりＮＭＯＳトランジスタＭ５０１及びＭ５０２に夫々供給する電流源として動作する。

同相電圧検出回路５０５は、正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmの同相電圧Ｖoutcが参照電圧Ｖrefcに近づくようにＰＭＯＳトランジスタＭ５０３及びＭ５０４のゲート電位を制御する。

図５Ａの増幅回路の場合、ＣＭＦＢ回路は電流源として動作するＰＭＯＳトランジスタＭ５０３及びＭ５０４を利得段とする１段アンプである。従って、上記ＣＭＦＢ回路のループ利得はＰＭＯＳトランジスタＭ５０３及びＭ５０４のトランスコンダクタンスと出力抵抗の積である。

図５Ａの増幅回路を用いてサンプルホールド回路を構成する場合、ホールドモード時にはＮＭＯＳトランジスタＭ５０１及びＭ５０２のゲート端子とドレイン端子とがキャパシタＣsp及びＣsmを介してダイオード接続されるため、ＰＭＯＳトランジスタＭ５０３及びＭ５０４の出力抵抗はＮＭＯＳトランジスタＭ５０１及びＭ５０２のトランスコンダクタンスの逆数である。従って、ＮＭＯＳトランジスタＭ５０１及びＭ５０２のトランスコンダクタンスをgm501、ＰＭＯＳトランジスタＭ５０３及びＭ５０４のトランスコンダクタンスをgm503とすれば、上記ＣＭＦＢ回路のループ利得は以下の式で表される。

ここで、ＮＭＯＳトランジスタＭ５０１及びＭ５０２と、ＰＭＯＳトランジスタＭ５０３及びＭ５０４のバイアス電流は等しいので、数式（１）に示すループ利得は、これらのトランジスタのアスペクト比（ゲート幅／ゲート長）の平方根で決まる。一般に上記アスペクト比はあまり大きくなく、出力同相電圧Ｖoutcを参照電圧Ｖrefcに収束させられない。

一方、図５Ｂに示す増幅回路は、図５Ａの増幅回路の変形例であり、ＮＭＯＳトランジスタＭ５１１及びＭ５１２、ＰＭＯＳトランジスタＭ５１３及びＭ５１４、同相電圧検出回路５１５及び増幅器５１６を含む。

ＮＭＯＳトランジスタＭ５１１及びＭ５１２のソース端子がグラウンド電源ＧＮＤに接地され、これらのゲート端子は正相入力電圧Ｖinp及び逆相入力電圧Ｖinmを夫々受け、これらのドレイン端子より逆相出力電圧Ｖoutm及び正相出力電圧Ｖoutpが夫々取り出される。

ＰＭＯＳトランジスタＭ５１３及びＭ５１４は、増幅器５１６から出力される増幅信号Ｖampに応じたバイアス電流を電源ＶＤＤよりＮＭＯＳトランジスタＭ５１１及びＭ５１２に夫々供給する電流源として動作する。

同相電圧検出回路５１５は、正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmの出力同相電圧Ｖoutcを検出し、この出力同相電圧Ｖoutcを増幅器５１６の非反転入力端子に入力する。

増幅器５１６は、非反転入力端子に入力された出力同相電圧Ｖoutc及び反転入力端子に入力された参照電圧Ｖrefcの電圧差を増幅し、増幅信号ＶampをＰＭＯＳトランジスタＭ５１３及びＭ５１４のゲート端子に出力する。

図５Ｂの増幅回路の場合、ＣＭＦＢ回路は電流源として動作するＰＭＯＳトランジスタＭ５１３及びＭ５１４と、増幅器５１６とを利得段とする２段アンプである。従って、上記ＣＭＦＢ回路のループ利得はＰＭＯＳトランジスタＭ５０３及びＭ５０４による利得と、増幅器５１６による利得との積である。

図５Ｂの増幅回路を用いてサンプルホールド回路を構成する場合、ホールドモード時にはＮＭＯＳトランジスタＭ５１１及びＭ５１２のゲート端子とドレイン端子とがキャパシタＣsp及びＣsmを介してダイオード接続されるため、ＰＭＯＳトランジスタＭ５１３及びＭ５１４の出力抵抗はＮＭＯＳトランジスタＭ５１１及びＭ５１２のトランスコンダクタンスの逆数である。従って、ＮＭＯＳトランジスタＭ５１１及びＭ５１２のトランスコンダクタンスをgm511、ＰＭＯＳトランジスタＭ５１３及びＭ５１４のトランスコンダクタンスをgm513、増幅器５１６の利得をＡとすれば、上記ＣＭＦＢ回路のループ利得は以下の式で表される。

ここで、ＮＭＯＳトランジスタＭ５１１及びＭ５１２と、ＰＭＯＳトランジスタＭ５１３及びＭ５１４のバイアス電流は等しいので、初段の利得は図５Ａの増幅回路と同様にあまり大きくない。しかしながら、次段の利得Ａは増幅器５１６の利得であるから十分に大きく、出力同相電圧Ｖoutcを参照電圧Ｖrefcに収束させることが可能となる。

しかしながら、図５Ｂの増幅回路では出力同相電圧Ｖoutcを参照電圧Ｖrefcに近づく際にバイアス電流の電流量及びＮＭＯＳトランジスタＭ５１１及びＭ５１２のトランスコンダクタンスが変化する。

図５Ｂの増幅回路を用いたサンプルホールド回路では、ホールドモード時にキャパシタＣsp及びＣsmに電荷が充電され、ホールドモード時にＮＭＯＳトランジスタＭ５１１及びＭ５１２のゲート−ドレイン間に接続される。キャパシタＣsp及びＣsmの一端は入力インピーダンスが非常に高いＮＭＯＳトランジスタＭ５１１及びＭ５１２のゲート端子に接続されるため、両端の電位差は一定である。従って、出力同相電圧ＶoutcがＣＭＦＢ回路によって変化すればＮＭＯＳトランジスタＭ５１１及びＭ５１２のゲート電位も同様に変化する。ＮＭＯＳトランジスタＭ５１１及びＭ５１２のソース端子は接地されているため、ゲート電位が変化すればゲート−ソース間電圧及びバイアス電流量が変化する。また、これによってＮＭＯＳトランジスタＭ５１１及びＭ５１２のトランスコンダクタンスが変化する。

図５Ｂの増幅回路を用いたサンプルホールド回路は、ホールドモード時に負荷キャパシタＣlp及びＣlmに正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmを夫々充電することになる。この充電速度は、ＮＭＯＳトランジスタＭ５１１及びＭ５１２のトランスコンダクタンス及びバイアス電流量によって決まる。出力同相電圧Ｖoutcを参照電圧Ｖrefcに近づける際に上記トランスコンダクタンス及びバイアス電流量が小さくなれば、充電速度が低下し、サンプルホールド回路は所望の動作速度を達成できなくなる。従って、図５Ｂの増幅回路では上記充電速度の低下を見込んで、バイアス電流量に余裕を持たせる必要がある。

次に、図１の増幅回路について説明する。ＮＭＯＳトランジスタ１０１及び１０２の出力同相電圧Ｖoutcに対するトランスコンダクタンスは、以下の式で表される。

ここで、gm101はＮＭＯＳトランジスタ１０１及び１０２のトランスコンダクタンス、ro107lはＮＭＯＳトランジスタ１０７の線形領域における出力抵抗とする。

数式（３）より、図１の増幅回路を用いたサンプルホールド回路のホールドモード時において、ＮＭＯＳトランジスタ１０７のゲート電位に対するＮＭＯＳトランジスタ１０１及び１０２のドレイン電位の利得は、以下の式で表される。

ここで、gm107lはＮＭＯＳトランジスタ１０７の線形領域におけるトランスコンダクタンスとする。同じドレイン電流が流れる場合、飽和領域に比べて線形領域で動作するトランジスタのトランスコンダクタンスは小さいため、gm107l／2gm101は０デシベル以下である。また、線形領域のトランジスタの出力抵抗は飽和領域のトランジスタのトランスコンダクタンスの逆数程度の大きさである。従って、数式（４）で求められる利得は、出力同相電圧Ｖoutcを参照電圧Ｖrefcに収束させられるほど大きな値でない。

しかしながら、図１の増幅回路はＮＭＯＳトランジスタ１０７及び増幅器１０６の２段増幅を行うため、ＣＭＦＢ回路のループ利得は数式（４）で求められる利得に増幅器の利得Ａが加わり、以下の式で表される。

前述したように、ＮＭＯＳトランジスタ１０７による利得はあまり大きくないが、増幅器１０６の利得Ａは十分大きな値であるため、図１の増幅回路におけるＣＭＦＢ回路によれば出力同相電圧Ｖoutcを参照電圧Ｖrefcに収束させることが可能となる。

図１の増幅回路では、電流源１０３及び１０４が供給するバイアス電流Ｉｂは一定であるため、図５Ｂの増幅回路とは異なり、ＮＭＯＳトランジスタ１０１及び１０２のトランスコンダクタンスは変化しない。従って、ホールドモード時において負荷キャパシタＣlp及びＣlmへの充電速度が低下しないため、バイアス電流に余裕を持たせる必要が無く、消費電力は増大しない。

以上説明したように、本実施形態に係る増幅回路ではバイアス電流量を一定にして、線形領域で動作するソース接地のトランジスタと増幅器との２段アンプでＣＭＦＢ回路を構成している。従って、本実施形態に係る増幅回路を用いてサンプルホールド回路を構成すれば、ホールド時においても出力同相電圧を参照電圧に収束させられると共に、広い出力電圧範囲及び消費電力の低減を期待できる。

（第２の実施形態）
図６に示すように、本発明の第２の実施形態に係る増幅回路は、ＮＭＯＳトランジスタ１０１、１０２及び１０７、電流源１０３及び１０４、同相電圧検出回路１０５、増幅器１０７、キャパシタ６１１及び６１２を有する。図６の増幅回路は図１の増幅回路からキャパシタ１０８を取り除き、新たにキャパシタ６１１及び６１２を設けている。以下の説明では、図６において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。

キャパシタ６１１はＮＭＯＳトランジスタ１０７のゲート端子とＮＭＯＳトランジスタ１０１のドレイン端子との間に接続され、キャパシタ６１２はＮＭＯＳトランジスタ１０７のゲート端子とＮＭＯＳトランジスタ１０２のドレイン端子との間に接続される。

図６の増幅回路では、前述した数式（３）で求められる利得の値が０デシベル以下となるように調整しているものとする。尚、このような調整は例えばgm107lがgm101の１／５程度になるようにすることで実現できる。数式（３）で求められる利得の値を０デシベル以下となるようにすれば、ホールドモード時にＣＭＦＢ回路は実質的に１段アンプとなるから、位相補償が不要となる。

一方、図６の増幅回路を用いたサンプルホールド回路は、サンプルモード時には増幅回路が開ループで動作するため、ＮＭＯＳトランジスタ１０１及び１０２の飽和領域における出力抵抗をro101とすれば、出力抵抗は以下の式で表すことができる。

従って、サンプルモード時には、ＮＭＯＳトランジスタ１０７のゲート電位に対するＮＭＯＳトランジスタ１０１及び１０２のドレイン電位の利得は以下の式で表すことができる。

数式（７）で求められる利得は０デシベルより十分大きい。従って、図６の増幅回路を用いたサンプルホールド回路におけるＣＭＦＢ回路は、サンプルモード時には２段アンプとなるので、発振を防ぐために位相補償が必要となる。

しかしながら、図１のように位相補償のためのキャパシタを接続すれば、位相補償が不要なホールドモード時にも増幅器１０６の負荷キャパシタンスが増えることになり、ＣＭＦＢ回路の帯域が狭くなる。帯域が狭くなれば、出力同相電圧Ｖoutcを参照電圧Ｖrefcに収束させるまでの速度が遅くなるため、回路の動作スピードが低下する。

一方、増幅器１０６から見たキャパシタ６１１及び６１２のキャパシタンスは、ＮＭＯＳトランジスタ１０７のミラー効果により実際よりも大きく見える。ＮＭＯＳトランジスタ１０７のゲート電位に対するＮＭＯＳトランジスタ１０１及び１０２のドレイン電位の利得をＡfとすれば、増幅器１０６から見たキャパシタ６１１及び６１２のキャパシタンスは、実際のキャパシタンスの（１＋Ａf）倍に見える。

従って、サンプルモード時には数式（７）より利得Ａfは十分大きいため、増幅器１０６の負荷キャパシタンスは大きくなり、位相補償の効果が得られる。一方、ホールドモード時には利得Ａfは前述したように０デシベル以下に調整されているから、増幅器１０６の負荷キャパシタンスは、実際のキャパシタンスの高々２倍程度までしか大きくならないため、図１の増幅回路に比べて位相補償用のキャパシタのキャパシタンスを抑えられ、ＣＭＦＢ回路が広帯域化する。

以下、キャパシタ６１１及び６１２による位相補償の効果について図７を用いて説明する。
図７上段は、図６の増幅回路を用いたサンプルホールド回路（以下、単にサンプルホールド回路７２０と称する）のホールドモード時におけるＣＭＦＢ回路の振幅特性７０１、図６の増幅回路からキャパシタ６１１及び６１２を除いた回路を用いたサンプルホールド回路（以下、単にサンプルホールド回路７３０と称する）のサンプルモード時におけるＣＭＦＢ回路の振幅特性７０２及びサンプルホールド回路７２０のサンプルモード時におけるＣＭＦＢ回路の振幅特性７０３を夫々示している。図７下段は、サンプルホールド回路７２０のホールドモード時におけるＣＭＦＢ回路の位相特性７１１、サンプルホールド回路７３０のサンプルモード時におけるＣＭＦＢ回路の位相特性７１２及びサンプルホールド回路７２０のサンプルモード時におけるＣＭＦＢ回路の位相特性７１３を夫々示す。

回路の発振の有無を確認するには、利得が０デシベル時の位相余裕を見ればよい。利得が０デシベル時の位相余裕が０度未満であれば回路は発振する。利得特性７０１の０デシベル時に対応する位相余裕は９０度程度あり、サンプルホールド回路７２０のホールドモード時にＣＭＦＢ回路は発振しないことを確認できる。また、利得特性７０３の０デシベル時に対応する位相余裕は６０度程度あり、サンプルホールド回路７２０のサンプルモード時にＣＭＦＢ回路は発振しないことを確認できる。

更に、サンプルホールド回路７２０は、サンプルモード時に比べてホールドモード時の方が主要極周波数が高く、出力同相電圧Ｖoutcを参照電圧Ｖrefcに高速に収束させることができる。

一方、利得特性７０２が０デシベル時に対応する位相余裕は０度未満であり、サンプルホールド回路７３０のサンプルモード時にＣＭＦＢ回路は発振してしまうことを確認できる。

以上説明したように、本実施形態に係る増幅回路を用いたサンプルホールド回路では、ＮＭＯＳトランジスタ１０７のゲート端子とＮＭＯＳトランジスタ１０１及び１０２のゲート端子との間にキャパシタを夫々設けている。また、ホールドモード時において、ＮＭＯＳトランジスタ１０７のゲート電位に対するＮＭＯＳトランジスタ１０１及び１０２のドレイン電位の利得が０デシベル以下となるよう調整している。従って、本実施形態に係る増幅回路を用いたサンプルホールド回路によれば、ＣＭＦＢ回路の発振を防ぐための位相補償用のキャパシタのキャパシタンスを抑えられるため、ＣＭＦＢ回路の発振を防いで出力同相電圧を参照電圧に収束させると共に、回路動作を高速化することができる。

（第３の実施形態）
本発明の第３の実施形態に係るサンプルホールド回路は、増幅回路８００として前述した第１または第２の実施形態に係る増幅回路が用いられる。

本実施形態に係るサンプルホールド回路は、サンプルモード時において、図８Ａに示すように正相入力電圧Ｖinp及び逆相入力電圧Ｖinmが夫々キャパシタＣsp及びＣsmに充電され、増幅回路８００は開ループで動作する。

一方、本実施形態に係るサンプルホールド回路は、ホールドモード時において、図８Ｂに示すように上記キャパシタＣsp及びＣsmが上記増幅回路８００の入出力間に帰還素子として接続され、サンプルモード時に充電された差動入力電圧を増幅した正相出力電圧Ｖoutp及び逆相出力電圧Ｖoutmが負荷キャパシタＣlp及びＣlmに夫々出力される。

以上説明したように、本実施形態に係るサンプルホールド回路は前述した第１または第２の実施形態に係る増幅回路を用いている。従って、本実施形態に係るサンプルホールド回路によれば、従来のサンプルホールド回路に比べて広い出力電圧範囲、消費電力の低減及び回路動作の高速化を期待できる。

（第４の実施形態）
本発明の第４の実施形態に係るアナログ−デジタル変換器（ＡＤＣ）は、前述した第３の実施形態に係るサンプルホールド回路を用いて構成される。本実施形態に係るＡＤＣは、例えばパイプラインＡＤＣであり、図９に示すように、サンプルホールド（Ｓ／Ｈ）回路９１０、縦列接続された複数段の変換ステージ９２０及びエラー訂正ブロック９３０を有する。

図９に示すＡＤＣでは、サンプルホールド回路９１０によってサンプルホールドされたアナログ入力信号が複数段の変換ステージ９２０に入力され、変換ステージ９２０から出力されるデジタル信号がエラー訂正ブロック９３０でエラー訂正されかつ合成されることによって、デジタル出力信号が取り出される。

各変換ステージ９２０は、比較器９２１及び乗算型デジタル−アナログ変換器（ＭＤＡＣ）９２２を含み、比較器９２１で入力信号と基準信号の比較を行い、比較結果として１ビットのデジタル信号が出力される。これら１ビットのデジタル信号がエラー訂正ブロック９３０により合成されることによって、デジタル出力信号が取り出される。

このようなパイプラインＡＤＣは広く知られており、本実施形態ではサンプルホールド回路９１０として前述した第３の実施形態に係るサンプルホールド回路が使用される。従って、本実施形態に係るＡＤＣによれば、従来のサンプルホールド回路を用いたＡＤＣに比べて広い出力電圧範囲、消費電力の低減及び回路動作の高速化を期待できる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

第１の実施形態に係る増幅回路を示す回路図。 図１の同相電圧検出回路の一例を示す回路図。 図１の増幅器の一例を示す回路図。 図１の同相電圧検出回路及び増幅器を組み合わせた回路の一例を示す回路図。 ソース接地型増幅回路の一例を示す回路図。 図５Ａの増幅回路の変形例を示す回路図。 第２の実施形態に係る増幅回路を示す回路図。 図６のキャパシタによる位相補償の効果を示すグラフ図。 第３の実施形態に係るサンプルホールド回路のサンプルモード時における等価回路を示す回路図。 第３の実施形態に係るサンプルホールド回路のホールドモード時における等価回路を示す回路図。 第４の実施形態に係るアナログ−デジタル変換器を示す回路図。

符号の説明

１０１・・・ＮＭＯＳトランジスタ
１０２・・・ＮＭＯＳトランジスタ
１０３・・・電流源
１０４・・・電流源
１０５・・・同相電圧検出回路
１０６・・・増幅器
１０７・・・ＮＭＯＳトランジスタ
１０８・・・キャパシタ
５０５・・・同相電圧検出回路
５１５・・・同相電圧検出回路
５１６・・・増幅器
６１１・・・キャパシタ
６１２・・・キャパシタ
７２０・・・サンプルホールド回路
７３０・・・サンプルホールド回路
８００・・・増幅回路
９１０・・・サンプルホールド回路
９２０・・・変換ステージ
９２１・・・比較器
９２２・・・乗算型デジタル−アナログ変換器
９３０・・・エラー訂正ブロック

Claims (9)

1. 第１及び第２の電源と、
   正相入力信号をゲート端子で受け、増幅された逆相出力信号をドレイン端子から出力する第１のトランジスタと、
   逆相入力信号をゲート端子で受け、増幅された正相出力信号をドレイン端子から出力する第２のトランジスタと、
   前記第１の電源と前記第１のトランジスタのドレイン端子との間に接続され、前記第１のトランジスタにバイアス電流を供給する第１の電流源と、
   前記第１の電源と前記第２のトランジスタのドレイン端子との間に接続され、前記第２のトランジスタにバイアス電流を供給する第２の電流源と、
   前記正相出力信号及び逆相出力信号の同相電圧を検出する検出回路と、
   前記同相電圧と参照電圧との電圧差を増幅し、増幅信号を出力する増幅器と、
   前記第１及び第２のトランジスタのソース端子と前記第２の電源との間に接続され、前記増幅信号をゲート端子で受けて線形領域で動作する第３のトランジスタと
   を具備することを特徴とする増幅回路。
2. 前記第３のトランジスタのゲート端子と前記第１のトランジスタのドレイン端子との間に接続される第１のキャパシタと、
   前記第３のトランジスタのゲート端子と前記第２のトランジスタのドレイン端子との間に接続される第２のキャパシタと
   を更に具備することを特徴とする請求項１記載の増幅回路。
3. 前記第１のトランジスタのゲート端子とドレイン端子との間に第１の帰還素子が接続され、かつ、前記第２のトランジスタのゲート端子とドレイン端子との間に第２の帰還素子が接続されたときに、前記増幅信号に対する前記正相出力信号及び前記逆相出力信号の利得が０デシベル以下となるように前記第１、第２及び第３のトランジスタのトランスコンダクタンスが設定されることを特徴とする請求項２記載の増幅回路。
4. 前記第３のトランジスタのゲート端子と前記第２電源との間に挿入されるキャパシタを更に具備することを特徴とする請求項１記載の増幅回路。
5. 第１及び第２の電源と、
   正相入力信号をゲート端子で受け、増幅された逆相出力信号をドレイン端子から出力する第１のトランジスタと、
   逆相入力信号をゲート端子で受け、増幅された正相出力信号をドレイン端子から出力する第２のトランジスタと、
   前記第１の電源と前記第１のトランジスタのドレイン端子との間に接続され、前記第１のトランジスタにバイアス電流を供給する第１の電流源と、
   前記第１の電源と前記第２のトランジスタのドレイン端子との間に接続され、前記第２のトランジスタにバイアス電流を供給する第２の電流源と、
   前記正相出力信号及び逆相出力信号の同相電圧と参照電圧との電圧差を増幅し、増幅信号を出力する増幅器と、
   前記第１及び第２のトランジスタのソース端子と前記第２の電源との間に接続され、前記増幅信号をゲート端子で受けて線形領域で動作する第３のトランジスタと
   を具備することを特徴とする増幅回路。
6. 前記増幅器は、
   ソース端子が前記第２の電源に接続され、前記参照電圧をゲート端子で受けて前記増幅信号をドレイン端子より出力する第４のトランジスタと、
   前記正相出力信号及び逆相出力信号のペアをゲート端子で受け、ソース端子が前記第２の電源に接地され、アスペクト比が前記第４のトランジスタの半分のトランジスタ対と、
   前記第１の電源から、前記第４のトランジスタ及びトランジスタ対に同量のバイアス電流を供給する能動負荷回路と
   を含むことを特徴とする請求項５記載の増幅回路。
7. 請求項１乃至６のいずれか１項記載の増幅回路を用いたサンプルホールド回路。
8. 請求項１乃至６のいずれか１項記載の増幅回路と、第１及び第２のキャパシタ対とを含むサンプルホールド回路において、
   サンプルモード時には、前記増幅回路は開ループで動作し、前記正相入力信号及び前記逆相入力信号が前記第１のキャパシタ対に入力され、
   ホールドモード時には、前記第１のトランジスタのドレイン−ゲート間及び第２のトランジスタのドレイン−ゲート間の夫々に前記第１のキャパシタが接続され、前記正相出力信号及び前記逆相出力信号が前記第２のキャパシタ対に入力されることを特徴とするサンプルホールド回路。
9. 請求項７記載のサンプルホールド回路を用いた比較器。

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