JP4391502B2 - 差動増幅器、2段増幅器及びアナログ/ディジタル変換器 - Google Patents
差動増幅器、2段増幅器及びアナログ/ディジタル変換器 Download PDFInfo
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Description
そのスイッチングトランジスタのサイズを大きくするだけで、通電する直流電流を増加させることなくON抵抗を容易に低減することができる。
サンプリング帯域を広げることができる。
段13と、同増幅手段13の出力を比較・保持する比較保持手段14とから構成している。
21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のDC動作点を最適な電圧に調整している。
Vout=Gr・Vos
となり、一方、比較時の出力電圧Voutは、
Vout=Gc・Vin
となることから、
Gr・Vos=Gc・Vin
となり、
Vin=Vos・Gr/Gc
となる。すなわち、2段増幅器17の入力換算オフセットは、Vos・Gr/Gcと表せる。かかる入力換算オフセットから、2段増幅器17では、前段の差動増幅器15のオフセット電圧がGr/Gc倍に圧縮することになる。
Gr=A・gm1/gm2
となる。そのため、リセットモード時の利得Grをより一層小さくするには、トランジスタT31,T32のトランスコンダクタンスgm1を小さくする一方、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすればよい。そこで、図9に示した2段増幅器17では、物性上、トランジスタT31,T32としてトランスコンダクタンスが小さいPチャンネル型のトランジスタを用い、一方、トランジスタT71,T72としてトランスコンダクタンスが大きいNチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタT71,T72のトランスコンダクタンスgm2によって支配的に決定されるため、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすることによって、高速動作が可能となる。
ことができる。
C,D 差動増幅器
C1 サンプリングコンデンサ
T1、T2,T3,T5 スイッチングトランジスタ
T4 出力トランジスタ
I1 定電流源
1 アナログ/ディジタル変換器
2 サンプルホールド手段
3 参照電圧生成手段
4 比較手段
5 論理処理手段
6 ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持手段
15,16 差動増幅器
17 2段増幅器
18 補完増幅器
21 差動増幅回路
22 負荷回路
23 負荷切換手段
24 振幅制限手段
27 電圧保持手段
Claims (3)
- 差動接続した一対の比較回路を有する差動増幅器において、
各比較回路は、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第1、第2のスイッチングトランジスタを介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第3のスイッチングトランジスタの一端を前記サンプリングコンデンサの出力側に接続し、前記第1及び第3のスイッチングトランジスタを接続状態とするとともに、前記第2のスイッチングトランジスタを切断状態とした後に、前記第1及び第3のスイッチングトランジスタを切断状態とするとともに、前記第2のスイッチングトランジスタを接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との差電圧を出力するようにしており、
前記各第3のスイッチングトランジスタの他端に共通の第4のスイッチングトランジスタを接続し、前記各第3のスイッチングトランジスタを接続状態にするときに前記第4のスイッチングトランジスタを接続状態にし、前記各第3のスイッチングトランジスタを切断状態にするときに前記第4のスイッチングトランジスタを切断状態にした差動増幅器。 - 2個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する2段増幅器において、
前段の差動増幅器は、一対の比較回路を差動接続して構成し、各比較回路は、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第1、第2のスイッチングトランジスタを介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第3のスイッチングトランジスタの一端を前記サンプリングコンデンサの出力側に接続し、前記第1及び第3のスイッチングトランジスタを接続状態とするとともに、前記第2のスイッチングトランジスタを切断状態とした後に、前記第1及び第3のスイッチングトランジスタを切断状態とするとともに、前記第2のスイッチングトランジスタを接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との差電圧を出力するようしており、
前記各第3のスイッチングトランジスタの他端に共通の第4のスイッチングトランジスタを接続し、前記各第3のスイッチングトランジスタを接続状態にするときに前記第4のスイッチングトランジスタを接続状態にし、前記各第3のスイッチングトランジスタを切断状態にするときに前記第4のスイッチングトランジスタを切断状態にしたことを特徴とする2段増幅器。 - 入力電圧信号と複数の異なる参照電圧信号とを複数の差動増幅器でそれぞれ比較してディジタル信号に変換するように構成したアナログ/ディジタル変換器において、
前記差動増幅器は、一対の比較回路を差動接続して構成し、各比較回路は、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第1、第2のスイッチングトランジスタを介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第3のスイッチングトランジスタの一端を前記サンプリングコンデンサの出力側に接続し、前記第1及び第3のスイッチングトランジスタを接続状態とするとともに、前記第2のスイッチングトランジスタを切断状態とした後に、前記第1及び第3のスイッチングトランジスタを切断状態とするとともに、前記第2のスイッチングトランジスタを接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との差電圧を出力するようしており、
前記各第3のスイッチングトランジスタの他端に共通の第4のスイッチングトランジスタを接続し、前記各第3のスイッチングトランジスタを接続状態にするときに前記第4のスイッチングトランジスタを接続状態にし、前記各第3のスイッチングトランジスタを切断状態にするときに前記第4のスイッチングトランジスタを切断状態にしたことを特徴とするアナログ/ディジタル変換器。
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