JP3932983B2 - 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 - Google Patents
差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器に関するものである。
【０００２】
【従来の技術】
従来より、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器は、ディジタル機器の普及によって広範に使用されてきている。そして、近年のディジタル機器の高性能化・小型化・低廉化に伴って、アナログ／ディジタル変換器には、分解能の向上や処理速度の向上や消費電力の低減が要求されている。
【０００３】
ここで、基本的なアナログ／ディジタル変換器の構成について説明すると、図８に示すように、アナログ／ディジタル変換器100は、アナログ信号をサンプルホールドするサンプルホールド手段101と、基準電源102の基準電圧を複数個の同一抵抗値を有する抵抗103で分圧することによって複数の異なる参照電圧を生成する参照電圧生成手段104と、アナログ信号の電圧と参照電圧とを比較する複数個の比較器105からなる比較手段106と、複数個の比較器105の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段107とから構成しており、サンプルホールド手段101でサンプルホールドしたアナログ信号を全ての比較器105に印加し、同比較器105で参照電圧と比較していた。
【０００４】
このように、アナログ／ディジタル変換器100は、サンプルホールド手段101に複数個の比較器105を並列に接続した構成となっていた。
【０００５】
そして、各比較器105としては、図９に示すように、増幅回路108の入力側に入力電圧を保持するためのサンプリングコンデンサ109を接続した構造のチョッパ型比較器110を用いていた。
【０００６】
すなわち、アナログ／ディジタル変換器100は、サンプルホールド手段101に複数個のサンプリングコンデンサ109を並列に接続した構成となっていた。
【０００７】
【発明が解決しようとする課題】
ところが、上記従来のアナログ／ディジタル変換器にあっては、サンプルホールド手段に複数個のサンプリングコンデンサが並列に接続されていたため、これらの複数個のサンプリングコンデンサがサンプルホールド手段の負荷となっており、アナログ／ディジタル変換器の高分解能化、高速化、低消費電力化を同時に実現することが困難であった。
【０００８】
すなわち、チョッパ型比較器を用いたアナログ／ディジタル変換器では、分解能を向上させるためには、各チョッパ型比較器の精度を向上させつつチョッパ型比較器の個数を増加しなければならず、各チョッパ型比較器の精度はサンプリングコンデンサの容量に依存しているため、各チョッパ型比較器のサンプリングコンデンサの容量を増大させる必要があった。そして、精度向上のために各チョッパ型比較器のサンプリングコンデンサの容量を増大させると、サンプルホールド手段に接続される負荷が増大することになり、それに伴って、アナログ／ディジタル変換器の処理速度が低減するとともに消費電力が増大してしまうのである。
【０００９】
そこで、アナログ／ディジタル変換器の低消費電力化を図るために、アナログ信号を直接的に差動増幅回路に接続して、サンプリングコンデンサを使用しない構成とすることが考えられる。
【００１０】
しかしながら、アナログ信号を直接的に差動増幅回路に接続した場合には、差動増幅回路を構成する一対のトランジスタの寄生容量を小さくしなければ、依然としてサンプルホールド手段の負荷が重くなり、アナログ／ディジタル変換器の消費電力を大幅に低減することは困難であった。
【００１１】
そのため、差動増幅回路を構成する一対のトランジスタのサイズを小さくして寄生容量を低減させる必要があるが、トランジスタのサイズを小さくした場合には、個々のトランジスタが有する利得の個体差の影響が顕著に現れ、一対のトランジスタの利得の差によって生じる差動増幅回路のオフセット電圧が増大してしまい、これにより、比較器の精度を向上させることができず、アナログ／ディジタル変換器の高分解能化を図ることができないおそれがあった。
【００１２】
ここで、差動増幅回路のオフセット電圧を低減させた増幅器として、２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を見かけ上圧縮する２段増幅器がある。
【００１３】
しかしながら、従来のオフセット電圧を圧縮する２段増幅器では、後段の差動増幅器の利得を増減させるために高負荷回路と低負荷回路とを別個独立して設けており、回路が複雑であるとともに回路規模が大きいものであったため、アナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置では、回路規模が増大してしまい装置が大型化するおそれがあった。
【００１４】
そこで、本発明では、回路規模の増大を可及的に少なくしつつ利得を増減させることができる差動増幅器を提供することで、アナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置の回路規模の増大を可及的に少なくすることができるようにするとともに、かかる差動増幅器をアナログ／ディジタル変換器に適用することで、アナログ／ディジタル変換器の高分解能化、高速化、低消費電力化を同時に実現することができるようにした。
【００１５】
【課題を解決するための手段】
すなわち、本発明では、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００１７】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００１８】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００１９】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００２０】
また、本発明では、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００２２】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００２３】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００２４】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００２５】
また、前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成することにした。
【００２６】
また、前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けることにした。
【００２７】
また、本発明では、アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、増幅手段は、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器とし、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００２９】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００３０】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００３１】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００３２】
また、前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成することにした。
【００３３】
また、前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けることにした。
【００３４】
また、本発明では、アナログ信号をサンプルホールドするサンプルホールド手段に増幅手段を接続し、同増幅手段でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、複数の参照電圧の範囲を段階的に狭めながら各増幅手段でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換すべく構成し、増幅手段は、少なくとも２個の差動増幅器を直列接続した複数の２段増幅器と、隣接する２段増幅器の前段の差動増幅器に接続されて両前段の差動増幅器の出力を差動増幅する補完増幅器とから構成し、しかも、２段増幅器は、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有し、前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成し、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００３６】
本発明に係るアナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプルホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
【００３７】
サンプルホールド手段２は、入力端子Ｔinに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
【００３８】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔrtと低電位側の基準電位となる低電位側基準電源端子Ｔrbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。
【００３９】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔrtから４個目の抵抗R4と５個目の抵抗R5との間、及び低電位側基準電源端子Ｔrbから４個目の抵抗R13と５個目の抵抗R12との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線7,8をそれぞれ接続する一方、高電位側基準電源端子Ｔrtから１個目の抵抗R1と２個目の抵抗R2との間、及び高電位側基準電源端子Ｔrtから３個目の抵抗R3と４個目の抵抗R4との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線9,10を連動連結したスイッチSW1,SW2を介してそれぞれ接続しており、同下位ビット側参照電圧信号線9,10は、高電位側基準電源端子Ｔrtから７個目の抵抗R7と８個目の抵抗R8との間、及び高電位側基準電源端子Ｔrtから５個目の抵抗R5と６個目の抵抗R6との間に連動連結したスイッチSW3,SW4を介して接続されるとともに、高電位側基準電源端子Ｔrtから９個目の抵抗R9と10個目の抵抗R10との間、及び高電位側基準電源端子Ｔrtから11個目の抵抗R11と12個目の抵抗R12との間に連動連結したスイッチSW5,SW6を介して接続され、さらには、高電位側基準電源端子Ｔrtから15個目の抵抗R15と16個目の抵抗R16との間、及び高電位側基準電源端子Ｔrtから13個目の抵抗R13と14個目の抵抗R14との間に連動連結したスイッチSW7,SW8を介して接続されている。
【００４０】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。
【００４１】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とから構成している。ここで、上位ビット側比較手段11と下位ビット側比較手段12とは同様の構成となっているため、以下では上位ビット側比較手段11について説明する。
【００４２】
上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、同増幅手段13の出力を比較・保持する比較保持手段14とから構成している。
【００４３】
ここで、増幅手段13は、２個の差動増幅器15,16を直列接続した２個の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、２段増幅器17は、２個の差動増幅器15,16を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００４４】
各２段増幅器17は、図２及び図３に模式的に示すように、２個の差動増幅器15,16を直列接続しており、前段の差動増幅器15は、同相側入力端子19にホールド信号線６を接続するとともに、逆相側入力端子20に上位ビット側参照電圧信号線7(8)をスイッチSW9を介して接続し、これらの同相側入力端子19と逆相側入力端子20とをスイッチSW10を介して短絡している。ここで、スイッチSW9,SW10は、クロック信号CLKによって断続制御されている。
【００４５】
後段の差動増幅器16は、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００４６】
そして、各２段増幅器17は、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を見かけ上圧縮するオフセット圧縮機能を有している。
【００４７】
以下に、各２段増幅器17の具体的な構造について、図４に基づいて説明する。
【００４８】
前段の差動増幅器15は、一対のＮチャンネル型のトランジスタT11,T12を差動接続しており、同トランジスタT11,T12は、ゲート端子に同相側入力端子19と逆相側入力端子20とを接続し、ドレイン端子と電源VCCとの間に電流源I1,I2を接続し、ソース端子とグランドGNDとの間に電流源I3を接続している。
【００４９】
また、前段の差動増幅器15は、トランジスタT11,T12にトランジスタT21,T22をカスコード接続している。すなわち、トランジスタT11,T12のドレイン端子にトランジスタT21,T22のソース端子を接続し、同トランジスタT21,T22のゲート端子に所定のバイアス電圧Ｖb1を印加しており、同トランジスタT21,T22のドレイン端子から前段の差動増幅器15の出力を取り出している。
【００５０】
前段の差動増幅器15と後段の差動増幅器16との間には、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けている。
【００５１】
かかる振幅制限手段24は、トランジスタT21,T22のドレイン端子に負荷抵抗R21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のＤＣ動作点を最適な電圧に調整している。
【００５２】
後段の差動増幅器16は、カスコード接続したＰ型のトランジスタT31,T41,T32,T42を差動接続しており、同トランジスタT31,T32は、ゲート端子に前段の差動増幅器15の出力（トランジスタT21,T22のドレイン端子）を接続し、ソース端子と電源VCCとの間に電流源I4を接続し、ドレイン端子にトランジスタT41,42のソース端子を接続し、さらに、同トランジスタT41,T42は、ゲート端子に所定のバイアス電圧Ｖb2を印加し、ドレイン端子に同相側出力端子25と逆相側出力端子26を接続している。
【００５３】
また、後段の差動増幅器16は、差動対をなすカスコード接続したＰ型のトランジスタT31,T41,T32,T42にカスコード接続したＮ型のトランジスタT61,T71,T62,T72を接続するとともに、同カスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62にスイッチングトランジスタT51,T52を並列接続しており、同スイッチングトランジスタT51,T52は、他方のトランジスタT71,T72に直列接続している。
【００５４】
すなわち、トランジスタT41,T42のドレイン端子にトランジスタT61,T62のドレイン端子を接続し、同トランジスタT61,T62は、ゲート端子に所定のバイアス電圧Ｖb3を印加するとともに、ソース端子にトランジスタT71,T72のドレイン端子を接続し、さらに、同トランジスタT71,T72は、ソース端子をグランドGNDに接続している。また、トランジスタT41,T42のドレイン端子にスイッチングトランジスタT51,T52のドレイン端子をトランジスタT61,T62と並列に接続しており、同スイッチングトランジスタT51,T52は、ゲート端子にクロック信号CLKを印加するとともに、ソース端子にトランジスタT71,T72のゲート端子を直列接続している。
【００５５】
ここで、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72によって負荷回路22を構成しており、スイッチング素子であるスイッチングトランジスタT51,T52によって負荷切換手段23を構成している。
【００５６】
そして、後段の差動増幅器16は、スイッチングトランジスタT51,T52を切断状態とした場合には、負荷回路22の全体が負荷（全体負荷）となり、その場合には、カスコード接続したトランジスタT61,T71,T62,T72によるカスコード負荷となって負荷が低減し、これにより、後段の差動増幅器16の利得は増大し、一方、スイッチングトランジスタT51,T52を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合にはトランジスタT71,T72によるダイオード負荷となって負荷が増大し、これにより、後段の差動増幅器16の利得は低減する。
【００５７】
また、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27としてのコンデンサC11,C12を接続している。すなわち、トランジスタT71,T72のゲート端子とグランドGNDとの間にコンデンサC11,C12を接続している。
【００５８】
次に、上記２段増幅器17の動作について説明する。
【００５９】
２段増幅器17は、クロック信号CLKによってスイッチSW9を切断状態にするとともにスイッチSW10を接続状態にして、前段の差動増幅器15の同相側入力端子19及び逆相側入力端子20にアナログ信号の電圧を印加するリセットモードと、クロック信号CLKによってスイッチSW9を接続状態にするとともにスイッチSW10を切断状態にして、前段の差動増幅器15の同相側入力端子19にアナログ信号の電圧を印加する一方、逆相側入力端子20に参照電圧を印加する比較モードとを交互に繰返す。
【００６０】
そして、リセットモード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を接続状態にして、後段の差動増幅器16の負荷をダイオード負荷とし、後段の差動増幅器16の利得を低減させ、一方、比較モード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を切断状態にして、後段の差動増幅器16の負荷をカスコード負荷とし、後段の差動増幅器16の利得を増大させるようにしている。すなわち、２段増幅器17は、後段の差動増幅器16の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００６１】
このように、後段の差動増幅器16の利得を増大させることによって、２段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上圧縮するようにしている。
【００６２】
すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（カスコード負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。すなわち、２段増幅器17の入力換算オフセットは、Ｖos・Ｇr／Ｇcと表せる。かかる入力換算オフセットから、２段増幅器17では、前段の差動増幅器15のオフセット電圧がＧr／Ｇc倍に圧縮することになる。
【００６３】
したがって、リセットモード時の利得Ｇrを小さくする一方、比較モード時の利得Ｇcを大きくして、両利得の比（Ｇr／Ｇc）を小さくすることによって、２段増幅器17のオフセット圧縮効果を増大させることができ、比較モード時の精度を向上させることができる。
【００６４】
ここで、図４に示した２段増幅器17では、リセットモード時の利得Ｇrは、前段の差動増幅器15の利得をＡ、トランジスタT31,T32のトランスコンダクタンスをgm1、トランジスタT71,T72のトランスコンダクタンスをgm2とすると、
Ｇr＝Ａ・gm1／gm2
となる。そのため、リセットモード時の利得Ｇrをより一層小さくするには、トランジスタT31,T32のトランスコンダクタンスgm1を小さくする一方、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすればよい。そこで、図４に示した２段増幅器17では、物性上、トランジスタT31,T32としてトランスコンダクタンスが小さいＰチャンネル型のトランジスタを用い、一方、トランジスタT71,T72としてトランスコンダクタンスが大きいＮチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタT71,T72のトランスコンダクタンスgm2によって支配的に決定されるため、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすることによって、高速動作が可能となる。
【００６５】
次に、上記アナログ／ディジタル変換器１の動作について図５に基づいて説明する。
【００６６】
アナログ／ディジタル変換器１は、クロック信号CLKに同期して動作するようにしている。
【００６７】
そして、サンプルホールド手段２は、クロック信号CLKの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号CLKが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００６８】
上位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００６９】
また、上位ビット側の比較保持手段14は、クロック信号CLKの立上がりに同期してリセットされ、クロック信号CLKの立下がりに同期して増幅手段13の出力を保持する。
【００７０】
そして、上位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００７１】
一方、下位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００７２】
また、下位ビット側の比較保持手段14は、クロック信号CLKの立下がりに同期してリセットされ、クロック信号CLKの立上がりに同期して増幅手段13の出力を保持する。
【００７３】
そして、下位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号CLKの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００７４】
なお、上記アナログ／ディジタル変換器１では、増幅手段13として図４に示した２段増幅器17を用いているが、増幅手段13としては、図６に示すように、カスコード接続したトランジスタT81,T91,T82,T92を差動接続した差動増幅器28としてもよい。図中、29,30は入力端子、31,32は出力端子、R41,R42は抵抗、I40は電流源、Ｖbはバイアス電圧である。
【００７５】
また、上記アナログ／ディジタル変換器１では、図１に示すように、比較手段４を１個の上位ビット側比較手段11と１個の下位ビット側比較手段12とから構成しているが、比較手段４としては、図７に示すように、サンプルホールド手段２のホールド信号線６に複数個の上位ビット側比較手段11と複数個の下位ビット側比較手段12をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段11や複数個の下位ビット側比較手段12を順に動作させていくことで、アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の100MS/s（Sampling／second：サンプリング周波数）で動作する比較手段を交互に動作させることで200MS/sで動作するアナログ／ディジタル変換器１となる。
【００７６】
以上に説明したように、上記差動増幅器16では、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００７７】
そのため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができる。
【００７８】
また、前記負荷回路22がカスコード接続したトランジスタT61,T71,T62,T72を具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷としているため、負荷回路22の構成を簡単なものとすることができ、安価な負荷回路22とすることができるとともに、負荷回路22の回路規模をより一層小さくすることができる。
【００７９】
特に、前記負荷回路22をカスコード接続したトランジスタT61,T71,T62,T72より構成し、前記負荷切換手段23をカスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62に並列接続するとともに他方のトランジスタT71,T72に直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路21の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路21の負荷をカスコード負荷とするように構成しているため、差動増幅器16の構成を簡単なものとすることができ、安価な差動増幅器16とすることができるとともに、差動増幅器16の回路規模を可及的に小さくすることができる。
【００８０】
また、前記カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27を接続しているため、差動増幅器16の利得を増減させても差動増幅回路21のＤＣ動作点が変化せず、差動増幅器16を安定的に高速動作させることができる。
【００８１】
また、以上に説明したように、上記２段増幅器17は、２個の差動増幅器15,16を直列接続するとともに、後段の差動増幅器16の利得を増大させることができるように構成している。
【００８２】
そのため、２段増幅器17は、前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しており、かかるオフセット圧縮機能によって２段増幅器17の精度を向上させることができる。
【００８３】
しかも、後段の差動増幅器16の差動増幅回路21をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタT61,T71,T62,T72をＮチャンネル型トランジスタで構成しているため、より一層オフセット圧縮機能の向上を図ることができる。
【００８４】
また、前段の差動増幅器15と後段の差動増幅器16との間に、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けているため、後段の差動増幅器16に大振幅の信号が入力されて回路が飽和してしまうのを未然に防止することができ、応答速度の向上を図ることができる。
【００８５】
また、以上に説明したように、上記アナログ／ディジタル変換器１は、アナログ信号をサンプルホールドするサンプルホールド手段２に増幅手段13を接続し、同増幅手段13でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換するように構成したものである。
【００８６】
そして、複数の参照電圧の範囲を段階的に狭めながら増幅手段13でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換するようにしたサブレンジング型アナログ／ディジタル変換器としているため、サンプルホールド手段２に接続する増幅手段13の個数を減らすことができ、サンプルホールド手段２の負荷容量を低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８７】
また、増幅手段13を、２個の差動増幅器を直列接続した複数の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成することで補完型アナログ／ディジタル変換器としているため、サンプルホールド手段２に接続する増幅手段13の個数をさらに減らすことができ、サンプルホールド手段２の負荷容量を低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８８】
しかも、２段増幅器17が、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しているため、２段増幅器17の精度を向上させることができるので、アナログ／ディジタル変換器１の分解能を向上させることができるとともに、前段の差動増幅器15の入力側のトランジスタT11,T12のサイズを小さくすることができ、これにより、サンプルホールド手段２に直接的に接続されるトランジスタT11,T12の寄生容量を小さくすることができるので、これによっても、サンプルホールド手段２の負荷容量をより一層低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８９】
特に、アナログ／ディジタル変換器１の場合のように、複数の増幅器を必要とする装置の増幅器としてオフセット圧縮機能を有する増幅器を用いた場合には、各増幅器の個々のオフセット電圧を圧縮することができるだけでなく、複数個の増幅器のオフセット電圧の個体差を可及的に小さくすることができ、装置の精度を向上させることができる。
【００９０】
また、前段の差動増幅器15としてカスコード接続したトランジスタT11,T21,T12,T22で差動増幅回路を構成したものを用いているため、ゲート・ドレイン間のミラー容量やドレイン・グランド間の寄生容量を除去することができるので、これによっても、サンプルホールド手段２の負荷容量をより一層低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９１】
そして、後段の差動増幅器16が、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるように構成しているため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができ、これによっても、アナログ／ディジタル変換器１の消費電力を低減することができる。
【００９２】
このように、上記アナログ／ディジタル変換器１は、サンプルホールド手段２に接続される負荷容量を徹底的に削減することによって、アナログ／ディジタル変換器１の消費電力を極限まで低減させるとともに、アナログ／ディジタル変換器１の処理速度を向上させ、しかも、オフセット圧縮効率の良好なオフセット圧縮機能を有する増幅機を用いることによって、アナログ／ディジタル変換器１の分解能を向上させたものであり、アナログ／ディジタル変換器１の高分解能化、高速度化、低消費電力化を同時に実現できるようにしたものである。
【００９３】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【００９４】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００９５】
すなわち、本発明では、利得を可変とした差動増幅器の回路規模を可及的に小さくすることができ、また、かかる差動増幅器をアナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置に適用した場合の回路規模の増大を可及的に少なくすることができ、さらには、かかる差動増幅器をアナログ／ディジタル変換器に適用することで、アナログ／ディジタル変換器の高分解能化、高速度化、低消費電力化を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図２】増幅手段（リセットモード時）を示す模式図。
【図３】増幅手段（比較モード時）を示す模式図。
【図４】増幅手段を示す回路図。
【図５】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図６】他の増幅手段を示す回路図。
【図７】他の比較手段を示す説明図。
【図８】従来のアナログ／ディジタル変換器を示す説明図。
【図９】チョッパー型比較器を示す説明図。
【符号の説明】
１ アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持手段
15,16 差動増幅器
17 ２段増幅器
18 補完増幅器
21 差動増幅回路
22 負荷回路
23 負荷切換手段
24 振幅制限手段
27 電圧保持手段
【発明の属する技術分野】
本発明は、差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器に関するものである。
【０００２】
【従来の技術】
従来より、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器は、ディジタル機器の普及によって広範に使用されてきている。そして、近年のディジタル機器の高性能化・小型化・低廉化に伴って、アナログ／ディジタル変換器には、分解能の向上や処理速度の向上や消費電力の低減が要求されている。
【０００３】
ここで、基本的なアナログ／ディジタル変換器の構成について説明すると、図８に示すように、アナログ／ディジタル変換器100は、アナログ信号をサンプルホールドするサンプルホールド手段101と、基準電源102の基準電圧を複数個の同一抵抗値を有する抵抗103で分圧することによって複数の異なる参照電圧を生成する参照電圧生成手段104と、アナログ信号の電圧と参照電圧とを比較する複数個の比較器105からなる比較手段106と、複数個の比較器105の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段107とから構成しており、サンプルホールド手段101でサンプルホールドしたアナログ信号を全ての比較器105に印加し、同比較器105で参照電圧と比較していた。
【０００４】
このように、アナログ／ディジタル変換器100は、サンプルホールド手段101に複数個の比較器105を並列に接続した構成となっていた。
【０００５】
そして、各比較器105としては、図９に示すように、増幅回路108の入力側に入力電圧を保持するためのサンプリングコンデンサ109を接続した構造のチョッパ型比較器110を用いていた。
【０００６】
すなわち、アナログ／ディジタル変換器100は、サンプルホールド手段101に複数個のサンプリングコンデンサ109を並列に接続した構成となっていた。
【０００７】
【発明が解決しようとする課題】
ところが、上記従来のアナログ／ディジタル変換器にあっては、サンプルホールド手段に複数個のサンプリングコンデンサが並列に接続されていたため、これらの複数個のサンプリングコンデンサがサンプルホールド手段の負荷となっており、アナログ／ディジタル変換器の高分解能化、高速化、低消費電力化を同時に実現することが困難であった。
【０００８】
すなわち、チョッパ型比較器を用いたアナログ／ディジタル変換器では、分解能を向上させるためには、各チョッパ型比較器の精度を向上させつつチョッパ型比較器の個数を増加しなければならず、各チョッパ型比較器の精度はサンプリングコンデンサの容量に依存しているため、各チョッパ型比較器のサンプリングコンデンサの容量を増大させる必要があった。そして、精度向上のために各チョッパ型比較器のサンプリングコンデンサの容量を増大させると、サンプルホールド手段に接続される負荷が増大することになり、それに伴って、アナログ／ディジタル変換器の処理速度が低減するとともに消費電力が増大してしまうのである。
【０００９】
そこで、アナログ／ディジタル変換器の低消費電力化を図るために、アナログ信号を直接的に差動増幅回路に接続して、サンプリングコンデンサを使用しない構成とすることが考えられる。
【００１０】
しかしながら、アナログ信号を直接的に差動増幅回路に接続した場合には、差動増幅回路を構成する一対のトランジスタの寄生容量を小さくしなければ、依然としてサンプルホールド手段の負荷が重くなり、アナログ／ディジタル変換器の消費電力を大幅に低減することは困難であった。
【００１１】
そのため、差動増幅回路を構成する一対のトランジスタのサイズを小さくして寄生容量を低減させる必要があるが、トランジスタのサイズを小さくした場合には、個々のトランジスタが有する利得の個体差の影響が顕著に現れ、一対のトランジスタの利得の差によって生じる差動増幅回路のオフセット電圧が増大してしまい、これにより、比較器の精度を向上させることができず、アナログ／ディジタル変換器の高分解能化を図ることができないおそれがあった。
【００１２】
ここで、差動増幅回路のオフセット電圧を低減させた増幅器として、２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を見かけ上圧縮する２段増幅器がある。
【００１３】
しかしながら、従来のオフセット電圧を圧縮する２段増幅器では、後段の差動増幅器の利得を増減させるために高負荷回路と低負荷回路とを別個独立して設けており、回路が複雑であるとともに回路規模が大きいものであったため、アナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置では、回路規模が増大してしまい装置が大型化するおそれがあった。
【００１４】
そこで、本発明では、回路規模の増大を可及的に少なくしつつ利得を増減させることができる差動増幅器を提供することで、アナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置の回路規模の増大を可及的に少なくすることができるようにするとともに、かかる差動増幅器をアナログ／ディジタル変換器に適用することで、アナログ／ディジタル変換器の高分解能化、高速化、低消費電力化を同時に実現することができるようにした。
【００１５】
【課題を解決するための手段】
すなわち、本発明では、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００１７】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００１８】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００１９】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００２０】
また、本発明では、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００２２】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００２３】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００２４】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００２５】
また、前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成することにした。
【００２６】
また、前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けることにした。
【００２７】
また、本発明では、アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、増幅手段は、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器とし、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００２９】
また、前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成することにした。
【００３０】
また、前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続することにした。
【００３１】
また、前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成することにした。
【００３２】
また、前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成することにした。
【００３３】
また、前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けることにした。
【００３４】
また、本発明では、アナログ信号をサンプルホールドするサンプルホールド手段に増幅手段を接続し、同増幅手段でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、複数の参照電圧の範囲を段階的に狭めながら各増幅手段でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換すべく構成し、増幅手段は、少なくとも２個の差動増幅器を直列接続した複数の２段増幅器と、隣接する２段増幅器の前段の差動増幅器に接続されて両前段の差動増幅器の出力を差動増幅する補完増幅器とから構成し、しかも、２段増幅器は、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有し、前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成し、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることにした。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００３６】
本発明に係るアナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプルホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
【００３７】
サンプルホールド手段２は、入力端子Ｔinに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
【００３８】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔrtと低電位側の基準電位となる低電位側基準電源端子Ｔrbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。
【００３９】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔrtから４個目の抵抗R4と５個目の抵抗R5との間、及び低電位側基準電源端子Ｔrbから４個目の抵抗R13と５個目の抵抗R12との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線7,8をそれぞれ接続する一方、高電位側基準電源端子Ｔrtから１個目の抵抗R1と２個目の抵抗R2との間、及び高電位側基準電源端子Ｔrtから３個目の抵抗R3と４個目の抵抗R4との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線9,10を連動連結したスイッチSW1,SW2を介してそれぞれ接続しており、同下位ビット側参照電圧信号線9,10は、高電位側基準電源端子Ｔrtから７個目の抵抗R7と８個目の抵抗R8との間、及び高電位側基準電源端子Ｔrtから５個目の抵抗R5と６個目の抵抗R6との間に連動連結したスイッチSW3,SW4を介して接続されるとともに、高電位側基準電源端子Ｔrtから９個目の抵抗R9と10個目の抵抗R10との間、及び高電位側基準電源端子Ｔrtから11個目の抵抗R11と12個目の抵抗R12との間に連動連結したスイッチSW5,SW6を介して接続され、さらには、高電位側基準電源端子Ｔrtから15個目の抵抗R15と16個目の抵抗R16との間、及び高電位側基準電源端子Ｔrtから13個目の抵抗R13と14個目の抵抗R14との間に連動連結したスイッチSW7,SW8を介して接続されている。
【００４０】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。
【００４１】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とから構成している。ここで、上位ビット側比較手段11と下位ビット側比較手段12とは同様の構成となっているため、以下では上位ビット側比較手段11について説明する。
【００４２】
上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、同増幅手段13の出力を比較・保持する比較保持手段14とから構成している。
【００４３】
ここで、増幅手段13は、２個の差動増幅器15,16を直列接続した２個の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、２段増幅器17は、２個の差動増幅器15,16を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００４４】
各２段増幅器17は、図２及び図３に模式的に示すように、２個の差動増幅器15,16を直列接続しており、前段の差動増幅器15は、同相側入力端子19にホールド信号線６を接続するとともに、逆相側入力端子20に上位ビット側参照電圧信号線7(8)をスイッチSW9を介して接続し、これらの同相側入力端子19と逆相側入力端子20とをスイッチSW10を介して短絡している。ここで、スイッチSW9,SW10は、クロック信号CLKによって断続制御されている。
【００４５】
後段の差動増幅器16は、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００４６】
そして、各２段増幅器17は、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を見かけ上圧縮するオフセット圧縮機能を有している。
【００４７】
以下に、各２段増幅器17の具体的な構造について、図４に基づいて説明する。
【００４８】
前段の差動増幅器15は、一対のＮチャンネル型のトランジスタT11,T12を差動接続しており、同トランジスタT11,T12は、ゲート端子に同相側入力端子19と逆相側入力端子20とを接続し、ドレイン端子と電源VCCとの間に電流源I1,I2を接続し、ソース端子とグランドGNDとの間に電流源I3を接続している。
【００４９】
また、前段の差動増幅器15は、トランジスタT11,T12にトランジスタT21,T22をカスコード接続している。すなわち、トランジスタT11,T12のドレイン端子にトランジスタT21,T22のソース端子を接続し、同トランジスタT21,T22のゲート端子に所定のバイアス電圧Ｖb1を印加しており、同トランジスタT21,T22のドレイン端子から前段の差動増幅器15の出力を取り出している。
【００５０】
前段の差動増幅器15と後段の差動増幅器16との間には、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けている。
【００５１】
かかる振幅制限手段24は、トランジスタT21,T22のドレイン端子に負荷抵抗R21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のＤＣ動作点を最適な電圧に調整している。
【００５２】
後段の差動増幅器16は、カスコード接続したＰ型のトランジスタT31,T41,T32,T42を差動接続しており、同トランジスタT31,T32は、ゲート端子に前段の差動増幅器15の出力（トランジスタT21,T22のドレイン端子）を接続し、ソース端子と電源VCCとの間に電流源I4を接続し、ドレイン端子にトランジスタT41,42のソース端子を接続し、さらに、同トランジスタT41,T42は、ゲート端子に所定のバイアス電圧Ｖb2を印加し、ドレイン端子に同相側出力端子25と逆相側出力端子26を接続している。
【００５３】
また、後段の差動増幅器16は、差動対をなすカスコード接続したＰ型のトランジスタT31,T41,T32,T42にカスコード接続したＮ型のトランジスタT61,T71,T62,T72を接続するとともに、同カスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62にスイッチングトランジスタT51,T52を並列接続しており、同スイッチングトランジスタT51,T52は、他方のトランジスタT71,T72に直列接続している。
【００５４】
すなわち、トランジスタT41,T42のドレイン端子にトランジスタT61,T62のドレイン端子を接続し、同トランジスタT61,T62は、ゲート端子に所定のバイアス電圧Ｖb3を印加するとともに、ソース端子にトランジスタT71,T72のドレイン端子を接続し、さらに、同トランジスタT71,T72は、ソース端子をグランドGNDに接続している。また、トランジスタT41,T42のドレイン端子にスイッチングトランジスタT51,T52のドレイン端子をトランジスタT61,T62と並列に接続しており、同スイッチングトランジスタT51,T52は、ゲート端子にクロック信号CLKを印加するとともに、ソース端子にトランジスタT71,T72のゲート端子を直列接続している。
【００５５】
ここで、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72によって負荷回路22を構成しており、スイッチング素子であるスイッチングトランジスタT51,T52によって負荷切換手段23を構成している。
【００５６】
そして、後段の差動増幅器16は、スイッチングトランジスタT51,T52を切断状態とした場合には、負荷回路22の全体が負荷（全体負荷）となり、その場合には、カスコード接続したトランジスタT61,T71,T62,T72によるカスコード負荷となって負荷が低減し、これにより、後段の差動増幅器16の利得は増大し、一方、スイッチングトランジスタT51,T52を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合にはトランジスタT71,T72によるダイオード負荷となって負荷が増大し、これにより、後段の差動増幅器16の利得は低減する。
【００５７】
また、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27としてのコンデンサC11,C12を接続している。すなわち、トランジスタT71,T72のゲート端子とグランドGNDとの間にコンデンサC11,C12を接続している。
【００５８】
次に、上記２段増幅器17の動作について説明する。
【００５９】
２段増幅器17は、クロック信号CLKによってスイッチSW9を切断状態にするとともにスイッチSW10を接続状態にして、前段の差動増幅器15の同相側入力端子19及び逆相側入力端子20にアナログ信号の電圧を印加するリセットモードと、クロック信号CLKによってスイッチSW9を接続状態にするとともにスイッチSW10を切断状態にして、前段の差動増幅器15の同相側入力端子19にアナログ信号の電圧を印加する一方、逆相側入力端子20に参照電圧を印加する比較モードとを交互に繰返す。
【００６０】
そして、リセットモード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を接続状態にして、後段の差動増幅器16の負荷をダイオード負荷とし、後段の差動増幅器16の利得を低減させ、一方、比較モード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を切断状態にして、後段の差動増幅器16の負荷をカスコード負荷とし、後段の差動増幅器16の利得を増大させるようにしている。すなわち、２段増幅器17は、後段の差動増幅器16の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００６１】
このように、後段の差動増幅器16の利得を増大させることによって、２段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上圧縮するようにしている。
【００６２】
すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（カスコード負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。すなわち、２段増幅器17の入力換算オフセットは、Ｖos・Ｇr／Ｇcと表せる。かかる入力換算オフセットから、２段増幅器17では、前段の差動増幅器15のオフセット電圧がＧr／Ｇc倍に圧縮することになる。
【００６３】
したがって、リセットモード時の利得Ｇrを小さくする一方、比較モード時の利得Ｇcを大きくして、両利得の比（Ｇr／Ｇc）を小さくすることによって、２段増幅器17のオフセット圧縮効果を増大させることができ、比較モード時の精度を向上させることができる。
【００６４】
ここで、図４に示した２段増幅器17では、リセットモード時の利得Ｇrは、前段の差動増幅器15の利得をＡ、トランジスタT31,T32のトランスコンダクタンスをgm1、トランジスタT71,T72のトランスコンダクタンスをgm2とすると、
Ｇr＝Ａ・gm1／gm2
となる。そのため、リセットモード時の利得Ｇrをより一層小さくするには、トランジスタT31,T32のトランスコンダクタンスgm1を小さくする一方、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすればよい。そこで、図４に示した２段増幅器17では、物性上、トランジスタT31,T32としてトランスコンダクタンスが小さいＰチャンネル型のトランジスタを用い、一方、トランジスタT71,T72としてトランスコンダクタンスが大きいＮチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタT71,T72のトランスコンダクタンスgm2によって支配的に決定されるため、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすることによって、高速動作が可能となる。
【００６５】
次に、上記アナログ／ディジタル変換器１の動作について図５に基づいて説明する。
【００６６】
アナログ／ディジタル変換器１は、クロック信号CLKに同期して動作するようにしている。
【００６７】
そして、サンプルホールド手段２は、クロック信号CLKの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号CLKが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００６８】
上位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００６９】
また、上位ビット側の比較保持手段14は、クロック信号CLKの立上がりに同期してリセットされ、クロック信号CLKの立下がりに同期して増幅手段13の出力を保持する。
【００７０】
そして、上位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００７１】
一方、下位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００７２】
また、下位ビット側の比較保持手段14は、クロック信号CLKの立下がりに同期してリセットされ、クロック信号CLKの立上がりに同期して増幅手段13の出力を保持する。
【００７３】
そして、下位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号CLKの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００７４】
なお、上記アナログ／ディジタル変換器１では、増幅手段13として図４に示した２段増幅器17を用いているが、増幅手段13としては、図６に示すように、カスコード接続したトランジスタT81,T91,T82,T92を差動接続した差動増幅器28としてもよい。図中、29,30は入力端子、31,32は出力端子、R41,R42は抵抗、I40は電流源、Ｖbはバイアス電圧である。
【００７５】
また、上記アナログ／ディジタル変換器１では、図１に示すように、比較手段４を１個の上位ビット側比較手段11と１個の下位ビット側比較手段12とから構成しているが、比較手段４としては、図７に示すように、サンプルホールド手段２のホールド信号線６に複数個の上位ビット側比較手段11と複数個の下位ビット側比較手段12をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段11や複数個の下位ビット側比較手段12を順に動作させていくことで、アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の100MS/s（Sampling／second：サンプリング周波数）で動作する比較手段を交互に動作させることで200MS/sで動作するアナログ／ディジタル変換器１となる。
【００７６】
以上に説明したように、上記差動増幅器16では、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００７７】
そのため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができる。
【００７８】
また、前記負荷回路22がカスコード接続したトランジスタT61,T71,T62,T72を具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷としているため、負荷回路22の構成を簡単なものとすることができ、安価な負荷回路22とすることができるとともに、負荷回路22の回路規模をより一層小さくすることができる。
【００７９】
特に、前記負荷回路22をカスコード接続したトランジスタT61,T71,T62,T72より構成し、前記負荷切換手段23をカスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62に並列接続するとともに他方のトランジスタT71,T72に直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路21の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路21の負荷をカスコード負荷とするように構成しているため、差動増幅器16の構成を簡単なものとすることができ、安価な差動増幅器16とすることができるとともに、差動増幅器16の回路規模を可及的に小さくすることができる。
【００８０】
また、前記カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27を接続しているため、差動増幅器16の利得を増減させても差動増幅回路21のＤＣ動作点が変化せず、差動増幅器16を安定的に高速動作させることができる。
【００８１】
また、以上に説明したように、上記２段増幅器17は、２個の差動増幅器15,16を直列接続するとともに、後段の差動増幅器16の利得を増大させることができるように構成している。
【００８２】
そのため、２段増幅器17は、前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しており、かかるオフセット圧縮機能によって２段増幅器17の精度を向上させることができる。
【００８３】
しかも、後段の差動増幅器16の差動増幅回路21をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタT61,T71,T62,T72をＮチャンネル型トランジスタで構成しているため、より一層オフセット圧縮機能の向上を図ることができる。
【００８４】
また、前段の差動増幅器15と後段の差動増幅器16との間に、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けているため、後段の差動増幅器16に大振幅の信号が入力されて回路が飽和してしまうのを未然に防止することができ、応答速度の向上を図ることができる。
【００８５】
また、以上に説明したように、上記アナログ／ディジタル変換器１は、アナログ信号をサンプルホールドするサンプルホールド手段２に増幅手段13を接続し、同増幅手段13でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換するように構成したものである。
【００８６】
そして、複数の参照電圧の範囲を段階的に狭めながら増幅手段13でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換するようにしたサブレンジング型アナログ／ディジタル変換器としているため、サンプルホールド手段２に接続する増幅手段13の個数を減らすことができ、サンプルホールド手段２の負荷容量を低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８７】
また、増幅手段13を、２個の差動増幅器を直列接続した複数の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成することで補完型アナログ／ディジタル変換器としているため、サンプルホールド手段２に接続する増幅手段13の個数をさらに減らすことができ、サンプルホールド手段２の負荷容量を低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８８】
しかも、２段増幅器17が、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しているため、２段増幅器17の精度を向上させることができるので、アナログ／ディジタル変換器１の分解能を向上させることができるとともに、前段の差動増幅器15の入力側のトランジスタT11,T12のサイズを小さくすることができ、これにより、サンプルホールド手段２に直接的に接続されるトランジスタT11,T12の寄生容量を小さくすることができるので、これによっても、サンプルホールド手段２の負荷容量をより一層低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００８９】
特に、アナログ／ディジタル変換器１の場合のように、複数の増幅器を必要とする装置の増幅器としてオフセット圧縮機能を有する増幅器を用いた場合には、各増幅器の個々のオフセット電圧を圧縮することができるだけでなく、複数個の増幅器のオフセット電圧の個体差を可及的に小さくすることができ、装置の精度を向上させることができる。
【００９０】
また、前段の差動増幅器15としてカスコード接続したトランジスタT11,T21,T12,T22で差動増幅回路を構成したものを用いているため、ゲート・ドレイン間のミラー容量やドレイン・グランド間の寄生容量を除去することができるので、これによっても、サンプルホールド手段２の負荷容量をより一層低減することができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９１】
そして、後段の差動増幅器16が、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるように構成しているため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができ、これによっても、アナログ／ディジタル変換器１の消費電力を低減することができる。
【００９２】
このように、上記アナログ／ディジタル変換器１は、サンプルホールド手段２に接続される負荷容量を徹底的に削減することによって、アナログ／ディジタル変換器１の消費電力を極限まで低減させるとともに、アナログ／ディジタル変換器１の処理速度を向上させ、しかも、オフセット圧縮効率の良好なオフセット圧縮機能を有する増幅機を用いることによって、アナログ／ディジタル変換器１の分解能を向上させたものであり、アナログ／ディジタル変換器１の高分解能化、高速度化、低消費電力化を同時に実現できるようにしたものである。
【００９３】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【００９４】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００９５】
すなわち、本発明では、利得を可変とした差動増幅器の回路規模を可及的に小さくすることができ、また、かかる差動増幅器をアナログ／ディジタル変換器のように多数の差動増幅器を必要とする装置に適用した場合の回路規模の増大を可及的に少なくすることができ、さらには、かかる差動増幅器をアナログ／ディジタル変換器に適用することで、アナログ／ディジタル変換器の高分解能化、高速度化、低消費電力化を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図２】増幅手段（リセットモード時）を示す模式図。
【図３】増幅手段（比較モード時）を示す模式図。
【図４】増幅手段を示す回路図。
【図５】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図６】他の増幅手段を示す回路図。
【図７】他の比較手段を示す説明図。
【図８】従来のアナログ／ディジタル変換器を示す説明図。
【図９】チョッパー型比較器を示す説明図。
【符号の説明】
１ アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持手段
15,16 差動増幅器
17 ２段増幅器
18 補完増幅器
21 差動増幅回路
22 負荷回路
23 負荷切換手段
24 振幅制限手段
27 電圧保持手段
Claims (17)
- 差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成した差動増幅器であって、
前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることを特徴とする差動増幅器。 - 前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成した請求項１記載の差動増幅器。
- 前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続したことを特徴とする請求項１又は請求項２記載の差動増幅器。
- 前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成したことを特徴とする請求項１〜請求項３のいずれかに記載の差動増幅器。
- 少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、
前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることを特徴とする２段増幅器。 - 前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成した請求項５記載の２段増幅器。
- 前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続したことを特徴とする請求項５又は請求項６記載の２段増幅器。
- 前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成したことを特徴とする請求項５〜請求項７のいずれかに記載の２段増幅器。
- 前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成したことを特徴とする請求項５〜請求項８のいずれかに記載の２段増幅器。
- 前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けたことを特徴とする請求項５〜請求項９のいずれかに記載の２段増幅器。
- アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、
増幅手段は、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器とし、
後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、
前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることを特徴とするアナログ／ディジタル変換器。 - 前記負荷回路は、カスコード接続したトランジスタより構成し、前記負荷切換手段は、カスコード接続したトランジスタのうちの一方のトランジスタに並列接続するとともに他方のトランジスタに直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路の負荷をカスコード負荷とすべく構成した請求項１１記載のアナログ／ディジタル変換器。
- 前記カスコード接続したトランジスタのうちのダイオード負荷となるトランジスタに、ダイオード負荷時に印加される電圧を保持する電圧保持手段を接続したことを特徴とする請求項１１又は請求項１２記載のアナログ／ディジタル変換器。
- 前記差動増幅回路をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタをＮチャンネル型トランジスタで構成したことを特徴とする請求項１１〜請求項１３のいずれかに記載のアナログ／ディジタル変換器。
- 前記前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成したことを特徴とする請求項１１〜請求項１４のいずれかに記載のアナログ／ディジタル変換器。
- 前記前段の差動増幅器と後段の差動増幅器との間に、前段の差動増幅器の出力振幅を制限するための振幅制限手段を設けたことを特徴とする請求項１１〜請求項１５のいずれかに記載のアナログ／ディジタル変換器。
- アナログ信号をサンプルホールドするサンプルホールド手段に増幅手段を接続し、同増幅手段でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、
複数の参照電圧の範囲を段階的に狭めながら各増幅手段でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換すべく構成し、
増幅手段は、少なくとも２個の差動増幅器を直列接続した複数の２段増幅器と、隣接する２段増幅器の前段の差動増幅器に接続されて両前段の差動増幅器の出力を差動増幅する補完増幅器とから構成し、
しかも、２段増幅器は、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有し、
前段の差動増幅器は、カスコード接続したトランジスタで差動増幅回路を構成し、
後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、同負荷回路に負荷切換手段を接続し、同負荷切換手段によって、負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部分を差動増幅回路の負荷とする部分負荷とに切換えることで差動増幅回路の利得を増減できるべく構成し、
前記負荷回路は、カスコード接続したトランジスタを具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷とすることを特徴とするアナログ／ディジタル変換器。
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