JP2010016737A - オフセット圧縮回路およびそれを用いたad変換器 - Google Patents
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Abstract
【解決手段】差動増幅回路と、上記差動増幅回路の一方の入力端子に接続された第1のスイッチと、上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第2のスイッチと、ダイオード接続された第1のトランジスタと第2のトランジスタで形成されたカレントミラー回路の該第2のトランジスタに並列に接続された第3のトランジスタと、該第3のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第3のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第3のスイッチと、を設けてスイッチを切り換えオフセット電圧を圧縮する。
【選択図】図4
Description
図10に示すように、1個のチョッパアンプAmp31(Amp32、Amp33、・・・)は入力容量C31、アンプA31、スイッチSW31a、SW31bで構成され、補間型AD変換器600の場合、この初段アンプの数は従来のnビット分解能のフラッシュ型AD変換器の2n−1−1個に対して大幅に削減されているが、それでも縦続接続されるアンプの個数が多い。
図11にオフセット電圧を圧縮したオフセット圧縮回路700の回路構成を示す。このオフセット圧縮回路700は、図11(a)に示すように、差動(Differential)入力、差動出力型オフセット圧縮回路の回路構成例である。
入力電圧Vinが供給される入力端子T51と差動増幅回路を構成するNチャネルMOSトランジスタQ51のゲート間にスイッチSW53が接続され、NチャネルMOSトランジスタQ51とQ52の両ゲート間にスイッチSW52が接続される。また基準電圧VRが供給される入力端子T52がNチャネルMOSトランジスタQ52のゲートに接続される。
NチャネルMOSトランジスタQ51とNチャネルMOSトランジスタQ52のソースは共通接続され、この共通接続点は電流源I50の一方の端子に接続され、電流源I50の他方の端子は端子T55(グランド;GND)に接続される。
また、NチャネルMOSトランジスタQ52のドレインにPチャネルMOSトランジスタQ54のドレインが接続され、ソースが電源端子T54に接続され、ゲートが容量C51bの一方の端子とスイッチSW51bの一方の端子に接続される。容量C51bの他方の端子は電源端子T54に接続され、スイッチSW51bの他方の端子はNチャネルMOSトランジスタQ52のドレインに接続される。
そして、NチャネルMOSトランジスタQ51とQ52の両ドレイン(出力端子T53a、T53b)から差動出力信号が導出される。
リセットモードにおいて、NチャネルMOSトランジスタQ51とQ52のゲートを同一電圧とする短絡用のスイッチSW52とオフセット電圧を容量C51a、C51bに保持するためのスイッチSW51a、SW51bを作動(オン)することで、PチャネルMOSトランジスタQ53、Q54のゲートに設けられた容量C51a、C51bにこのリセットモードの出力電圧を保持させる。なお、このリセットモードのとき、スイッチSW53は遮断(オフ)されている。その結果、この差動増幅回路は、入力端子がショートした状態でダイオード負荷として動作する。
この差動増幅回路は、負荷を構成するPチャネルMOSトランジスタQ53、Q54のゲート電圧がリセット時に保持されたオフセット電圧がゲート電圧に印加され、トランジスタ負荷として動作し、出力インピーダンスが高くなるのでゲインが高く設定される。その結果、オフセット電圧Vosが圧縮されて出力端子T53a、T53bから出力電圧が導出される。
つまり、図11(a)に示す回路構成では、シングル出力化を考慮していないために、アプリケーションを制限したものである。
また、差動入力、差動出力の回路構成としているため、負荷のPチャネルMOSトランジスタQ53、Q54のゲートと電源端子T54間に容量C51a、C51bが接続されている。このために容量が負荷トランジスタにそれぞれ必要となり、チップ面積が広くなる不利益がある。
また、負荷回路の各PチャネルMOSトランジスタQ53、Q54にそれぞれ1個の容量を設ける場合、各容量の一端と負荷用のPチャネルMOSトランジスタQ53、Q54のドレイン間にスイッチSW51a、SW51bを接続する必要があるので、やはり2個のスイッチが必要となり、チップ面積が大きくなる不利益もある。
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第2のスイッチと、ダイオード接続された第1のトランジスタと第2のトランジスタで形成されたカレントミラー回路の該第2のトランジスタに並列に接続された第3のトランジスタと、該第3のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第3のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第3のスイッチと、を有する。
また、出力回路をシングル化に対応したことにより、従来の回路よりゲインを増加することができ、それにより高いオフセットキャンセル機能をもつオフセット圧縮回路を実現できる。さらに、本発明のオフセット圧縮回路は、容量の数を削減することができ、それに伴いチップ面積も削減することができる。
図1(a)において、DAC(ディジタル・アナログ・変換器)の出力端子はアンプA1の非反転入力端子とスイッチSW2の一方の端子に接続される。スイッチSW2の他方の端子は、アンプA1の反転入力端子とスイッチSW3の一方の端子に接続される。
アンプA1の負荷にPチャネルMOSトランジスタQ1のドレインが接続され、ソースは電源電圧VDDを供給する電源端子T1に接続され、ゲートは容量C1の一方の端子と、スイッチSW1の一方の端子に接続される。
容量C1の他方の端子は電源端子T1に接続され、スイッチSW1の他方の端子は、アンプA1の出力端子に接続される。なお、アンプA1の入力端子に入力電圧Vdacを供給する電圧供給手段はDACに限定することなく、基準電圧を供給する他のアナログ電圧供給回路等でも良い。
NチャネルMOSトランジスタQ4のドレインは基準電流サンプル(Iref sample)回路を構成するPチャネルMOSトランジスタQ2のドレインに接続される。
PチャネルMOSトランジスタQ3のソースは電源電圧VDDaを供給する電源端子に接続され、ドレインから出力電流が導出される。
この基準電流発生回路は、カレントミラー回路で構成されているので、PチャネルMOSトランジスタQ2のドレイン(ソース)に流れる電流に比例した電流が、PチャネルMOSトランジスタQ3のドレインに流れる。
すなわち、PチャネルMOSトランジスタQ2とQ3の各ドレインに流れる電流は、PチャネルMOSトランジスタのゲート幅(W)、ゲート長(L)とPチャネルMOSトランジスタのゲート幅またはゲート長の比等により決定される。
アンプA1が理想アンプのとき、出力電流Ioutは、
[数1]
Iout=Vdac/R ・・・(1)
となる。
しかし、アンプA1にオフセット(オフセット電圧Vos)があると、出力電流Ioutは、
[数2]
Iout=Vdac/R+Vos/R ・・・(2)
となり、基準の電流値からオフセット分ずれが発生する。
このオフセット分の電圧ズレを圧縮するために上述の、PチャネルMOSトランジスタQ1、容量C1、スイッチSW1を設けている。
図2のサンプル期間は図1(b)のリセットモードに対応し、ホールド期間はアンプモードに対応する。
サンプル期間中はアンプA1の入力段のS/H(サンプル/ホールド)回路がリセット状態(図1(b)のリセットモード)にある。時刻t0でスイッチSW1を作動させ、ショート(短絡)する。次に、時刻t1になると、スイッチSW2を作動(オン)してアンプA1の非反転入力端子と反転入力端子をショートする。その結果、容量C1には、アンプA1のオフセット電圧Vosを保持した入力電圧の差が零(“0”)[v]となる電位を記憶させる。なお、時刻t2〜t3の期間は、電圧をフィードバックするスイッチSW3はオフ(遮断)されている。
なお、この時刻t3〜t5における各スイッチSW1〜SW3の切換え順序は、スイッチSW1、SW2、SW3としなければならない。この理由は、容量C1に保持される電圧が、入力電圧などで変化するのを避けて、リセットモード時における出力電圧のみを保持するためである。
スイッチSW1がオフしたことにより、アンプA1の負荷トランジスタであるPチャネルMOSトランジスタQ1は、ダイオード負荷からトランジスタ負荷へと切り替わり、その結果、PチャネルMOSトランジスタQ1の出力インピーダンスが高くなるので、アンプA1のゲインが増加し、オフセット電圧が圧縮された出力電圧を出力する。またこのアンプA1とNチャネルMOSトランジスタQ4とスイッチSW3はボルテージフォロア回路を構成し、帰還動作により一定電圧になった出力電圧が抵抗R1に供給され、出力電流Ioutが発生する。
なお、上述したように、PチャネルMOSトランジスタQ2とQ3のゲート長やゲート幅の比を可変することにより、出力電流を任意に可変することができる。
補間型AD変換器200の1st AMPを構成するAmp11(Amp12、Amp13、・・・)において、アンプA11の一方の入力端子は抵抗R11の各接続点に接続され、他方の入力端子はスイッチSW11cの一方の端子に接続され、スイッチSW11cの他方の端子はサンプルホールドS/H回路の出力端子に接続される。
アンプA11の非反転入力端子と反転入力端子間にスイッチSW11bが接続され、アンプA11の出力端子にPチャネルMOSトランジスタQ11のドレインが接続され、ソースは電源供給端子に接続され、ゲートは容量C11aとスイッチSW11aの一方の端子に接続される。
容量C11の他方の端子は電源供給端子に接続され、スイッチSW11aの他方の端子はアンプA11の出力端子に接続される。
以下、オフセット電圧を圧縮したアンプAmp12、Amp13、・・・は、抵抗R12、・・・とサンプルホールドS/H回路に対して同様に接続される。
以下、1st AMPのAmp12、Amp13、・・・についても同様な接続が構成される。なお、2nd AMPにおいて、アンプA42、A44、・・・は補間用のアンプを構成する。
そして、各ラッチ回路LA41、LA42、・・・の各出力端子がエンコーダEn41(Encode)に接続される。
図2に示すようにS/Hのタイミングにおいて、S(サンプル)期間は、オフセット圧縮回路のAmp11、Amp12、Amp13、・・・関してリセットモード(Reset)に対応し、またH(ホールド)期間はアンプモード(AMP)に対応する。
サンプル期間は、Amp11、Amp12、Amp13、・・・はリセットモードであるので、スイッチSW11a、SW11b、SW12a、SW12b、SW13a、SW13b、・・・はオン(ショート)し、スイッチSW11c、SW12c、SW13c、・・・はオフ(遮断)する。その結果、アンプA11、A12、A13、・・・は入力端子がショートされ、負荷はダイオード構成となり、容量C11、C12、C13、・・・は出力電圧を保持する。この出力電圧はオフセット電圧を含む。また、サンプル期間、後段の2nd AMP(セカンド・アンプ)は入出力端子が接続され、リセットされ、例えば出力電圧の中点に設定される。
AMPはダイオード負荷からトランジスタ負荷になり、出力インピーダンスが高くなり、ゲインが増加する。このゲイン増加に伴い、Amp11、Amp12、Amp13、・・・のオフセット電圧は圧縮される。
2nd AMPの各アンプから導出された出力電圧は、次段のラッチ回路LA41、LA42、・・・に供給され、所定のタイミングでエンコーダEn41に出力され、そこで例えばバイナリーコードに変換される。
以上述べたオフセット圧縮する回路構成はこの補間型AD変換器に限定されず、他のAD変換などにも用いることができる。
このオフセット圧縮回路300は、例えば図3に示したアンプAmp1に対応する。
図4(a)に示すオフセット圧縮回路300はアンプAmp11、Amp12、Amp13にCMOS(Complementary Metal Oxide Semiconductor)型の差動増幅回路を用い、差動入力、シングル出力型とした例である。
入力電圧Vinが供給される入力端子T21と差動増幅回路を構成するNチャネルMOSトランジスタQ21のゲート間にスイッチSW23が接続され、NチャネルMOSトランジスタQ21とQ22の両ゲート間にスイッチSW22が接続される。
NチャネルMOSトランジスタQ21とQ22のソースは共通接続され、この共通接続点は電流源I20の一方の端子に接続され、電流源I20の他方の端子は端子T25(グランド;GND)に接続される。
NチャネルMOSトランジスタQ22ドレインにPチャネルMOSトランジスタQ24とQ25のドレインが接続され、PチャネルMOSトランジスタQ24のソースは電源端子T24に接続され、PチャネルMOSトランジスタQ25のソースも電源端子T24に接続される。
PチャネルMOSトランジスタQ25のゲートが容量C21の一方の端子とスイッチSW21の一方の端子に接続される。容量C21の他方の端子は電源端子T24に接続され、スイッチSW21の他方の端子はNチャネルMOSトランジスタQ22のドレインと出力端子T23に接続される。
一例として、PチャネルMOSトランジスタQ23のゲート幅Wとゲート長Lの比(W/L)を2W/Lとし、PチャネルMOSトランジスタQ24とQ25のゲート幅Wとゲート長の比をそれぞれW/Lとする。
この差動入力、シングル出力型のオフセット圧縮回路300は、リセットモードとアンプモードからなり、図4(b)に示すタイミングに伴いオフセット電圧を圧縮した出力電圧を出力端子T23から導出する。
すなわち、オフセット電圧を容量C21に保持するための切換え用のスイッチSW21を作動(オン)にした後、オフセット圧縮回路300の反転入力端子と非反転入力端子、即ちNチャネルMOSトランジスタQ21とQ22のゲート電圧を同一にする短絡用のスイッチSW22を作動(オン)し、スイッチSW23をオフにして、入力端子に同一の基準電圧VRを供給する。その結果、PチャネルMOSトランジスタQ25のゲートに設けられた容量C21にこのリセットモード時の出力電圧を保持する。ただし、これらのスイッチSW21〜SW23の時刻t1〜t3における切換え順序は必ずしもこれに限定されない。
すなわち、まずスイッチSW21を遮断し次にスイッチSW22を遮断した後、スイッチSW23をオン(作動)させる。この結果、容量C21にリセットモード時におけるオフセット電圧が保持された状態で、入力端子T21から入力電圧Vinが、また入力端子T22から基準電圧VRがNチャネルMOSトランジスタQ21、Q22にそれぞれ入力される。スイッチSW21を遮断したことにより、負荷を構成するPチャネルMOSトランジスタQ25のゲート電圧にリセット時に保持された出力電圧(オフセット圧縮電圧)が印加されているので、PチャネルMOSトランジスタQ24、Q25はトランジスタ動作状態となり、出力インピーダンスが大きくなり、ゲインが増加する。その結果、オフセット電圧が圧縮された出力電圧が出力端子T23から導出される。
図4(a)のオフセット圧縮回路300では、時刻t1からt3までの期間、スイッチSW21がオン状態で短絡しているので、PチャネルMOSトランジスタQ25のゲートとドレインは短絡され、このPチャネルMOSトランジスタQ25はMOSダイオードとして動作する。すなわち、リセットモードにおけるオフセット圧縮回路300はダイオード負荷となり、利得は比較的低くなる。この時のゲインをGrとし、差動増幅回路のペアのNチャネルMOSトランジスタQ21、Q22にオフセット電圧Vosが存在するとすると、出力電圧Voutは
[数3]
Vout=Vos*Gr ・・・(3)
と表される。なおここで*印は乗算記号を表す。
なお、容量C21には、リセット時の電圧が保持されているので、DC的な動作点は変わらない。
[数4]
Veq=Vos*Gr/Ga ・・・(4)
となる。
この式(4)から明らかなように、リセットモード時のゲインGrとアンプモード時のゲインGaの差を大きくとることにより、入力端子における入力換算オフセット電圧Veqの圧縮効果を大きくすることができる。
このオフセット圧縮回路350は図4で示した回路構成に、さらに精度を向上させるためにアンプをカスコード構成とした回路である。
図5(a)の回路構成において、図4(a)と同じ回路素子は同一番号を付与することにする。
また、同様に、PチャネルMOSトランジスタQ27をNチャネルMOSトランジスタQ22とPチャネルMOSトランジスタQ24、Q25の間に接続し、このPチャネルMOSトランジスタQ27のゲートに同じ固定バイアスVbiasを印加している。
図5(b)に、スイッチSW21、SW22、SW23のオン、オフする切換えタイミング図を示す。このスイッチSW21、SW23、SW23のオン、オフの切換えタイミングは図3(b)と基本的に同じである。
なお、図5(a)のオフセット圧縮回路350の基本回路動作は図4(a)のオフセット圧縮回路300と同じであるので、ここでは動作に関する詳細な説明は省略する。
また、出力端子T23から見た負荷インピーダンスは、PチャネルMOSトランジスタQ24、Q25により構成される負荷インピーダンスと比較して大きくなり、図4(a)のオフセット圧縮回路300と比較してさらにゲインを高く設定することができる。また、カスコード構成により、PチャネルMOSトランジスタQ23、Q24、Q25のドレイン−ソース間の電圧を固定することができるので、ドレイン電流も一定電流になり精度の高いオフセット圧縮(キャンセル)回路を実現することができる。
アンプのオフセット電圧Vos自体を下げるために、図4、5におけるPチャネルMOSトランジスタQ25のサイズに合わせてPチャネルMOSトランジスタQ23を形成しても良い。
例えば図7に示すように、例えば図4のPチャネルMOSトランジスタQ23を2個のPチャネルMOSトランジスタQ23、Q23−1で構成する。
なおPチャネルMOSトランジスタQ23のトランジスタサイズはW/Lとし、またPチャネルMOSトランジスタQ23−1のサイズも同じW/Lとする。ここで、上述したように、Wはゲート幅で、Lはゲート長である。
すなわち、負荷トランジスタを構成するPチャネルMOSトランジスタQ24、Q25のサイズがそれぞれW/Lであるので、これに対応してダイオードを構成するPチャネルMOSトランジスタQ23、Q23−1も同じサイズとし、2個のMOSトランジスタで構成する。
このように、MOSトランジスタのサイズを共通なサイズにすることにより、電気的特性の揃ったMOSトランジスタで負荷回路を構成することができる。また、これらのPチャネルMOSトランジスタQ23、Q23−1、Q24、Q25の半導体チップ内での設置方向などのレイアウトを考慮することによっても、さらに電気的特性を揃えることができる。
また、同様な回路構成を図5に示したカスコード構成の回路にも適用することができる。図7に示したオフセット圧縮回路400は、基本的には図6に示す回路構成と同様であるので、詳細な説明は省略する。
例えば、図7において、PチャネルMOSトランジスタQ23のサイズを1.5W/Lとし、PチャネルMOSトランジスタQ23−1のサイズを0.5W/Lとした場合、負荷トランジスタのPチャネルMOSトランジスタQ24を1.5W/Lとし、PチャネルMOSトランジスタQ25のサイズを0.5W/Lとするか、あるいはこの逆のサイズに設定してもよい。
PチャネルMOSトランジスタQ23のサイズを2W/Lとしたが、上述したように、本発明は、W/Lのサイズの2個のPチャネルMOSトランジスタなどで構成しても良く、これに限定されない。
さらに、PチャネルMOSトランジスタQ23を2W/L以外の値に設定した場合は、同様に、PチャネルMOSトランジスタQ23−1、Q24、Q25も上述した比になるように設定すると良い。
まず、PチャネルMOSトランジスタQ23、Q24、Q25のサイズ比を、M(Q23):M(Q24):M(Q25)=2:1.5:0.5と設定する場合の利点について説明する。
PチャネルMOSトランジスタQ24のサイズがPチャネルMOSトランジスタQ25のサイズより大きいと、カレントミラー回路を構成するPチャネルMOSトランジスタQ24の電流は、PチャネルMOSトランジスタQ24、Q25のサイズが同じ場合に比べて大きくなるのでゲインが大きくなる。一方、PチャネルMOSトランジスタQ25の電流は小さくなりゲートに接続された容量に保持させる電圧の変化量が増えるため調整範囲が狭くなる。
上述したことと逆に、PチャネルMOSトランジスタQ24のサイズがPチャネルMOSトランジスタQ25のサイズより小さいと、カレントミラー回路を構成するPチャネルMOSトランジスタQ23の電流変化に対してPチャネルMOSトランジスタQ24の動作範囲が狭くなるから、ゲインが小さくなる。しかし、その分PチャネルMOSトランジスタQ25は大きくなるから容量に保持させる変化量が減少し調整範囲が広く取れる。
オフセット圧縮回路500は、トランジスタサイズを変えるのでは無く、並列に接続されるトランジスタの数を変えることでゲインを大きくし、さらにマッチング特性を良くすることができる。
また、出力回路をシングル化に対応したことにより、従来の回路よりゲインを増加することができ、それにより高いオフセットキャンセル機能を持つオフセット圧縮回路を実現できる。さらに、本発明のオフセット圧縮回路は、負荷容量とスイッチの数を削減することができ、それに伴い面積も削減することができる。
Claims (7)
- 差動増幅回路と、
上記差動増幅回路の一方の入力端子に接続された第1のスイッチと、
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第2のスイッチと、
ダイオード接続された第1のトランジスタと第2のトランジスタで形成されたカレントミラー回路の該第2のトランジスタに並列に接続された第3のトランジスタと、
該第3のトランジスタの入力端子と基準電位に接続された電圧保持手段と、
上記第3のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第3のスイッチと、
を有する
オフセット圧縮回路。 - 上記差動増幅回路は、カスコードアンプで構成され、該カスコードアンプの出力に上記カレントミラー回路が接続され、上記第3のスイッチは上記トランジスタの入力と差動増幅用のトランジスタの出力と上記トランジスタの入力端子間に接続された、
請求項1記載のオフセット圧縮回路。 - 上記カレントミラー回路の第1のトランジスタのサイズは、上記第2と第3のトランジスタのサイズと異なる
請求項2記載のオフセット圧縮回路。 - 上記第1と第2と第3のスイッチを駆動する波形のタイミングは、該波形の立上りまたは立下がり時刻を互いにずらした
請求項3記載のオフセット圧縮回路。 - 複数の基準電圧を発生する基準電圧発生回路と、
上記基準電圧発生回路から供給された基準電圧が第1のスイッチを介して入力され、入力電圧が上記基準電圧と比較され、比較された結果が出力される第1の差動増幅回路列と、
上記第1の差動増幅回路列において隣接する差動増幅回路の出力端子から出力電圧を補間して補間電圧を求め、上記出力電圧と該補間電圧を入力電圧として比較する第2の差動増幅回路列と、
上記第2の差動増幅回路列から出力された信号から所定のタイミングで2値のデジタル信号に変換するエンコード回路とを有し、
上記第1の差動増幅回路列の各回路は、
上記差動増幅回路と、
上記差動増幅回路の一方の入力端子に接続された上記第1のスイッチと、
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第2のスイッチと、
ダイオード接続された第1のトランジスタと第2のトランジスタで形成されたカレントミラー回路の該第2のトランジスタに並列に接続された第3のトランジスタと、
該第3のトランジスタの入力端子と基準電位に接続された電圧保持手段と、
上記第3のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第3のスイッチと、
を有する
AD変換器。 - 上記カレントミラー回路の第1のトランジスタのサイズは、上記第2と第3のトランジスタのサイズと異なる
請求項5記載のAD変換器。 - 上記第1の差動増幅回路列の各差動増幅回路は、カスコードアンプで構成された
請求項6記載のAD変換器。
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