JP4080488B2

JP4080488B2 - Ａ／ｄ変換器

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Publication number: JP4080488B2
Application number: JP2005020142A
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Inventors: 久雄鈴木; 修小林
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Current assignee: Fujitsu Ltd
Priority date: 2005-01-27
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Description

この発明は、アナログ入力電圧を複数ビットのデジタル信号に変換して出力するＡ／Ｄ変換器に関するものである。
種々の電子機器に搭載されるＡ／Ｄ変換器は、電源電圧の低電圧化にともない、出力信号を多ビット化して分解能を向上させることが困難となっている。そこで、入力電圧を電流に変換し、その電流を基準電流と比較することによりＡ／Ｄ変換を行う電流モード型Ａ／Ｄ変換器が提案されている。このような電流モード型Ａ／Ｄ変換器では、多ビット化につれて、入力電圧に対応する電流を多数の比較器にそれぞれ供給する必要があるため、消費電流が増大する。従って、電流モード型Ａ／Ｄ変換器において、分解能の向上を図りながら、消費電流の低減を図ることが必要となっている。

アナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換器では、電源電圧の低電圧化と、出力信号の高分解能化（多ビット化）に基づいて、多数の比較器に供給する基準電圧の電位差が益々微細化されている。例えば、１０ビットのデジタル出力信号を得るためには、電源電圧を１０２４分割した基準電圧が必要となり、電源電圧が低い場合には、この基準電圧を生成することが困難となっている。

そこで、アナログ入力電圧を電流値に変換して多数の比較器で基準電流と比較する電流モード型Ａ／Ｄ変換器が提案されている。
このような電流モード型Ａ／Ｄ変換器では、電源電圧を多分割した基準電圧を用意する必要はないので、電源電圧が低電圧化されても、Ａ／Ｄ変換動作の高分解能化すなわち出力信号の多ビット化に対応することが容易である。

特許文献１には、直並列Ａ／Ｄ変換器において、上位側のＡ／Ｄ変換処理を電圧比較により行い、下位側のＡ／Ｄ変換処理を電流比較により行うことにより、電源電圧の低電圧に対応可能とした構成が開示されている。

また、特許文献２には本発明の電流モード型Ａ／Ｄ変換器で使用する電流−電圧変換回路に類似する回路が開示されている。
特開平８−７９０７８号公報特開平９−９８０３３号公報

上記のような電流モード型Ａ／Ｄ変換器では、多数の比較器でアナログ入力電圧に対応する電流と、基準電流とを比較するために、各比較器に対しアナログ入力電圧に対応する電流をそれぞれ供給する必要がある。すなわち、比較器の数に応じた電流生成回路を備え、各比較器に同一電流を供給する必要がある。

従って、出力信号の多ビット化、高分解能化にともなって比較器の数が増大すると、電流生成回路の数も増大し、消費電流が増大するという問題点がある。
また、多数の比較器に対し、アナログ入力電圧に応じた同一電流を精度よく供給することも困難である。

この発明の目的は、分解能の向上を図りながら、消費電流を低減し得る電流モード型Ａ／Ｄ変換器を提供することにある。

上記目的は、入力電圧をサンプリングして電流に変換するＶ／Ｉ変換回路と、前記Ｖ／Ｉ変換回路から出力される電流を電圧に変換した比較電圧を生成し、該比較電圧を複数の比較器に出力するＩ／Ｖ変換回路と、前記比較器は、前記比較電圧に基づく電流と基準電流との比較動作を行うことと、前記比較器の出力信号に基づいてデジタル出力信号を生成するエンコーダとを備えたＡ／Ｄ変換器により達成される。

本発明によれば、分解能の向上を図りながら、消費電流を低減し得る電流モード型Ａ／Ｄ変換器を提供することができる。

（第一の実施の形態）
以下、この発明を具体化した第一の実施の形態を図面に従って説明する。図１は、電流モード型Ａ／Ｄ変換器の概要を示す。差動入力電圧として入力されるアナログ入力電圧ＩＰ，ＩＭは、Ｖ／Ｉ変換回路１に入力され、Ｖ／Ｉ変換回路１は差動入力電圧ＩＰ，ＩＭを電流ＩsinkP，ＩsinkMに変換してＩ／Ｖ変換回路２ａ，２ｂにそれぞれ出力する。

Ｉ／Ｖ変換回路２ａ，２ｂは、電流ＩsinkP，ＩsinkMをそれぞれ比較電圧ＶRP，ＶRMに変換して出力する。そして、比較電圧ＶRP，ＶRMは多数の比較器３にそれぞれ入力され、比較器３は比較電圧ＶRP，ＶRMに基づく電流と基準電流Ｉrefとを比較し、その比較結果をエンコーダ４に出力する。

エンコーダ４は、多数の比較器３の出力信号を２進信号に変換してデジタル出力信号Ｄoutを出力する。
前記Ｖ／Ｉ変換回路１の具体的構成を図２に従って説明する。このＶ／Ｉ変換回路１は、入力電圧ＩＰ，ＩＭに対しそれぞれ同一の変換部５ａ，５ｂで構成され、両変換部５ａ，５ｂの対応するノードＮ１，Ｎ２が基準抵抗Ｒrefを介して接続されている。

変換部５ａでは、入力電圧ＩＰがＰチャネルＭＯＳトランジスタＴr1のゲートに入力され、対となるＰチャネルＭＯＳトランジスタＴr2のゲートがノードＮ１に接続される。そして、トランジスタＴr1，Ｔr2のソースに電流源６ａからバイアス電流が供給される。

前記トランジスタＴr1，Ｔr2のドレインはＮチャネルＭＯＳトランジスタＴr3，Ｔr4のドレインにそれぞれ接続され、両トランジスタＴr3，Ｔr4のゲートは互いに接続されるとともに前記トランジスタＴr1のドレインに接続される。そして、トランジスタＴr3，Ｔr4のソースがグランドＧＮＤに接続されて、トランジスタＴr3，Ｔr4によりカレントミラー回路が構成される。

前記トランジスタＴr2のドレインは、ＮチャネルＭＯＳトランジスタＴr5のゲートに接続され、同トランジスタＴr5のドレインは前記ノードＮ１に接続され、ソースはグランドＧＮＤに接続される。前記ノードＮ１には電流源６ｂから定電流が供給される。

また、前記トランジスタＴr2のドレインはスイッチ回路７を介してＮチャネルＭＯＳトランジスタＴr6のゲートに接続され、同トランジスタＴr6のゲートは容量８を介してグランドＧＮＤに接続されている。そして、トランジスタＴr6のソースがグランドＧＮＤに接続され、前記電流ＩsinkPをドレイン電流として出力する。

スイッチ回路７は、所定のサンプリング周期で所定時間導通状態となって、トランジスタＴr2のドレイン電流を容量８に供給する。従って、容量８では入力電圧ＩＰに基づく電圧がホールドされる。変換部５ｂは変換部５ｂと同一構成であり、変換部５ａ，５ｂのサンプリング・ホールドタイミングは同位相である。

このように構成されたＶ／Ｉ変換回路１の変換部５ａでは、入力電圧ＩＰの入力に基づいて、トランジスタＴr1，Ｔr2に同一電流が流れ、かつトランジスタＴr2のドレイン電圧に基づくトランジスタＴr5のドレイン電流に基づいて、ノードＮ１が入力電圧ＩＰと同一電圧となるような増幅動作を行う。

そして、トランジスタＴr2のドレイン電圧が容量８にホールドされ、容量８のホールド電圧に基づくドレイン電流ＩsinkPがトランジスタＴr6に流れる。従って、変換部５ａでは入力電圧ＩＰが電流ＩsinkPに変換される。変換部５ｂにおいても同様に動作し、入力電圧ＩＭが電流ＩsinkMに変換される。

また、入力電圧ＩＰが同ＩＭより高いとき、その電位差に基づく電流がノードＮ１から基準抵抗Ｒrefを介してノードＮ２に向かって流れ、入力電圧ＩＭが同ＩＰより高いとき、その電位差に基づく電流がノードＮ２から基準抵抗Ｒrefを介してノードＮ１に向かって流れる。

このように構成されたＶ／Ｉ変換回路１では、図８に示すように、入力電圧ＩＰ，ＩＭの電位差であるΔＶinの変動に基づいて電流ＩsinkP，ＩsinkMが変動する。すなわち、入力電圧ＩＰ，ＩＭが同電位であれば、電流ＩsinkP，ＩsinkMは同一電流であり、入力電圧ＩＰが同ＩＭより高くなれば、電流ＩsinkPが同ＩsinkMより大きくなり、入力電圧ＩＭが同ＩＰより高くなれば、電流ＩsinkMが同ＩsinkPより大きくなる。

図３（ａ）（ｂ）は、前記Ｉ／Ｖ変換回路２ａ，２ｂを示す。Ｉ／Ｖ変換回路２ａについて説明すると、ＮチャネルＭＯＳトランジスタＴr7のドレインは電源Ｖccに接続され、ソースは定電流源６ｃに接続されている。前記トランジスタＴr7のゲートは、トランジスタＴr8のドレインに接続されるとともに、電流源６ｄに接続される。

前記トランジスタＴr8のソースはグランドＧＮＤに接続され、ゲートは抵抗Ｒ１を介して前記トランジスタＴr7のソースに接続される。そして、前記トランジスタＴr8のゲートに前記Ｖ／Ｉ変換回路１の変換部５ａの出力電流ＩsinkPが供給される。

Ｉ／Ｖ変換回路２ｂは、トランジスタＴr9，Ｔr10、電流源６ｅ，６ｆ及び抵抗Ｒ２により、Ｉ／Ｖ変換回路２ａと同様に構成され、トランジスタＴr10のゲートに前記Ｖ／Ｉ変換回路１の変換部５ｂの出力電流ＩsinkMが供給される。

Ｉ／Ｖ変換回路２ａの動作を図４に従って説明する。図４は図３（ａ）の構成から抵抗Ｒ１を省略したものである。同図において、トランジスタＴr8は定ドレイン電流で駆動されているため、ゲート・ソース間電圧Ｖgs8は定電圧となる。従って、トランジスタＴr8のゲート電圧は一定となり、電流ＩsinkPの供給端子は定電圧となる。

電流ＩsinkPが０であるとき、トランジスタＴr7のソースには電流源６ｃによる定電流が流れているので、ゲート・ソース間電圧Ｖgs7は定電圧となる。従って、トランジスタＴr8のドレインから出力される比較電圧ＶRPは、Ｖgs8＋Ｖgs7となり定電圧となる。

電流ＩsinkPが０でない場合には、トランジスタＴr7のドレイン電流は電流ＩsinkPと電流源６ｃによる定電流との和となり、電流ＩsinkPの変化に基づいてゲート・ソース間電圧Ｖgs7が変化する。このゲート・ソース間電圧Ｖgs7の変化は、電流ＩsinkPの変化に対しリニアであることが望ましいが、後段の回路と相関がとれていれば、リニアである必要はない。

このような動作により、比較電圧ＶRPは電流ＩsinkPに基づいて変化し、電流−電圧変換が行われる。
図３（ａ）に示すように、抵抗Ｒ１が介在されると、抵抗Ｒ１に電流ＩsinkPが流れるため、電流ＩsinkPによる比較電圧ＶRPの変化は抵抗Ｒ１の電圧降下分上積みされる。

このような動作により、Ｉ／Ｖ変換回路２ａでは電流ＩsinkPの変化を電圧に変換可能であり、電流ＩsinkPの供給ノードであるトランジスタＴr8のゲート電圧は、電流ＩsinkPの変化に関わらず定電圧であり、比較電圧ＶRPは電流ＩsinkPの変化に基づいてほぼリニアに変化する。

Ｉ／Ｖ変換回路２ｂの動作も同２ａと同様であり、電流ＩsinkMを比較電圧ＶRMに変換する。
このように構成されたＩ／Ｖ変換回路２ａ，２ｂでは、図９に示すように、入力電圧ＩＰ，ＩＭの電位差であるΔＶinの変動、すなわち電流ＩsinkP，ＩsinkMの変動に基づいて比較電圧ＶRP，ＶRMが変動する。すなわち、入力電圧ＩＰ，ＩＭが同電位であれば、比較電圧ＶRP，ＶRMは同電位であり、入力電圧ＩＰが同ＩＭより高くなれば、比較電圧ＶRPが同ＶRMより高くなり、入力電圧ＩＭが同ＩＰより高くなれば、比較電圧ＶRMが同ＶRPより高くなる。

前記比較電圧ＶRP，ＶRMは多数の前記比較器３に入力され、各比較器３は比較電圧ＶRP，ＶRMと比較電流とに基づいて比較動作を行う。図５において各比較器３の動作を説明する。同図において、左半分は前記Ｉ／Ｖ変換回路２ａを示し、右半分を構成するトランジスタＴr11，Ｔr12、抵抗Ｒ３、電流源６ｇはＩ／Ｖ変換回路２ａと同様な構成であり、トランジスタＴr12のゲートに基準電流Ｉrefを供給する電流源９が接続される。そして、トランジスタＴr11のゲートに前記比較電圧ＶRPが供給される。

このような構成において、トランジスタＴr7とトランジスタＴr11、トランジスタＴr8とトランジスタＴr12が同一サイズで、抵抗Ｒ１，Ｒ３が同一抵抗値で、電流源６ｃ，６ｇが同一電流を供給するものとする。すると、トランジスタＴr7，Ｔr11のゲートに比較電圧ＶRPが供給されていることから、電流ＩsinkPと基準電流Ｉrefとが同一であるとき、トランジスタＴr8，Ｔr12のドレイン電流、すなわち電流源６ｄの供給電流と出力電流Ｉoutとは同一となる。

従って、電流ＩsinkPが基準電流Ｉrefより大きくなるにつれて出力電流Ｉoutが増大し、電流ＩsinkPが基準電流Ｉrefより小さくなるにつれて出力電流Ｉoutが減少する。このような動作により、比較電圧ＶRPを介して、電流ＩsinkPと基準電流Ｉrefとの電流比較を行う。トランジスタＴr11，Ｔr12は、比較電圧ＶRPを電流に変換する電流変換部として動作し、かつ電流ＩsinkPと基準電流Ｉrefとを比較する比較部として動作する。

図６は、前記比較器３の具体的構成を示す。同図において、トランジスタＴr11，Ｔr12、抵抗Ｒ３、電流源６ｇ，９ａは、図５に示す構成と同様であり、トランジスタＴr15，Ｔr16、抵抗Ｒ４、電流源６ｈ，９ｂは、比較電圧ＶRMに対し同様な回路が構成されている。

すなわち、比較電圧ＶRPがトランジスタＴr11のゲートに入力され、同トランジスタＴr11のドレインは電源Ｖccに接続され、ソースには電流源６ｇが接続されて、ソースからグランドＧＮＤに定電流が流れる。

トランジスタＴr11のソースは抵抗Ｒ３を介してトランジスタＴr12のゲートに接続され、同トランジスタＴr12のソースはグランドＧＮＤに接続される。そして、トランジスタＴr12のゲートに電流源９ａが接続されて、トランジスタＴr11のソースから抵抗Ｒ３を経てグランドＧＮＤに基準電流Ｉref1が流れる。

前記トランジスタＴr12のドレインはＰチャネルＭＯＳトランジスタＴr13を介して電源Ｖccに接続され、同トランジスタＴr13のゲートはＰチャネルＭＯＳトランジスタＴr14のゲート及びトランジスタＴr12のドレインに接続される。

前記トランジスタＴr14のドレインは電源Ｖccに接続される。従って、トランジスタＴr13，Ｔr14でカレントミラー回路が構成される。
比較電圧ＶRMはトランジスタＴr15のゲートに入力され、同トランジスタＴr15のドレインは電源Ｖccに接続され、ソースには電流源６ｈが接続されて、ソースからグランドＧＮＤに定電流が流れる。

トランジスタＴr15のソースは抵抗Ｒ４を介してトランジスタＴr16のゲートに接続され、同トランジスタＴr16のソースはグランドＧＮＤに接続される。そして、トランジスタＴr16のゲートに電流源９ｂが接続されて、トランジスタＴr15のソースから抵抗Ｒ４を経てグランドＧＮＤに基準電流Ｉref2が流れる。

前記トランジスタＴr16のドレインは前記トランジスタＴr14のドレインに接続され、同トランジスタＴr16，Ｔr14のドレインから出力信号Ｖoutが出力される。
前記基準電流Ｉref1，Ｉref2は、各比較器３においてそれぞれ異なる電流値が設定される。図１においては便宜的に５個の比較器３を示しているが、例えば１０ビットのＡ／Ｄ変換器を構成する場合には、１０２４個の比較器Ｃ1〜Ｃ1024が使用される。そして、各比較器Ｃ1〜Ｃ1024の基準電流Ｉref2は、図７に示すように、１０２４通りの基準電流がその電流値の高いものから低いものに向かって順次供給され、基準電流Ｉref1は、１０２４通りの基準電流がその電流値の低いものから高いものに向かって順次供給される。

このように構成された比較器３では、比較電圧ＶRP，ＶRMの電位差すなわち電流ＩsinkP，ＩsinkMの電流値の差と、基準電流Ｉref1，Ｉref2に基づいて、Ｈレベル若しくはＬレベルのいずれかの出力信号Ｖoutが出力される。そして、１０２４個の比較器Ｃ1〜Ｃ1024が使用されている場合には、電流ＩsinkP，ＩsinkMの電流値の差が増大するにつれて、Ｈレベルの出力信号を出力する比較器の数が比較器Ｃ1から同Ｃ1024に向かって徐々に増大する。

前記比較器３の出力信号は前記エンコーダ４に出力され、エンコーダ４は各比較器３の出力信号をデジタル２進信号に変換して出力する。
このように構成されたＡ／Ｄ変換器では、入力電圧ＩＰ，ＩＭの電位差がＶ／Ｉ変換回路１により、電流ＩsinkP，ＩsinkMに変換され、その電流ＩsinkP，ＩsinkMがＩ／Ｖ変換回路２ａ，２ｂで比較電圧ＶRP，ＶRMに変換される。

そして、比較電圧ＶRP，ＶRMが多数の比較器３に入力され、各比較器３では比較電圧ＶRP，ＶRMに基づいて、電流ＩsinkP，ＩsinkMと基準電流Ｉref1，Ｉref2との比較動作が行われる。そして、各比較器３の出力信号がエンコーダ４に出力され、エンコーダ４からデジタル出力信号が出力される。

上記のようなＡ／Ｄ変換回路では、次に示す作用効果を得ることができる。
（１）多数の比較器３において、基準電流Ｉref1，Ｉref2と、入力電圧ＩＰ，ＩＭを変換した電流ＩsinkP，ＩsinkMとの比較動作を行うので、電源電圧の低電圧化に関わらず、各比較器３に供給する基準電流の差を十分に確保することも容易である。従って、Ａ／Ｄ変換精度を向上させることができる。
（２）入力電圧ＩＰ，ＩＭを電流ＩsinkP，ＩsinkMに変換し、その電流ＩsinkP，ＩsinkMを再度比較電圧ＶRP，ＶRMに変換し、その比較電圧を各比較器３に供給するようにした。従って、多数の比較器３に入力電圧ＩＰ，ＩＭに基づく電流を供給する必要がないので、入力電圧ＩＰ，ＩＭに基づく比較対象値を入力するために要する消費電流を低減することができる。また、各比較器３に同一電流を供給することに比して、各比較器３に同一電圧を供給することは容易である。
（３）各比較器３では、比較電圧ＶRP，ＶRMの入力に基づいて、電流ＩsinkP，ＩsinkMと基準電流Ｉref1，Ｉref2との電流比較を行うことができる。
（４）Ｖ／Ｉ変換回路１で電流ＩsinkP，ＩsinkMを出力するトランジスタの出力端子を、Ｉ／Ｖ変換回路２ａ，２ｂのトランジスタＴr8，Ｔr10のゲートに接続したことにより、Ｖ／Ｉ変換回路１の出力端子の接続ノードを定電圧とすることができる。従って、出力端子の電圧変動による電流ＩsinkP，ＩsinkMの変動を防止することができる。
（５）Ｉ／Ｖ変換回路２ａ，２ｂでは、電流ＩsinkP，ＩsinkMの変動に基づいて、比較電圧ＶRP，ＶRMをリニアに変化させることができる。
（第二の実施の形態）
図１０は、第二の実施の形態を示す。この実施の形態は、第一の実施の形態の電流モード型Ａ／Ｄ変換器で、直並列Ａ／Ｄ変換器に類似する動作を行う構成としたものである。

図１０に示す電流モード型Ａ／Ｄ変換器は、図１に示す第一の実施の形態の構成にフィルタ電流源１１ａ，１１ｂを加え、Ｉ／Ｖ変換回路１２ａ，１２ｂ及びエンコーダ１３の構成を変更したものであり、その他の構成は、第一の実施の形態と同様である。第一の実施の形態と同一構成部分は、同一符号を付して説明する。

この電流モード型Ａ／Ｄ変換器は、入力電圧ＩＰ，ＩＭの１回のサンプリングに対し、２ステップの変換動作でデジタル出力信号を生成し、エンコーダ１３は１回目の変換結果に基づいてフィルタ電流源１１ａ，１１ｂに制御信号ｃｓ１，ｃｓ２を出力する。

フィルタ電流源１１ａ，１１ｂは、制御信号ｃｓ１，ｃｓ２に基づいて、Ｖ／Ｉ変換回路１からＩ／Ｖ変換回路１２ａ，１２ｂに供給される電流ＩsinkP，ＩsinkMを一部相殺する制御電流Ｉｃｐ，Ｉｃｍを出力する。すなわち、Ｉ／Ｖ変換回路１２ａ，１２ｂに供給される電流ＩsinkP，ＩsinkMを制限し、その制限された範囲における電流ＩsinkP，ＩsinkMを比較電圧ＶRP，ＶRMに変換する。図１１は、制御電流Ｉｃｐの付加により、電流ＩsinkPの範囲を制限する動作を示す。

図１２は、Ｉ／Ｖ変換回路１２ａの具体的構成を示す。このＩ／Ｖ変換回路１２ａは、図３（ａ）に示すＩ／Ｖ変換回路２ａのトランジスタＴr7、抵抗Ｒ１、電流源６ｃの構成と同一構成の回路を３組並列に付加したものである。

すなわち、ＮチャネルＭＯＳトランジスタＴr21〜Ｔr23のドレインが電源Ｖccに接続され、各トランジスタＴr21〜Ｔr23のソースは電流源１４ａ〜１４ｃにそれぞれ接続される。また、各トランジスタＴr21〜Ｔr23のゲートは、スイッチ回路ＳＷ１を介して、トランジスタＴr7のゲートに接続され、各トランジスタＴr21〜Ｔr23のソースは、それぞれ抵抗Ｒ１１〜Ｒ１３及びスイッチ回路ＳＷ２を介してトランジスタＴr8のゲートに接続される。

トランジスタＴr21〜Ｔr23のサイズは、トランジスタＴr7と同一であり、抵抗Ｒ１１〜Ｒ１３は抵抗Ｒ１と同一抵抗値であり、電流源１４ａ〜１４ｃは、電流源６ｃと同一電流を供給する。

前記スイッチ回路ＳＷ１，ＳＷ２は、前記エンコーダ１３から出力される制御信号Ｘに基づいて制御され、上記２ステップの変換動作において、第一のステップでオン（導通）され、第二のステップでオフ（不導通）される。

このような構成により感度変更手段が構成され、スイッチ回路ＳＷ１，ＳＷ２がオン状態からオフ状態となると、抵抗Ｒ１に流れる電流は４倍となり、トランジスタＴr7のゲート・ソース間電圧の変動も４倍となる。従って、Ｉ／Ｖ変換回路１２ａはスイッチ回路ＳＷ１，ＳＷ２のオフにより、電流ＩsinkPの変化に対し感度がほぼ４倍に向上し、比較電圧ＶRPの変動範囲はほぼ４倍となる。Ｉ／Ｖ変換回路１２ｂも同様な構成である。

このように構成されたＡ／Ｄ変換器では、第一のステップにおいて、入力電圧ＩＰ，ＩＭのサンプリングに基づいて、スイッチ回路ＳＷ１，ＳＷ２をオン状態とし、前記第一の実施の形態と同様な変換動作を行う。

次いで、第二のステップにおいて、第一のステップの比較結果に基づくエンコーダ１３の制御信号ｃｓ１，ｃｓ２によりフィルタ電流源１１ａ，１１ｂを動作させ、Ｉ／Ｖ変換回路１２ａ，１２ｂに供給される電流ＩsinkP，ＩsinkMを制限する。

この状態でスイッチ回路ＳＷ１，ＳＷ２をオフ状態とすることにより、Ｉ／Ｖ変換回路１２ａ，１２ｂの感度を引き上げた状態でＩ／Ｖ変換回路１２ａ，１２ｂから出力される比較電圧ＶRP，ＶRMにより、各比較器３で比較動作を行う。

そして、エンコーダ１３は第一及び第二のステップの変換結果を合成して、デジタル出力信号として出力する。
上記のように構成されたＡ／Ｄ変換器では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）複数ステップの変換動作により、分解能を向上させることができる。
（２）複数ステップの変換動作により、比較器３の数を削減しても分解能を維持することができる。また、比較器３の数を削減することにより、消費電力の低減を図ることができる。

上記実施の形態は、次に示すように変更してもよい。
・Ｉ／Ｖ変換回路は電流方向を逆転させることにより、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを使用することもできる。
・第二の実施の形態において、第一及び第二のステップに続いて、さらに変換感度を向上させて第三のステップを行ってもよい。

第一の実施の形態を示す回路図である。Ｖ／Ｉ変換回路を示す回路図である。（ａ）（ｂ）はＩ／Ｖ変換回路を示す回路図である。Ｉ／Ｖ変換回路の基本回路を示す回路図である。比較器の基本動作を示す回路図である。比較器を示す回路図である。比較器に供給する基準電流を示す説明図である。Ｖ／Ｉ変換回路の動作を示す説明図である。Ｉ／Ｖ変換回路の動作を示す説明図である。第二の実施の形態を示す回路図である。フィルタ電流源の動作を示す説明図である。Ｉ／Ｖ変換回路を示す回路図である。

符号の説明

１Ｖ／Ｉ変換回路
２ａ，２ｂ，１２ａ，１２ｂＩ／Ｖ変換回路
３比較器
４，１３エンコーダ
ＩＰ，ＩＭ入力電圧
ＩsinkM，ＩsinkP 電流
ＶRP，ＶRM 比較電圧
Ｉref1，Ｉref2 基準電流
Ｄout デジタル出力信号

Claims

入力電圧をサンプリングして電流に変換するＶ／Ｉ変換回路と、
前記Ｖ／Ｉ変換回路から出力される電流を電圧に変換した比較電圧を生成し、該比較電圧を複数の比較器に出力するＩ／Ｖ変換回路と、
前記比較器は、前記比較電圧に基づく電流と基準電流との比較動作を行うことと、
前記比較器の出力信号に基づいてデジタル出力信号を生成するエンコーダと
を備えたことを特徴とするＡ／Ｄ変換器。
前記比較器は、
前記比較電圧を電流に変換する電流変換部と、
前記電流変換部で生成された電流と基準電流とを比較する比較部と
を備えたことを特徴とする請求項１記載のＡ／Ｄ変換器。
前記Ｖ／Ｉ変換回路の電流出力ノードは、ＭＯＳトランジスタのドレインとし、前記Ｉ／Ｖ変換回路の電流入力ノードは、定ドレイン電流で駆動されるトランジスタのゲートとしたことを特徴とする請求項１又は２記載のＡ／Ｄ変換器。
前記Ｉ／Ｖ変換回路は、前記Ｖ／Ｉ変換回路から供給される電流を抵抗に流し、該抵抗で発生する電圧降下をＭＯＳトランジスタのソースに供給して該ＭＯＳトランジスタのゲートから前記比較電圧として出力することを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
前記エンコーダは、前記入力電圧の１回のサンプリングに対し、前記比較器の第一及び第二のステップの比較結果に基づいてデジタル出力信号を合成することと、
前記第二のステップにおいて前記Ｉ／Ｖ変換回路に入力される電流を制限するフィルタ電流源と
を備えたことを特徴とする請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器。
前記Ｉ／Ｖ変換回路は、前記第二のステップにおいて、前記電流の入力感度を引き上げる感度変更手段を備えたことを特徴とする請求項５記載のＡ／Ｄ変換器。
前記感度変更手段は、前記電流を流す抵抗の数を変更することにより、第二のステップにおいて前記電流の変化に対する比較電圧の変化を増幅することを特徴とする請求項６記載のＡ／Ｄ変換器。