JPH0983316A - コンパレータおよびアナログ−デジタル変換回路 - Google Patents
コンパレータおよびアナログ−デジタル変換回路Info
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- JPH0983316A JPH0983316A JP7230379A JP23037995A JPH0983316A JP H0983316 A JPH0983316 A JP H0983316A JP 7230379 A JP7230379 A JP 7230379A JP 23037995 A JP23037995 A JP 23037995A JP H0983316 A JPH0983316 A JP H0983316A
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- voltage
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Abstract
(57)【要約】
【課題】高速動作が可能で低消費電力なコンパレータを
提供する。 【解決手段】ＣＭＯＳインバータ５１は、ＰＭＯＳトラ
ンジスタ５２を介して高電位側電源ＶCCに接続されると
共に、ＮＭＯＳトランジスタ５３を介して低電位側電源
であるグランドに接続されている。そして、入力信号
（入力電圧）VIがＣＭＯＳインバータ５１の入力に印加
され、基準電圧VRが各トランジスタ５２，５３のゲート
に印加される。ＣＭＯＳインバータ５１からは、コンパ
レータ２１の論理閾値ＶT より入力信号VIが大きいとき
にはローレベル、論理閾値ＶT より入力信号VIが小さい
ときにはハイレベルの出力信号VOが出力される。ここ
で、コンパレータ２１の論理閾値ＶT は基準電圧VRの関
数である。従って、論理閾値ＶTと入力信号VIとを比較
することは、基準電圧VRと入力信号VIとを比較すること
に他ならない。
提供する。 【解決手段】ＣＭＯＳインバータ５１は、ＰＭＯＳトラ
ンジスタ５２を介して高電位側電源ＶCCに接続されると
共に、ＮＭＯＳトランジスタ５３を介して低電位側電源
であるグランドに接続されている。そして、入力信号
（入力電圧）VIがＣＭＯＳインバータ５１の入力に印加
され、基準電圧VRが各トランジスタ５２，５３のゲート
に印加される。ＣＭＯＳインバータ５１からは、コンパ
レータ２１の論理閾値ＶT より入力信号VIが大きいとき
にはローレベル、論理閾値ＶT より入力信号VIが小さい
ときにはハイレベルの出力信号VOが出力される。ここ
で、コンパレータ２１の論理閾値ＶT は基準電圧VRの関
数である。従って、論理閾値ＶTと入力信号VIとを比較
することは、基準電圧VRと入力信号VIとを比較すること
に他ならない。
Description
【０００１】
【発明の属する技術分野】本発明はコンパレータおよび
アナログ−デジタル変換回路（Ａ／Ｄコンバータ）に係
り、詳しくは、コンパレータ、全並列比較（フラッシ
ュ）方式Ａ／Ｄコンバータ、多段パイプライン（ステッ
プフラッシュ）構成をとるＡ／Ｄコンバータに関するも
のである。
アナログ−デジタル変換回路（Ａ／Ｄコンバータ）に係
り、詳しくは、コンパレータ、全並列比較（フラッシ
ュ）方式Ａ／Ｄコンバータ、多段パイプライン（ステッ
プフラッシュ）構成をとるＡ／Ｄコンバータに関するも
のである。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
【０００４】１ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
【０００５】そこで、各段がＡ／Ｄコンバータとデジタ
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。
【０００６】図５に、１０ビット４段パイプライン構成
をとるＡ／Ｄコンバータ１のブロック回路を示す。Ａ／
Ｄコンバータ１は、サンプルホールド回路２、１段目〜
４段目の回路３〜６、ラッチ回路７、出力回路８から構
成されている。１段目〜３段目の回路３〜５は、サブＡ
／Ｄコンバータ９、Ｄ／Ａコンバータ１０、差分アンプ
１１を備える。４段目（最終段）の回路６はサブＡ／Ｄ
コンバータ９だけを備える。１段目（初段）の回路３は
４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビ
ット構成である。１〜３段目の回路３〜５において、サ
ブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビ
ット数（ビット構成）ｎは同じに設定されている。尚、
２段目〜４段目の回路４〜６は１ビット以上の冗長ビッ
トを備える。
をとるＡ／Ｄコンバータ１のブロック回路を示す。Ａ／
Ｄコンバータ１は、サンプルホールド回路２、１段目〜
４段目の回路３〜６、ラッチ回路７、出力回路８から構
成されている。１段目〜３段目の回路３〜５は、サブＡ
／Ｄコンバータ９、Ｄ／Ａコンバータ１０、差分アンプ
１１を備える。４段目（最終段）の回路６はサブＡ／Ｄ
コンバータ９だけを備える。１段目（初段）の回路３は
４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビ
ット構成である。１〜３段目の回路３〜５において、サ
ブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビ
ット数（ビット構成）ｎは同じに設定されている。尚、
２段目〜４段目の回路４〜６は１ビット以上の冗長ビッ
トを備える。
【０００７】次に、Ａ／Ｄコンバータ１の動作を説明す
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
【０００８】１段目の回路３において、サブＡ／Ｄコン
バータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である
上位４ビットのデジタル出力（２9,２8,２7,２6 ）は、
Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッ
チ回路７を介して出力回路８へ転送される。差分アンプ
１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナ
ログ入力信号Ｖinとの差分を増幅する。その差分アンプ
１１の出力は、２段目の回路４へ転送される。
バータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である
上位４ビットのデジタル出力（２9,２8,２7,２6 ）は、
Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッ
チ回路７を介して出力回路８へ転送される。差分アンプ
１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナ
ログ入力信号Ｖinとの差分を増幅する。その差分アンプ
１１の出力は、２段目の回路４へ転送される。
【０００９】２段目の回路４においては、１段目の回路
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4 ）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4 ）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
【００１０】４段目の回路６においては、３段目の回路
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0 ）が得られる。
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0 ）が得られる。
【００１１】１〜４段目の回路３〜６のデジタル出力
は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
【００１２】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout をパラレル出力する。こ
のように、ＡＤコンバータ１においては、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。
０ビットのデジタル出力Ｄout をパラレル出力する。こ
のように、ＡＤコンバータ１においては、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。
【００１３】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ９を構成する
各コンパレータの分解能を実質的に向上させることが可
能になり、十分な変換精度が得られる。
が小さくなっても、サブＡ／Ｄコンバータ９を構成する
各コンパレータの分解能を実質的に向上させることが可
能になり、十分な変換精度が得られる。
【００１４】ところで、サブＡ／Ｄコンバータ９にはフ
ラッシュ方式が用いられる。図６に、ｎビットのフラッ
シュ方式サブＡ／Ｄコンバータ９の構成を示す。サブＡ
／Ｄコンバータ９は、抵抗Ｒ、コンパレータ２１、エン
コーダ２２から構成される。抵抗Ｒは全て同じ抵抗値で
あり、高電位側基準電源VRT （電圧VRT）および低電位
側基準電源VRB （電圧VRB ）間に直列に接続されてい
る。ビット数（ビット構成）ｎのサブＡ／Ｄコンバータ
９は（２n −１）個のコンパレータ２１を備える。各コ
ンパレータ２１は、抵抗Ｒによって生成された基準電圧
（VRT −VRB ）の分圧電圧と入力信号VI（アナログ入力
信号Ｖinまたは前段の回路３〜５の差分アンプ１１の出
力）とを比較する。エンコーダ２２は、各コンパレータ
２１の比較結果に基づいて、入力信号VIのＡ／Ｄ変換結
果であるデジタル出力を生成する。
ラッシュ方式が用いられる。図６に、ｎビットのフラッ
シュ方式サブＡ／Ｄコンバータ９の構成を示す。サブＡ
／Ｄコンバータ９は、抵抗Ｒ、コンパレータ２１、エン
コーダ２２から構成される。抵抗Ｒは全て同じ抵抗値で
あり、高電位側基準電源VRT （電圧VRT）および低電位
側基準電源VRB （電圧VRB ）間に直列に接続されてい
る。ビット数（ビット構成）ｎのサブＡ／Ｄコンバータ
９は（２n −１）個のコンパレータ２１を備える。各コ
ンパレータ２１は、抵抗Ｒによって生成された基準電圧
（VRT −VRB ）の分圧電圧と入力信号VI（アナログ入力
信号Ｖinまたは前段の回路３〜５の差分アンプ１１の出
力）とを比較する。エンコーダ２２は、各コンパレータ
２１の比較結果に基づいて、入力信号VIのＡ／Ｄ変換結
果であるデジタル出力を生成する。
【００１５】尚、２〜４段目の回路４〜６のサブＡ／Ｄ
コンバータ９は、１ビット以上の冗長ビットを備えるた
め、その冗長ビット分だけの抵抗Ｒおよびコンパレータ
２１を余分に有している。
コンバータ９は、１ビット以上の冗長ビットを備えるた
め、その冗長ビット分だけの抵抗Ｒおよびコンパレータ
２１を余分に有している。
【００１６】ところで、コンパレータ２１にはチョッパ
方式、差動方式、差動チョッパ方式などが用いられる。
図７に、チョッパ方式コンパレータ２１の構成を示す。
方式、差動方式、差動チョッパ方式などが用いられる。
図７に、チョッパ方式コンパレータ２１の構成を示す。
【００１７】各スイッチＳ１，Ｓ２はコンデンサＣを介
してＣＭＯＳインバータ３１に接続され、そのインバー
タ３１はスイッチＳ３と並列に接続されている。インバ
ータ３１は高電位側電源ＶCCと低電位側電源であるグラ
ンドとの間に接続されている。そして、入力信号（入力
電圧）VIがスイッチＳ２に、前記分圧電圧である基準電
圧VRがスイッチＳ１にそれぞれ印加される。尚、各スイ
ッチＳ１〜Ｓ３は制御信号φ，バーφによってオン・オ
フ制御される。すなわち、ハイレベルの制御信号φ（ロ
ーレベルの制御信号バーφ）が各スイッチＳ１〜Ｓ３に
入力されると、スイッチＳ２，Ｓ３はオンし、スイッチ
Ｓ１はオフする。また、ローレベルの制御信号φ（ハイ
レベルの制御信号バーφ）が各スイッチＳ１〜Ｓ３に入
力されると、スイッチＳ２，Ｓ３はオフし、スイッチＳ
１はオンする。
してＣＭＯＳインバータ３１に接続され、そのインバー
タ３１はスイッチＳ３と並列に接続されている。インバ
ータ３１は高電位側電源ＶCCと低電位側電源であるグラ
ンドとの間に接続されている。そして、入力信号（入力
電圧）VIがスイッチＳ２に、前記分圧電圧である基準電
圧VRがスイッチＳ１にそれぞれ印加される。尚、各スイ
ッチＳ１〜Ｓ３は制御信号φ，バーφによってオン・オ
フ制御される。すなわち、ハイレベルの制御信号φ（ロ
ーレベルの制御信号バーφ）が各スイッチＳ１〜Ｓ３に
入力されると、スイッチＳ２，Ｓ３はオンし、スイッチ
Ｓ１はオフする。また、ローレベルの制御信号φ（ハイ
レベルの制御信号バーφ）が各スイッチＳ１〜Ｓ３に入
力されると、スイッチＳ２，Ｓ３はオフし、スイッチＳ
１はオンする。
【００１８】このチョッパ方式コンパレータ２１によっ
て入力信号VIと基準電圧VRとを比較するには、まず、ハ
イレベルの制御信号φ（ローレベルの制御信号バーφ）
を各スイッチＳ１〜Ｓ３に入力し、スイッチＳ２，Ｓ３
をオン、スイッチＳ１をオフさせる。すると、コンデン
サＣのスイッチＳ２側の電極には入力信号VIが印加され
る。また、インバータ３１の入出力は短絡されるため、
その入出力電圧はインバータ３１の論理閾値電圧Ｖt に
収束する。従って、コンデンサＣのインバータ３１側の
電極の電位（インバータの入力電圧）は、論理閾値電圧
Ｖt になる。そのため、コンデンサＣは入力信号VIと論
理閾値電圧Ｖt の差電圧（VI−Ｖt ）で充電されて電荷
が蓄積される。このスイッチＳ２，Ｓ３をオンさせるこ
とにより差電圧でコンデンサＣに電荷を蓄積する期間を
リセット期間という。
て入力信号VIと基準電圧VRとを比較するには、まず、ハ
イレベルの制御信号φ（ローレベルの制御信号バーφ）
を各スイッチＳ１〜Ｓ３に入力し、スイッチＳ２，Ｓ３
をオン、スイッチＳ１をオフさせる。すると、コンデン
サＣのスイッチＳ２側の電極には入力信号VIが印加され
る。また、インバータ３１の入出力は短絡されるため、
その入出力電圧はインバータ３１の論理閾値電圧Ｖt に
収束する。従って、コンデンサＣのインバータ３１側の
電極の電位（インバータの入力電圧）は、論理閾値電圧
Ｖt になる。そのため、コンデンサＣは入力信号VIと論
理閾値電圧Ｖt の差電圧（VI−Ｖt ）で充電されて電荷
が蓄積される。このスイッチＳ２，Ｓ３をオンさせるこ
とにより差電圧でコンデンサＣに電荷を蓄積する期間を
リセット期間という。
【００１９】次に、ローレベルの制御信号φ（ハイレベ
ルの制御信号バーφ）を各スイッチＳ１〜Ｓ３に入力
し、スイッチＳ２，Ｓ３をオフ、スイッチＳ１をオンさ
せる。すると、コンデンサＣのスイッチＳ１側の電極に
は基準電圧VRが印加される。リセット期間においてコン
デンサＣに蓄積された電荷は放電されないため、その電
気量は変化しない。従って、コンデンサＣのインバータ
３１側の電極の電位は、入力信号VIと基準電圧VRの差電
圧（VI−VR）分だけ論理閾値電圧Ｖt から変化し、（VR
−VI＋Ｖt ）となる。
ルの制御信号バーφ）を各スイッチＳ１〜Ｓ３に入力
し、スイッチＳ２，Ｓ３をオフ、スイッチＳ１をオンさ
せる。すると、コンデンサＣのスイッチＳ１側の電極に
は基準電圧VRが印加される。リセット期間においてコン
デンサＣに蓄積された電荷は放電されないため、その電
気量は変化しない。従って、コンデンサＣのインバータ
３１側の電極の電位は、入力信号VIと基準電圧VRの差電
圧（VI−VR）分だけ論理閾値電圧Ｖt から変化し、（VR
−VI＋Ｖt ）となる。
【００２０】そのため、インバータ３１からは、入力信
号VIが基準電圧VRより大きいときにはハイレベル、入力
信号VIが基準電圧VRより小さいときにはローレベルの出
力信号VOが出力される。このスイッチＳ１をオンさせる
ことにより入力信号VIと基準電圧VRとを比較する期間を
比較期間という。
号VIが基準電圧VRより大きいときにはハイレベル、入力
信号VIが基準電圧VRより小さいときにはローレベルの出
力信号VOが出力される。このスイッチＳ１をオンさせる
ことにより入力信号VIと基準電圧VRとを比較する期間を
比較期間という。
【００２１】図８に、差動チョッパ方式コンパレータ２
１の構成を示す。差動チョッパ方式コンパレータ２１
は、図７に示すチョッパ方式コンパレータ２１のインバ
ータ３１を、差動増幅器４１に置き代えて構成される。
つまり、差動チョッパ方式コンパレータは、チョッパ方
式と差動方式とを合体させて両者の長所を取り入れたも
のである。
１の構成を示す。差動チョッパ方式コンパレータ２１
は、図７に示すチョッパ方式コンパレータ２１のインバ
ータ３１を、差動増幅器４１に置き代えて構成される。
つまり、差動チョッパ方式コンパレータは、チョッパ方
式と差動方式とを合体させて両者の長所を取り入れたも
のである。
【００２２】差動増幅器４１は、差動トランジスタであ
るＮＭＯＳトランジスタＴ１，Ｔ２と、負荷トランジス
タであるＰＭＯＳトランジスタＴ３，Ｔ４とから構成さ
れる。各トランジスタＴ１，Ｔ２はそれぞれ、各トラン
ジスタＴ３，Ｔ４を介して高電位側電源ＶCCに接続され
ると共に、定電流源４２を介して低電位側電源であるグ
ランドに接続されている。尚、各トランジスタＴ１，Ｔ
２のトランジスタサイズは同じである。また、各トラン
ジスタＴ３，Ｔ４のトランジスタサイズも同じである。
るＮＭＯＳトランジスタＴ１，Ｔ２と、負荷トランジス
タであるＰＭＯＳトランジスタＴ３，Ｔ４とから構成さ
れる。各トランジスタＴ１，Ｔ２はそれぞれ、各トラン
ジスタＴ３，Ｔ４を介して高電位側電源ＶCCに接続され
ると共に、定電流源４２を介して低電位側電源であるグ
ランドに接続されている。尚、各トランジスタＴ１，Ｔ
２のトランジスタサイズは同じである。また、各トラン
ジスタＴ３，Ｔ４のトランジスタサイズも同じである。
【００２３】トランジスタＴ１のゲートには、コンデン
サＣ1aを介して各スイッチＳ１ａ，Ｓ２ａが接続されて
いる。トランジスタＴ３のゲートとドレインとは接続さ
れ、その接続点はスイッチＳ３ａを介してトランジスタ
Ｔ１のゲートに接続されている。そして、プラス側入力
信号（入力電圧）VI(+) がスイッチＳ２ａに、プラス側
基準電圧VR(+) がスイッチＳ１ａにそれぞれ印加され
る。また、トランジスタＴ１，Ｔ３のドレインからマイ
ナス側出力信号VO(-) が出力される。
サＣ1aを介して各スイッチＳ１ａ，Ｓ２ａが接続されて
いる。トランジスタＴ３のゲートとドレインとは接続さ
れ、その接続点はスイッチＳ３ａを介してトランジスタ
Ｔ１のゲートに接続されている。そして、プラス側入力
信号（入力電圧）VI(+) がスイッチＳ２ａに、プラス側
基準電圧VR(+) がスイッチＳ１ａにそれぞれ印加され
る。また、トランジスタＴ１，Ｔ３のドレインからマイ
ナス側出力信号VO(-) が出力される。
【００２４】同様に、トランジスタＴ２のゲートには、
コンデンサＣ1bを介して各スイッチＳ１ｂ，Ｓ２ｂが接
続されている。トランジスタＴ４のゲートとドレインと
は接続され、その接続点はスイッチＳ３ｂを介してトラ
ンジスタＴ２のゲートに接続されている。そして、マイ
ナス側入力信号（入力電圧）VI(-) がスイッチＳ２ｂ
に、マイナス側基準電圧VR(-) がスイッチＳ１ｂにそれ
ぞれ印加される。また、トランジスタＴ２，Ｔ４のドレ
インからプラス側出力信号VO(+) が出力される。
コンデンサＣ1bを介して各スイッチＳ１ｂ，Ｓ２ｂが接
続されている。トランジスタＴ４のゲートとドレインと
は接続され、その接続点はスイッチＳ３ｂを介してトラ
ンジスタＴ２のゲートに接続されている。そして、マイ
ナス側入力信号（入力電圧）VI(-) がスイッチＳ２ｂ
に、マイナス側基準電圧VR(-) がスイッチＳ１ｂにそれ
ぞれ印加される。また、トランジスタＴ２，Ｔ４のドレ
インからプラス側出力信号VO(+) が出力される。
【００２５】尚、各コンデンサＣ1a，Ｃ1bの容量は同じ
である。図９に、差動チョッパ方式コンパレータ２１の
タイミングチャートを示す。スイッチＳ１ａとＳ１ｂ、
スイッチＳ２ａとＳ２ｂ、スイッチＳ３ａとＳ３ｂは、
それぞれ同じオン・オフ動作を行う。
である。図９に、差動チョッパ方式コンパレータ２１の
タイミングチャートを示す。スイッチＳ１ａとＳ１ｂ、
スイッチＳ２ａとＳ２ｂ、スイッチＳ３ａとＳ３ｂは、
それぞれ同じオン・オフ動作を行う。
【００２６】この差動チョッパ方式コンパレータ２１に
よって各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) とを比較するには、まず、スイッチＳ１ａ，Ｓ１ｂ
をオフ、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂをオ
ンさせる。すると、各コンデンサＣ1a，Ｃ1bのスイッチ
Ｓ２ａ，Ｓ２ｂ側の電極には、各入力信号VI(+),VI(-)
が印加される。また、スイッチＳ３ａ，Ｓ３ｂがオンす
ることで、トランジスタＴ１，Ｔ３とトランジスタＴ
２，Ｔ４とはそれぞれ、入出力が短絡されたＣＭＯＳイ
ンバータを構成し、その入出力電圧は当該インバータの
論理閾値電圧Ｖt に収束する。従って、各コンデンサＣ
1a，Ｃ1bのトランジスタＴ１，Ｔ２側の電極の電位（各
トランジスタＴ１，Ｔ２のゲート電位）は、論理閾値電
圧Ｖt になる。そのため、各コンデンサＣ1a，Ｃ1bはそ
れぞれ、各入力信号VI(+),VI(-) と論理閾値電圧Ｖt の
差電圧（VI(+) −Ｖt 、VI(-) −Ｖt ）で充電されて電
荷が蓄積される。この差電圧で各コンデンサＣ1a，Ｃ1b
に電荷を蓄積する期間をリセット期間という。
よって各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) とを比較するには、まず、スイッチＳ１ａ，Ｓ１ｂ
をオフ、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂをオ
ンさせる。すると、各コンデンサＣ1a，Ｃ1bのスイッチ
Ｓ２ａ，Ｓ２ｂ側の電極には、各入力信号VI(+),VI(-)
が印加される。また、スイッチＳ３ａ，Ｓ３ｂがオンす
ることで、トランジスタＴ１，Ｔ３とトランジスタＴ
２，Ｔ４とはそれぞれ、入出力が短絡されたＣＭＯＳイ
ンバータを構成し、その入出力電圧は当該インバータの
論理閾値電圧Ｖt に収束する。従って、各コンデンサＣ
1a，Ｃ1bのトランジスタＴ１，Ｔ２側の電極の電位（各
トランジスタＴ１，Ｔ２のゲート電位）は、論理閾値電
圧Ｖt になる。そのため、各コンデンサＣ1a，Ｃ1bはそ
れぞれ、各入力信号VI(+),VI(-) と論理閾値電圧Ｖt の
差電圧（VI(+) −Ｖt 、VI(-) −Ｖt ）で充電されて電
荷が蓄積される。この差電圧で各コンデンサＣ1a，Ｃ1b
に電荷を蓄積する期間をリセット期間という。
【００２７】次に、スイッチＳ２ａ，Ｓ２ｂをオンさせ
たままで、スイッチＳ３ａ，Ｓ３ｂをオフさせる。続い
て、スイッチＳ３ａ，Ｓ３ｂに加えてスイッチＳ２ａ，
Ｓ２ｂをオフさせ、スイッチＳ１ａ，Ｓ１ｂをオンさせ
る。すると、各コンデンサＣ1a，Ｃ1bのスイッチＳ１
ａ，Ｓ１ｂ側の電極には、各基準電圧VR(+),VR(-) が印
加される。リセット期間において各コンデンサＣ1a，Ｃ
1bに蓄積された電荷は放電されないため、その電気量は
変化しない。従って、各コンデンサＣ1a，Ｃ1bのトラン
ジスタＴ１，Ｔ２側の電極の電位（各トランジスタＴ
１，Ｔ２のゲート電位）は、各入力信号VI(+),VI(-) と
各基準電圧VR(+),VR(-) の差電圧（VI(+) −VR(+) 、VI
(-) −VR(-) ）分だけ論理閾値電圧Ｖt から変化し、そ
れぞれ（VR(+) −VI(+) ＋Ｖt ）、（VR(-) −VI(-) ＋
Ｖt ）となる。
たままで、スイッチＳ３ａ，Ｓ３ｂをオフさせる。続い
て、スイッチＳ３ａ，Ｓ３ｂに加えてスイッチＳ２ａ，
Ｓ２ｂをオフさせ、スイッチＳ１ａ，Ｓ１ｂをオンさせ
る。すると、各コンデンサＣ1a，Ｃ1bのスイッチＳ１
ａ，Ｓ１ｂ側の電極には、各基準電圧VR(+),VR(-) が印
加される。リセット期間において各コンデンサＣ1a，Ｃ
1bに蓄積された電荷は放電されないため、その電気量は
変化しない。従って、各コンデンサＣ1a，Ｃ1bのトラン
ジスタＴ１，Ｔ２側の電極の電位（各トランジスタＴ
１，Ｔ２のゲート電位）は、各入力信号VI(+),VI(-) と
各基準電圧VR(+),VR(-) の差電圧（VI(+) −VR(+) 、VI
(-) −VR(-) ）分だけ論理閾値電圧Ｖt から変化し、そ
れぞれ（VR(+) −VI(+) ＋Ｖt ）、（VR(-) −VI(-) ＋
Ｖt ）となる。
【００２８】そして、差動増幅器４１は、式（２）に示
す各トランジスタＴ１，Ｔ２のゲート電位の差電圧Ｖb
を増幅する。 Ｖb ＝（VR(+) −VI(+) ＋Ｖt ）−（VR(-) −（VI(-) ＋Ｖt ） ＝（VR(+) −VI(+) ）−（VR(-) −（VI(-) ） ………（２） その結果、Ｖb ＞０のときには、ハイレベルのプラス側
出力信号VO(+) 、ローレベルのマイナス側出力信号VO
(-) が出力される。また、Ｖb ＜０のときには、ローレ
ベルのプラス側出力信号VO(+) 、ハイレベルのマイナス
側出力信号VO(-)が出力される。
す各トランジスタＴ１，Ｔ２のゲート電位の差電圧Ｖb
を増幅する。 Ｖb ＝（VR(+) −VI(+) ＋Ｖt ）−（VR(-) −（VI(-) ＋Ｖt ） ＝（VR(+) −VI(+) ）−（VR(-) −（VI(-) ） ………（２） その結果、Ｖb ＞０のときには、ハイレベルのプラス側
出力信号VO(+) 、ローレベルのマイナス側出力信号VO
(-) が出力される。また、Ｖb ＜０のときには、ローレ
ベルのプラス側出力信号VO(+) 、ハイレベルのマイナス
側出力信号VO(-)が出力される。
【００２９】このように、差動チョッパ方式コンパレー
タ２１によれば、（VR(+) −VI(+)）と（VR(-) −（VI
(-) ）とを比較することができる。尚、式（２）は式
（３）のようにも表すことができる。
タ２１によれば、（VR(+) −VI(+)）と（VR(-) −（VI
(-) ）とを比較することができる。尚、式（２）は式
（３）のようにも表すことができる。
【００３０】 Ｖb ＝（VR(+) −VR(-) ）−（VI(+) −（VI(-) ） ………（３） つまり、差動チョッパ方式コンパレータ２１によれば、
（VR(+) −VR(-) ）と（VI(+) −（VI(-) ）とを比較す
ることもできる。
（VR(+) −VR(-) ）と（VI(+) −（VI(-) ）とを比較す
ることもできる。
【００３１】
【発明が解決しようとする課題】図７に示すチョッパ方
式コンパレータ２１には以下の問題点がある。 コンデンサＣの充放電を行うため、そのコンデンサＣ
の容量が入力信号VIおよび基準電圧VRに対する負荷とな
る。
式コンパレータ２１には以下の問題点がある。 コンデンサＣの充放電を行うため、そのコンデンサＣ
の容量が入力信号VIおよび基準電圧VRに対する負荷とな
る。
【００３２】入力信号VIは、図５に示すＡ／Ｄコンバ
ータ１のサンプルホールド回路２または各段の回路３〜
５の差分アンプ１１から出力される。そのため、コンデ
ンサＣの容量がサンプルホールド回路２および差分アン
プ１１の出力に対して負荷となる。図６に示すｎビット
のフラッシュ方式サブＡ／Ｄコンバータ９は、（２n−
１）個のコンパレータ２１を備える。従って、サンプル
ホールド回路２および差分アンプ１１の出力には、Ｃ×
（２n −１）という非常に大きな容量性負荷が接続され
ることになる。その結果、サンプルホールド回路２およ
び差分アンプ１１の動作が不安定になる恐れがある。
ータ１のサンプルホールド回路２または各段の回路３〜
５の差分アンプ１１から出力される。そのため、コンデ
ンサＣの容量がサンプルホールド回路２および差分アン
プ１１の出力に対して負荷となる。図６に示すｎビット
のフラッシュ方式サブＡ／Ｄコンバータ９は、（２n−
１）個のコンパレータ２１を備える。従って、サンプル
ホールド回路２および差分アンプ１１の出力には、Ｃ×
（２n −１）という非常に大きな容量性負荷が接続され
ることになる。その結果、サンプルホールド回路２およ
び差分アンプ１１の動作が不安定になる恐れがある。
【００３３】図６に示すｎビットのフラッシュ方式サ
ブＡ／Ｄコンバータ９において、各基準電源VRT,VRB 間
に流れる貫通電流を少なくするには、抵抗Ｒを大きくす
る必要がある。しかし、各抵抗Ｒ間のノードから生成さ
れる分圧電圧がチョッパ方式コンパレータ２１の基準電
圧VRとなるため、その各抵抗Ｒ間のノードにはコンデン
サＣが接続されることになる。従って、抵抗Ｒを大きく
すると、コンデンサＣと抵抗Ｒによる時定数も大きくな
り、コンデンサＣの充放電に要する時間が増大して、コ
ンパレータ２１の動作速度（スルーレート）が低下す
る。そのため、抵抗Ｒを大きくすることはできない。そ
の結果、各基準電源VRT,VRB 間に流れる貫通電流が多く
なって消費電力が増大する。
ブＡ／Ｄコンバータ９において、各基準電源VRT,VRB 間
に流れる貫通電流を少なくするには、抵抗Ｒを大きくす
る必要がある。しかし、各抵抗Ｒ間のノードから生成さ
れる分圧電圧がチョッパ方式コンパレータ２１の基準電
圧VRとなるため、その各抵抗Ｒ間のノードにはコンデン
サＣが接続されることになる。従って、抵抗Ｒを大きく
すると、コンデンサＣと抵抗Ｒによる時定数も大きくな
り、コンデンサＣの充放電に要する時間が増大して、コ
ンパレータ２１の動作速度（スルーレート）が低下す
る。そのため、抵抗Ｒを大きくすることはできない。そ
の結果、各基準電源VRT,VRB 間に流れる貫通電流が多く
なって消費電力が増大する。
【００３４】図８に示す差動チョッパ方式コンパレータ
２１の動作速度は、定電流源４２を流れる電流値に比例
する。従って、コンパレータ２１の動作速度を向上させ
るには、定電流源４２の電流値を大きくする必要があ
る。しかし、定電流源４２の電流値を大きくすると、消
費電力が増大する。
２１の動作速度は、定電流源４２を流れる電流値に比例
する。従って、コンパレータ２１の動作速度を向上させ
るには、定電流源４２の電流値を大きくする必要があ
る。しかし、定電流源４２の電流値を大きくすると、消
費電力が増大する。
【００３５】本発明は上記要求を満足するためになされ
たものであって、以下の目的を有するものである。 １〕高速動作が可能で低消費電力なコンパレータを提供
する。
たものであって、以下の目的を有するものである。 １〕高速動作が可能で低消費電力なコンパレータを提供
する。
【００３６】２〕上記１〕のコンパレータを用いた低消
費電力なフラッシュ方式Ａ／Ｄコンバータを提供する。 ３〕上記１〕のコンパレータを用いた低消費電力な多段
パイプライン構成をとるＡ／Ｄコンバータを提供する。
費電力なフラッシュ方式Ａ／Ｄコンバータを提供する。 ３〕上記１〕のコンパレータを用いた低消費電力な多段
パイプライン構成をとるＡ／Ｄコンバータを提供する。
【００３７】
【課題を解決するための手段】請求項１に記載の発明
は、出力電圧を入力端子側へ帰還させるコンデンサを備
えたことをその要旨とする。
は、出力電圧を入力端子側へ帰還させるコンデンサを備
えたことをその要旨とする。
【００３８】請求項２に記載の発明は、チョッパ回路
と、そのチョッパ回路が入力端子に接続された差動増幅
器と、差動増幅器の出力電圧を入力端子側へ帰還させる
コンデンサとを備えたことをその要旨とする。
と、そのチョッパ回路が入力端子に接続された差動増幅
器と、差動増幅器の出力電圧を入力端子側へ帰還させる
コンデンサとを備えたことをその要旨とする。
【００３９】請求項３に記載の発明は、チョッパ回路
と、そのチョッパ回路が入力端子に接続された差動増幅
器と、一方の電極が差動増幅器の入力端子に接続され、
他方の電極がスイッチを介して差動増幅器の出力端子に
接続されたコンデンサとを備え、差動増幅器の増幅動作
時に前記スイッチをオンすることで、差動増幅器の出力
電圧を入力端子側へ帰還させることをその要旨とする。
と、そのチョッパ回路が入力端子に接続された差動増幅
器と、一方の電極が差動増幅器の入力端子に接続され、
他方の電極がスイッチを介して差動増幅器の出力端子に
接続されたコンデンサとを備え、差動増幅器の増幅動作
時に前記スイッチをオンすることで、差動増幅器の出力
電圧を入力端子側へ帰還させることをその要旨とする。
【００４０】請求項４に記載の発明は、ＣＭＯＳインバ
ータと、基準電圧によってＣＭＯＳインバータの論理閾
値電圧を調整する制御回路とを備えたことをその要旨と
する。
ータと、基準電圧によってＣＭＯＳインバータの論理閾
値電圧を調整する制御回路とを備えたことをその要旨と
する。
【００４１】請求項５に記載の発明は、ＣＭＯＳインバ
ータと、そのＣＭＯＳインバータの論理閾値電圧を調整
する制御回路とを備え、その論理閾値電圧の調整を基準
電圧によって行うことで、ＣＭＯＳインバータの入力電
圧と基準電圧との比較結果をＣＭＯＳインバータから出
力することをその要旨とする。
ータと、そのＣＭＯＳインバータの論理閾値電圧を調整
する制御回路とを備え、その論理閾値電圧の調整を基準
電圧によって行うことで、ＣＭＯＳインバータの入力電
圧と基準電圧との比較結果をＣＭＯＳインバータから出
力することをその要旨とする。
【００４２】請求項６に記載の発明は、請求項４または
請求項５に記載のコンパレータにおいて、前記制御回路
は、ＣＭＯＳインバータと高電位側電源および低電位側
電源との間に接続された各トランジスタから構成される
ことをその要旨とする。
請求項５に記載のコンパレータにおいて、前記制御回路
は、ＣＭＯＳインバータと高電位側電源および低電位側
電源との間に接続された各トランジスタから構成される
ことをその要旨とする。
【００４３】請求項７に記載の発明は、フラッシュ方式
のアナログ−デジタル変換回路であって、請求項１〜６
のいずれか１項に記載のコンパレータを用いたことをそ
の要旨とする。
のアナログ−デジタル変換回路であって、請求項１〜６
のいずれか１項に記載のコンパレータを用いたことをそ
の要旨とする。
【００４４】請求項８に記載の発明は、各段がアナログ
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のアナログ−デジタル変換回路に請求項
１〜６のいずれか１項に記載のコンパレータを用いたこ
とをその要旨とする。
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のアナログ−デジタル変換回路に請求項
１〜６のいずれか１項に記載のコンパレータを用いたこ
とをその要旨とする。
【００４５】請求項９に記載の発明は、各段がアナログ
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のアナログ−デジタル変換回路に請求項
７に記載のアナログ−デジタル変換回路を用いたことを
その要旨とする。
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のアナログ−デジタル変換回路に請求項
７に記載のアナログ−デジタル変換回路を用いたことを
その要旨とする。
【００４６】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。尚、本実施形態において、
図５，図６，図８，図９に示した従来の形態と同じ構成
部材については符号を等しくしてその詳細な説明を省略
する。
態を図面に従って説明する。尚、本実施形態において、
図５，図６，図８，図９に示した従来の形態と同じ構成
部材については符号を等しくしてその詳細な説明を省略
する。
【００４７】図１に、本実施形態の差動チョッパ方式コ
ンパレータ２１の構成を示す。尚、図１において、図８
と異なるのは以下の点だけである。 コンデンサＣ2aおよびスイッチＳ４ａが設けられてい
る。コンデンサＣ2aの一方の電極はトランジスタＴ２の
ゲートに接続され、他方の電極はスイッチＳ４ａを介し
てトランジスタＴ３のドレインに接続されている。
ンパレータ２１の構成を示す。尚、図１において、図８
と異なるのは以下の点だけである。 コンデンサＣ2aおよびスイッチＳ４ａが設けられてい
る。コンデンサＣ2aの一方の電極はトランジスタＴ２の
ゲートに接続され、他方の電極はスイッチＳ４ａを介し
てトランジスタＴ３のドレインに接続されている。
【００４８】コンデンサＣ2bおよびスイッチＳ４ｂが
設けられている。コンデンサＣ2bの一方の電極はトラン
ジスタＴ１のゲートに接続され、他方の電極はスイッチ
Ｓ４ｂを介してトランジスタＴ４のドレインに接続され
ている。
設けられている。コンデンサＣ2bの一方の電極はトラン
ジスタＴ１のゲートに接続され、他方の電極はスイッチ
Ｓ４ｂを介してトランジスタＴ４のドレインに接続され
ている。
【００４９】各コンデンサＣ2a，Ｃ2bの容量は同じで
ある。 各スイッチＳ４ａ，Ｓ４ｂは同じオン・オフ動作を行
う。図２に、本実施形態の差動チョッパ方式コンパレー
タ２１のタイミングチャートを示す。
ある。 各スイッチＳ４ａ，Ｓ４ｂは同じオン・オフ動作を行
う。図２に、本実施形態の差動チョッパ方式コンパレー
タ２１のタイミングチャートを示す。
【００５０】この差動チョッパ方式コンパレータ２１に
よって各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) とを比較するには、まず、スイッチＳ１ａ，Ｓ１ｂ
をオフ、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ
４ａ，Ｓ４ｂをオンさせる。すると、各コンデンサＣ1
a，Ｃ1bのスイッチＳ２ａ，Ｓ２ｂ側の電極には、各入
力信号VI(+),VI(-) が印加される。また、スイッチＳ３
ａ，Ｓ３ｂがオンすることで、トランジスタＴ１，Ｔ３
とトランジスタＴ２，Ｔ４とはそれぞれ、入出力が短絡
されたＣＭＯＳインバータを構成し、その入出力電圧は
当該インバータの論理閾値電圧Ｖt に収束する。従っ
て、各コンデンサＣ1a，Ｃ1bのトランジスタＴ１，Ｔ２
側の電極の電位（各トランジスタＴ１，Ｔ２のゲート電
位）は、論理閾値電圧Ｖt になる。そのため、各コンデ
ンサＣ1a，Ｃ1bはそれぞれ、各入力信号VI(+),VI(-) と
論理閾値電圧Ｖt の差電圧（VI(+) −Ｖt 、VI(-) −Ｖ
t ）で充電されて電荷が蓄積される。また、各コンデン
サＣ2a，Ｃ2bの両端には論理閾値電圧Ｖt が印加され
る。この差電圧で各コンデンサＣ1a，Ｃ1bに電荷を蓄積
する期間をリセット期間という。
よって各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) とを比較するには、まず、スイッチＳ１ａ，Ｓ１ｂ
をオフ、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ
４ａ，Ｓ４ｂをオンさせる。すると、各コンデンサＣ1
a，Ｃ1bのスイッチＳ２ａ，Ｓ２ｂ側の電極には、各入
力信号VI(+),VI(-) が印加される。また、スイッチＳ３
ａ，Ｓ３ｂがオンすることで、トランジスタＴ１，Ｔ３
とトランジスタＴ２，Ｔ４とはそれぞれ、入出力が短絡
されたＣＭＯＳインバータを構成し、その入出力電圧は
当該インバータの論理閾値電圧Ｖt に収束する。従っ
て、各コンデンサＣ1a，Ｃ1bのトランジスタＴ１，Ｔ２
側の電極の電位（各トランジスタＴ１，Ｔ２のゲート電
位）は、論理閾値電圧Ｖt になる。そのため、各コンデ
ンサＣ1a，Ｃ1bはそれぞれ、各入力信号VI(+),VI(-) と
論理閾値電圧Ｖt の差電圧（VI(+) −Ｖt 、VI(-) −Ｖ
t ）で充電されて電荷が蓄積される。また、各コンデン
サＣ2a，Ｃ2bの両端には論理閾値電圧Ｖt が印加され
る。この差電圧で各コンデンサＣ1a，Ｃ1bに電荷を蓄積
する期間をリセット期間という。
【００５１】次に、スイッチＳ２ａ，Ｓ２ｂをオンさせ
たままで、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４ａ，Ｓ４ｂを
オフさせる。続いて、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４
ａ，Ｓ４ｂに加えてスイッチＳ２ａ，Ｓ２ｂをオフさ
せ、スイッチＳ１ａ，Ｓ１ｂをオンさせる。すると、各
コンデンサＣ1a，Ｃ1bのスイッチＳ１ａ，Ｓ１ｂ側の電
極には、各基準電圧VR(+),VR(-)が印加される。リセッ
ト期間において各コンデンサＣ1a，Ｃ1bに蓄積された電
荷は放電されないため、その電気量は変化しない。従っ
て、各コンデンサＣ1a，Ｃ1bのトランジスタＴ１，Ｔ２
側の電極の電位（各トランジスタＴ１，Ｔ２のゲート電
位）は、各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) の差電圧（VI(+) −VR(+) 、VI(-) −VR(-) ）分だ
け論理閾値電圧Ｖt から変化し、それぞれ（VR(+) −VI
(+) ＋Ｖt ）、（VR(-) −VI(-) ＋Ｖt ）となる。その
ため、各コンデンサＣ2a，Ｃ2bのスイッチＳ４ａ，Ｓ４
ｂ側の電位も、それぞれ（VR(+) −VI(+) ＋Ｖt ）、
（VR(-) −VI(-) ＋Ｖt ）となる。
たままで、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４ａ，Ｓ４ｂを
オフさせる。続いて、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４
ａ，Ｓ４ｂに加えてスイッチＳ２ａ，Ｓ２ｂをオフさ
せ、スイッチＳ１ａ，Ｓ１ｂをオンさせる。すると、各
コンデンサＣ1a，Ｃ1bのスイッチＳ１ａ，Ｓ１ｂ側の電
極には、各基準電圧VR(+),VR(-)が印加される。リセッ
ト期間において各コンデンサＣ1a，Ｃ1bに蓄積された電
荷は放電されないため、その電気量は変化しない。従っ
て、各コンデンサＣ1a，Ｃ1bのトランジスタＴ１，Ｔ２
側の電極の電位（各トランジスタＴ１，Ｔ２のゲート電
位）は、各入力信号VI(+),VI(-) と各基準電圧VR(+),VR
(-) の差電圧（VI(+) −VR(+) 、VI(-) −VR(-) ）分だ
け論理閾値電圧Ｖt から変化し、それぞれ（VR(+) −VI
(+) ＋Ｖt ）、（VR(-) −VI(-) ＋Ｖt ）となる。その
ため、各コンデンサＣ2a，Ｃ2bのスイッチＳ４ａ，Ｓ４
ｂ側の電位も、それぞれ（VR(+) −VI(+) ＋Ｖt ）、
（VR(-) −VI(-) ＋Ｖt ）となる。
【００５２】そして、差動増幅器４１は、前記式（２）
に示す各トランジスタＴ１，Ｔ２のゲート電位の差電圧
Ｖb を増幅する。その結果、Ｖb ＞０のときには、ハイ
レベルのプラス側出力信号VO(+) 、ローレベルのマイナ
ス側出力信号VO(-) が出力される。また、Ｖb ＜０のと
きには、ローレベルのプラス側出力信号VO(+) 、ハイレ
ベルのマイナス側出力信号VO(-) が出力される。このよ
うに、差動チョッパ方式コンパレータ２１によれば、
（VR(+) −VI(+) ）と（VR(-) −（VI(-) ）とを比較す
ることができる。尚、式（２）は前記式（３）のように
も表すことができる。つまり、差動チョッパ方式コンパ
レータ２１によれば、（VR(+) −VR(-) ）と（VI(+) −
（VI(-) ）とを比較することもできる。
に示す各トランジスタＴ１，Ｔ２のゲート電位の差電圧
Ｖb を増幅する。その結果、Ｖb ＞０のときには、ハイ
レベルのプラス側出力信号VO(+) 、ローレベルのマイナ
ス側出力信号VO(-) が出力される。また、Ｖb ＜０のと
きには、ローレベルのプラス側出力信号VO(+) 、ハイレ
ベルのマイナス側出力信号VO(-) が出力される。このよ
うに、差動チョッパ方式コンパレータ２１によれば、
（VR(+) −VI(+) ）と（VR(-) −（VI(-) ）とを比較す
ることができる。尚、式（２）は前記式（３）のように
も表すことができる。つまり、差動チョッパ方式コンパ
レータ２１によれば、（VR(+) −VR(-) ）と（VI(+) −
（VI(-) ）とを比較することもできる。
【００５３】このとき、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３
ａ，Ｓ３ｂをオフさせたままで、スイッチＳ１ａ，Ｓ１
ｂに加えてスイッチＳ４ａ，Ｓ４ｂを再度オンさせる。
すると、コンデンサＣ2aのスイッチＳ４ａ側の電位がト
ランジスタＴ３のドレインに印加され、コンデンサＣ2b
のスイッチＳ４ｂ側の電位がトランジスタＴ４のドレイ
ンに印加される。すなわち、差動増幅器４１の各出力電
圧（各トランジスタＴ４，Ｔ３のドレイン電位＝プラス
側出力信号VO(+) ，マイナス側出力信号VO(-)）を、各
コンデンサＣ2b，Ｃ2aを介して差動増幅器４１の各入力
端子（各トランジスタＴ１，Ｔ２のゲート）に帰還させ
る。その結果、差動増幅器４１の増幅動作は高速化さ
れ、差動増幅器４１の各出力電圧のレベルが速やかに確
定する。
ａ，Ｓ３ｂをオフさせたままで、スイッチＳ１ａ，Ｓ１
ｂに加えてスイッチＳ４ａ，Ｓ４ｂを再度オンさせる。
すると、コンデンサＣ2aのスイッチＳ４ａ側の電位がト
ランジスタＴ３のドレインに印加され、コンデンサＣ2b
のスイッチＳ４ｂ側の電位がトランジスタＴ４のドレイ
ンに印加される。すなわち、差動増幅器４１の各出力電
圧（各トランジスタＴ４，Ｔ３のドレイン電位＝プラス
側出力信号VO(+) ，マイナス側出力信号VO(-)）を、各
コンデンサＣ2b，Ｃ2aを介して差動増幅器４１の各入力
端子（各トランジスタＴ１，Ｔ２のゲート）に帰還させ
る。その結果、差動増幅器４１の増幅動作は高速化さ
れ、差動増幅器４１の各出力電圧のレベルが速やかに確
定する。
【００５４】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 差動増幅器４１の各出力電圧を各入力端子に帰還させ
ることで、差動増幅器４１の各出力電圧（プラス側出力
信号VO(+) ，マイナス側出力信号VO(-) ）のレベルを速
やかに確定させることが可能になる。
作用および効果を得ることができる。 差動増幅器４１の各出力電圧を各入力端子に帰還させ
ることで、差動増幅器４１の各出力電圧（プラス側出力
信号VO(+) ，マイナス側出力信号VO(-) ）のレベルを速
やかに確定させることが可能になる。
【００５５】上記より、差動増幅器４１の各入力端
子（各トランジスタＴ１，Ｔ２のゲート）の電位差（差
電圧Ｖb ）が小さい場合でも、差動増幅器４１の各出力
電圧のレベルが速やかに確定する。
子（各トランジスタＴ１，Ｔ２のゲート）の電位差（差
電圧Ｖb ）が小さい場合でも、差動増幅器４１の各出力
電圧のレベルが速やかに確定する。
【００５６】上記より、定電流源４２の電流値を
大きくすることなく、差動チョッパ方式コンパレータ２
１の動作速度を向上させることができる。つまり、高速
動作と低消費電力化を共に実現することができる。
大きくすることなく、差動チョッパ方式コンパレータ２
１の動作速度を向上させることができる。つまり、高速
動作と低消費電力化を共に実現することができる。
【００５７】従って、本実施形態の差動チョッパ方式コ
ンパレータ２１を、図６に示すフラッシュ方式Ａ／Ｄコ
ンバータ９に用いれば、低消費電力なＡ／Ｄコンバータ
９を得ることができる。
ンパレータ２１を、図６に示すフラッシュ方式Ａ／Ｄコ
ンバータ９に用いれば、低消費電力なＡ／Ｄコンバータ
９を得ることができる。
【００５８】そして、本実施形態の差動チョッパ方式コ
ンパレータ２１を用いたフラッシュ方式Ａ／Ｄコンバー
タ９を、図５に示す多段パイプライン構成をとるＡ／Ｄ
コンバータ１のサブＡ／Ｄコンバータ９に用いれば、Ａ
／Ｄコンバータ１の低消費電力化を図ることができる。
ンパレータ２１を用いたフラッシュ方式Ａ／Ｄコンバー
タ９を、図５に示す多段パイプライン構成をとるＡ／Ｄ
コンバータ１のサブＡ／Ｄコンバータ９に用いれば、Ａ
／Ｄコンバータ１の低消費電力化を図ることができる。
【００５９】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、図５，図６，図７に示した従来の形態と同
じ構成部材については符号を等しくしてその詳細な説明
を省略する。
た第２実施形態を図面に従って説明する。尚、本実施形
態において、図５，図６，図７に示した従来の形態と同
じ構成部材については符号を等しくしてその詳細な説明
を省略する。
【００６０】図３に、本実施形態のコンパレータ２１の
構成を示す。本実施形態のコンパレータ２１は、ＣＭＯ
Ｓインバータ５１、ＰＭＯＳトランジスタ５２、ＮＭＯ
Ｓトランジスタ５３から構成される。ＣＭＯＳインバー
タ５１は、ＰＭＯＳトランジスタ５２を介して高電位側
電源ＶCCに接続されると共に、ＮＭＯＳトランジスタ５
３を介して低電位側電源であるグランドに接続されてい
る。そして、入力信号（入力電圧）VIがＣＭＯＳインバ
ータ５１の入力に印加され、基準電圧VRが各トランジス
タ５２，５３のゲートに印加される。
構成を示す。本実施形態のコンパレータ２１は、ＣＭＯ
Ｓインバータ５１、ＰＭＯＳトランジスタ５２、ＮＭＯ
Ｓトランジスタ５３から構成される。ＣＭＯＳインバー
タ５１は、ＰＭＯＳトランジスタ５２を介して高電位側
電源ＶCCに接続されると共に、ＮＭＯＳトランジスタ５
３を介して低電位側電源であるグランドに接続されてい
る。そして、入力信号（入力電圧）VIがＣＭＯＳインバ
ータ５１の入力に印加され、基準電圧VRが各トランジス
タ５２，５３のゲートに印加される。
【００６１】ＣＭＯＳインバータ５１からは、コンパレ
ータ２１の論理閾値ＶT より入力信号VIが大きいときに
はローレベル、論理閾値ＶT より入力信号VIが小さいと
きにはハイレベルの出力信号VOが出力される。ここで、
コンパレータ２１の論理閾値ＶT は基準電圧VRの関数で
ある。従って、論理閾値ＶT と入力信号VIとを比較する
ことは、基準電圧VRと入力信号VIとを比較することに他
ならない。
ータ２１の論理閾値ＶT より入力信号VIが大きいときに
はローレベル、論理閾値ＶT より入力信号VIが小さいと
きにはハイレベルの出力信号VOが出力される。ここで、
コンパレータ２１の論理閾値ＶT は基準電圧VRの関数で
ある。従って、論理閾値ＶT と入力信号VIとを比較する
ことは、基準電圧VRと入力信号VIとを比較することに他
ならない。
【００６２】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 基準電圧VRに従ってコンパレータ２１の論理閾値ＶT
を調整する各トランジスタ５２，５３を設けることで、
基準電圧VRと入力信号VIとを比較する。
作用および効果を得ることができる。 基準電圧VRに従ってコンパレータ２１の論理閾値ＶT
を調整する各トランジスタ５２，５３を設けることで、
基準電圧VRと入力信号VIとを比較する。
【００６３】上記より、入力信号VIに対する負荷は
ＣＭＯＳインバータ５１のゲート容量だけとなり、基準
電圧VRに対する負荷は各トランジスタ５２，５３のゲー
ト容量だけとなる。
ＣＭＯＳインバータ５１のゲート容量だけとなり、基準
電圧VRに対する負荷は各トランジスタ５２，５３のゲー
ト容量だけとなる。
【００６４】入力信号VIは、図５に示すＡ／Ｄコンバ
ータ１のサンプルホールド回路２または各段の回路３〜
５の差分アンプ１１から出力される。そのため、ＣＭＯ
Ｓインバータ５１のゲート容量がサンプルホールド回路
２および差分アンプ１１の出力に対して負荷となる。こ
こで、ＣＭＯＳインバータ５１のゲート容量は極めて小
さいため、サンプルホールド回路２および差分アンプ１
１の動作が不安定になることはない。
ータ１のサンプルホールド回路２または各段の回路３〜
５の差分アンプ１１から出力される。そのため、ＣＭＯ
Ｓインバータ５１のゲート容量がサンプルホールド回路
２および差分アンプ１１の出力に対して負荷となる。こ
こで、ＣＭＯＳインバータ５１のゲート容量は極めて小
さいため、サンプルホールド回路２および差分アンプ１
１の動作が不安定になることはない。
【００６５】図６に示すｎビットのフラッシュ方式サ
ブＡ／Ｄコンバータ９において、各基準電源VRT,VRB 間
に流れる貫通電流を少なくするには、抵抗Ｒを大きくす
る必要がある。各抵抗Ｒ間のノードから生成される分圧
電圧が本実施形態のコンパレータ２１の基準電圧VRとな
るため、その各抵抗Ｒ間のノードには各トランジスタ５
２，５３のゲート容量が接続されることになる。ここ
で、各トランジスタ５２，５３のゲート容量は極めて小
さい。そのため、抵抗Ｒを大きくしても、各トランジス
タ５２，５３のゲート容量と抵抗Ｒによる時定数はほと
んど増大せず、コンパレータ２１の動作速度（スルーレ
ート）が低下することはない。従って、抵抗Ｒを十分に
大きくすることが可能になり、各基準電源VRT,VRB 間に
流れる貫通電流を少なくして消費電力を減少させること
ができる。
ブＡ／Ｄコンバータ９において、各基準電源VRT,VRB 間
に流れる貫通電流を少なくするには、抵抗Ｒを大きくす
る必要がある。各抵抗Ｒ間のノードから生成される分圧
電圧が本実施形態のコンパレータ２１の基準電圧VRとな
るため、その各抵抗Ｒ間のノードには各トランジスタ５
２，５３のゲート容量が接続されることになる。ここ
で、各トランジスタ５２，５３のゲート容量は極めて小
さい。そのため、抵抗Ｒを大きくしても、各トランジス
タ５２，５３のゲート容量と抵抗Ｒによる時定数はほと
んど増大せず、コンパレータ２１の動作速度（スルーレ
ート）が低下することはない。従って、抵抗Ｒを十分に
大きくすることが可能になり、各基準電源VRT,VRB 間に
流れる貫通電流を少なくして消費電力を減少させること
ができる。
【００６６】従って、本実施形態のコンパレータ２１
を、図６に示すフラッシュ方式Ａ／Ｄコンバータ９に用
いれば、低消費電力なＡ／Ｄコンバータ９を得ることが
できる。
を、図６に示すフラッシュ方式Ａ／Ｄコンバータ９に用
いれば、低消費電力なＡ／Ｄコンバータ９を得ることが
できる。
【００６７】そして、本実施形態のコンパレータ２１を
用いたフラッシュ方式Ａ／Ｄコンバータ９を、図５に示
す多段パイプライン構成をとるＡ／Ｄコンバータ１のサ
ブＡ／Ｄコンバータ９に用いれば、Ａ／Ｄコンバータ１
の低消費電力化を図ることができる。
用いたフラッシュ方式Ａ／Ｄコンバータ９を、図５に示
す多段パイプライン構成をとるＡ／Ｄコンバータ１のサ
ブＡ／Ｄコンバータ９に用いれば、Ａ／Ｄコンバータ１
の低消費電力化を図ることができる。
【００６８】（第３実施形態）次に、本発明を具体化し
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【００６９】図４に、本実施形態のコンパレータ２１の
構成を示す。尚、図４において、図３と異なるのは、各
トランジスタ５２，５３のゲートにそれぞれ別個の各基
準電圧VRP,VRN が印加されている点だけである。コンパ
レータ２１の論理閾値ＶT は各基準電圧VRP,VRN の関数
である。そのため、各基準電圧VRP,VRN を適宜に調整す
ることで論理閾値ＶT を任意に設定することができる。
従って、本実施形態によれば、第２実施形態と同様の作
用および効果を得ることができる。
構成を示す。尚、図４において、図３と異なるのは、各
トランジスタ５２，５３のゲートにそれぞれ別個の各基
準電圧VRP,VRN が印加されている点だけである。コンパ
レータ２１の論理閾値ＶT は各基準電圧VRP,VRN の関数
である。そのため、各基準電圧VRP,VRN を適宜に調整す
ることで論理閾値ＶT を任意に設定することができる。
従って、本実施形態によれば、第２実施形態と同様の作
用および効果を得ることができる。
【００７０】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）サブＡ／Ｄコンバータ９をフラッシュ方式以外の
方式で具体化する。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）サブＡ／Ｄコンバータ９をフラッシュ方式以外の
方式で具体化する。
【００７１】（２）第１実施形態の差動チョッパ方式コ
ンパレータ２１を、フラッシュ方式のＡ／Ｄコンバータ
ではなく、コンパレータを用いるその他の方式のＡ／Ｄ
コンバータ（逐次比較方式、電圧比較方式、電流比較方
式、循環比較方式、直並列比較方式、２ステップフラッ
シュ方式、継続比較方式など）に適用する。
ンパレータ２１を、フラッシュ方式のＡ／Ｄコンバータ
ではなく、コンパレータを用いるその他の方式のＡ／Ｄ
コンバータ（逐次比較方式、電圧比較方式、電流比較方
式、循環比較方式、直並列比較方式、２ステップフラッ
シュ方式、継続比較方式など）に適用する。
【００７２】（３）第２または第３実施形態の差動チョ
ッパ方式コンパレータ２１を、フラッシュ方式のＡ／Ｄ
コンバータではなく、コンパレータを用いるその他の方
式のＡ／Ｄコンバータに適用する。
ッパ方式コンパレータ２１を、フラッシュ方式のＡ／Ｄ
コンバータではなく、コンパレータを用いるその他の方
式のＡ／Ｄコンバータに適用する。
【００７３】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項６に記載のコンパレータにおいて、前記制
御回路は、ＣＭＯＳインバータと高電位側電源との間に
接続されたＰＭＯＳトランジスタと、ＣＭＯＳインバー
タと低電位側電源との間に接続されたＮＭＯＳトランジ
スタとから構成されるコンパレータ。
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項６に記載のコンパレータにおいて、前記制
御回路は、ＣＭＯＳインバータと高電位側電源との間に
接続されたＰＭＯＳトランジスタと、ＣＭＯＳインバー
タと低電位側電源との間に接続されたＮＭＯＳトランジ
スタとから構成されるコンパレータ。
【００７４】（ロ）上記（イ）において、各トランジス
タのゲートにそれぞれ別個の基準電圧が印加されるコン
パレータ。
タのゲートにそれぞれ別個の基準電圧が印加されるコン
パレータ。
【００７５】
１〕高速動作が可能で低消費電力なコンパレータを提供
することができる。 ２〕上記１〕のコンパレータを用いたフラッシュ方式Ａ
／Ｄコンバータを提供することができる。
することができる。 ２〕上記１〕のコンパレータを用いたフラッシュ方式Ａ
／Ｄコンバータを提供することができる。
【００７６】３〕上記１〕のコンパレータを用いた低消
費電力な多段パイプライン構成をとるＡ／Ｄコンバータ
を提供することができる。
費電力な多段パイプライン構成をとるＡ／Ｄコンバータ
を提供することができる。
【図１】第１実施形態の回路図。
【図２】第１実施形態のタイミングチャート。
【図３】第２実施形態の回路図。
【図４】第３実施形態の回路図。
【図５】多段パイプライン構成をとるＡ／Ｄコンバータ
の回路図。
の回路図。
【図６】フラッシュ方式Ａ／Ｄコンバータの回路図。
【図７】従来のチョッパ方式コンパレータの回路図。
【図８】従来の差動チョッパ方式コンパレータの回路
図。
図。
【図９】従来の差動チョッパ方式コンパレータのタイミ
ングチャート。
ングチャート。
１…Ａ／Ｄコンバータ ３…１段目の回路 ４…２段目の回路 ５…３段目の回路 ６…４段目の回路 ９…サブＡ／Ｄコンバータ １０…Ｄ／Ａコンバータ １１…差分アンプ ２１…コンパレータ ４１…差動増幅器 ５１…ＣＭＯＳインバータ ５２…ＰＭＯＳトランジスタ ５３…ＮＭＯＳトランジスタ Ｃ1a，Ｃ1b…コンデンサ Ｓ４ａ，Ｓ４ｂ…スイッチ VI…入力信号（入力電圧） VO…出力信号 VR,VRP,VRN…基準電圧 ＶCC…高電位側電源 VO(+) …プラス側出力信号 VO(-) …マイナス側出力信号
Claims (9)
- 【請求項１】 出力電圧を入力端子側へ帰還させるコン
デンサを備えた差動チョッパ方式のコンパレータ。 - 【請求項２】 チョッパ回路と、そのチョッパ回路が入
力端子に接続された差動増幅器と、差動増幅器の出力電
圧を入力端子側へ帰還させるコンデンサとを備えた差動
チョッパ方式のコンパレータ。 - 【請求項３】 チョッパ回路と、 そのチョッパ回路が入力端子に接続された差動増幅器
と、 一方の電極が差動増幅器の入力端子に接続され、他方の
電極がスイッチを介して差動増幅器の出力端子に接続さ
れたコンデンサとを備え、 差動増幅器の増幅動作時に前記スイッチをオンすること
で、差動増幅器の出力電圧を入力端子側へ帰還させる差
動チョッパ方式のコンパレータ。 - 【請求項４】 ＣＭＯＳインバータと、基準電圧によっ
てＣＭＯＳインバータの論理閾値電圧を調整する制御回
路とを備えたコンパレータ。 - 【請求項５】 ＣＭＯＳインバータと、そのＣＭＯＳイ
ンバータの論理閾値電圧を調整する制御回路とを備え、
その論理閾値電圧の調整を基準電圧によって行うこと
で、ＣＭＯＳインバータの入力電圧と基準電圧との比較
結果をＣＭＯＳインバータから出力するコンパレータ。 - 【請求項６】 請求項４または請求項５に記載のコンパ
レータにおいて、前記制御回路は、ＣＭＯＳインバータ
と高電位側電源および低電位側電源との間に接続された
各トランジスタから構成されるコンパレータ。 - 【請求項７】 請求項１〜６のいずれか１項に記載のコ
ンパレータを用いたフラッシュ方式の変換回路。 - 【請求項８】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る多段
パイプライン構成をとり、少なくとも一つの段のアナロ
グ−デジタル変換回路に請求項１〜６のいずれか１項に
記載のコンパレータを用いたアナログ−デジタル変換回
路。 - 【請求項９】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る多段
パイプライン構成をとり、少なくとも一つの段のアナロ
グ−デジタル変換回路に請求項７に記載のアナログ−デ
ジタル変換回路を用いたアナログ−デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230379A JPH0983316A (ja) | 1995-09-07 | 1995-09-07 | コンパレータおよびアナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230379A JPH0983316A (ja) | 1995-09-07 | 1995-09-07 | コンパレータおよびアナログ−デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983316A true JPH0983316A (ja) | 1997-03-28 |
Family
ID=16906950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230379A Pending JPH0983316A (ja) | 1995-09-07 | 1995-09-07 | コンパレータおよびアナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983316A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100837A (en) * | 1998-01-14 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | A-D converter |
| US6144232A (en) * | 1998-02-27 | 2000-11-07 | Nec Corporation | Chopper type voltage comparing circuit capable of correctly determining output polarity, and voltage comparing method |
| JPWO2004051852A1 (ja) * | 2002-12-03 | 2006-04-06 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| JP2009545188A (ja) * | 2006-03-21 | 2009-12-17 | ケンブリッジ アナログ テクノロジー，エルエルシー | サンプルデータ回路のオフセット取り消し |
| JP2010109937A (ja) * | 2008-10-31 | 2010-05-13 | Tokyo Institute Of Technology | 比較器及びアナログデジタル変換器 |
| CN111786660A (zh) * | 2020-07-16 | 2020-10-16 | 中国电子科技集团公司第二十四研究所 | 一种斩波稳零比较电路 |
-
1995
- 1995-09-07 JP JP7230379A patent/JPH0983316A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100837A (en) * | 1998-01-14 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | A-D converter |
| US6144232A (en) * | 1998-02-27 | 2000-11-07 | Nec Corporation | Chopper type voltage comparing circuit capable of correctly determining output polarity, and voltage comparing method |
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| US8004334B2 (en) | 2002-12-03 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| JP2011239411A (ja) * | 2002-12-03 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
| JP4841839B2 (ja) * | 2002-12-03 | 2011-12-21 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| US8212600B2 (en) | 2002-12-03 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| JP2009545188A (ja) * | 2006-03-21 | 2009-12-17 | ケンブリッジ アナログ テクノロジー，エルエルシー | サンプルデータ回路のオフセット取り消し |
| JP2010109937A (ja) * | 2008-10-31 | 2010-05-13 | Tokyo Institute Of Technology | 比較器及びアナログデジタル変換器 |
| CN111786660A (zh) * | 2020-07-16 | 2020-10-16 | 中国电子科技集团公司第二十四研究所 | 一种斩波稳零比较电路 |
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