JP2006517765A - 臨界的な連続時間用途における自動ゼロ化 - Google Patents
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Abstract
オペアンプ(2)と、オペアンプ(2)のオフセットを低減するための自動ゼロ化制御ユニット(3)とを備えている、連続時間用途のための装置(1)。自動ゼロ化制御ユニット(3)は、自動ゼロ化動作モードと通常動作モードとを提供する。自動ゼロ化制御ユニットは、コンパレータ(6)と、逐次近似レジスタ(7)と、ディジタルアナログ変換器(8)とを備えている。
Description
本発明は、少なくとも一つのオペアンプのオフセットが専用回路によって補償される連続時間用途のための装置及び集積回路に関する。また、本発明は、オフセット補償のための方法に関する。
集積回路は、非常に多くの場合、オペアンプを必要とする。それらのアンプは、通常、増幅、フィルタリング等、信号を処理するために使用される。集積回路が使用される用途に応じて、オペアンプの電圧オフセットが回路の性能に悪影響を与える場合がある。内部オフセット電圧は、長い間、CMOSオペアンプに伴う重大な問題となっており、また、大きな内部オフセットは、例えば、精密な用途においては許容することができない。オフセットを減少させることが困難である理由は、このオフセットがランダムな量だからであり、また、このオフセットが、使用される装置のマッチングに大きく依存しているだけでなく、温度や供給電圧等に伴って変化するからである。また、規則的なオフセットもプロセス変動に左右される。
臨界的な連続時間用途においては、これまで、低オフセット設計は、高い電流消費量を招く大きなトランジスタサイズに頼らなければならならず、又は、非常に高価なポストトリミングに頼らなければならない。従って、これらの総ての公知の手法が非常に制限されることは明らかである。
例えば、チョッパ、自動ゼロ(auto zero)等のいくつかの公知の技術は、より効果的であるが、連続時間用途に適用することができない。なぜなら、これらは時間不連続だからである。
チャンネルフィルタ、スムーズフィルタ、アンチエイリアシングフィルタ、自動ゲイン制御(AGC)、高精度測定システム等の遠隔通信用途においては、低オフセットオペアンプの必要性がある。
オペアンプのオフセット較正のための方式は、米国特許公報第5,397,944号(特許文献1)に記載されている。この米国特許において提案されるオフセット較正は、対応するオペアンプをオープンループ回路内に置く必要がある。較正だけのために使用される複数のスイッチが必要となる。また、いずれも補償のためだけに使用されるスイッチを伴う専用のレジスタも必要である。各アンプは、それを、リッパーカウンタ及びディジタルアナログ変換器(DAC)を有する較正ロジックに関連付けている。カウンタは、出力信号をDACに対して供給し、DACは、大きさが変化するバイアス電流をアンプ内のモードに対して供給する。米国特許第5,397,944号は、正しいバイアス電流が見つかるまでオフセット較正が段階的に行われる、ある種の試行錯誤による手法を具現化している。この米国特許において提案された方式の欠点は、6ビットDAC分解能において、較正を完了するために64クロックサイクルが必要になるという点である。提案された回路は、電源・基板ノイズを被る。これは、スイッチのうちの一つをオペアンプの反転入力端子に対して直接に接続しなければならないからである。これは重大な問題である。なぜなら、オペアンプの反転入力端子は、そのようなアンプにおいて最も感度が良いノードだからである。このため、電源・基板ノイズが回路の性能を低下させてしまう。
米国特許公報第5,397,944号
従って、本発明の目的は、オペアンプのオフセットを効果的に減少させるための方式を提供することである。
そのため、本発明の目的は、高精度を保持しつつオペアンプのアナログ入力信号における広範囲のオフセット成分を自動的に補償することができる集積回路解決策を提供することである。
本発明の更なる目的は、オペアンプでのオフセットを低減するが多くの回路オーバーヘッドを必要としない集積回路解決策を提供することである。
本発明に係る装置は、請求項1に記載されている。様々な有利な実施の形態が請求項2乃至請求項8に記載されている。
本発明に係る集積回路は、請求項9に記載されている。様々な有利な実施の形態が請求項10乃至請求項12に記載されている。
本発明に係る方法は、請求項13に記載されている。様々な有利な方法は請求項14及び請求項15に記載されている。
この発明の直接的な利点は、向上された信頼性、柔軟性、競争力である。
本発明の他の利点については、詳細な実施の形態に関連して説明する。
本発明の更に完全な説明及び本発明の更なる目的及び利点については、添付図面と共に以下の説明が参照される。
本発明は、以下の原理に基づいている。連続時間用途において自動ゼロ化(self zeroing)を可能にする重要な構成要素は、そのオフセット(Vofs)を減少させ又はさらには消滅させなければならない(この過程を、以下、オフセット補償と称する。)オペアンプ2に接続された自動ゼロ化制御(SZC)ユニット3である。本発明に係る自動ゼロ化を伴う装置1の基本的なブロック図が図1に示されている。
ここで扱う様々な実施の形態は、公知の逐次近似レジスタアナログディジタル変換器(SAR ADC)の構造から導き出されるため、この構造について簡単に説明する。
SAR ADC10の実施においては多くの変形例が存在するが、基本的な構造は非常に簡単である(図2参照)。コンパレータ(比較器)11の一方の入力に対してアナログ入力電圧(VIN)が印加されるとともに、Kビットディジタルアナログ変換器(DAC)14に対して基準電圧VREFが供給される。その後、DAC14の出力においてVINが電圧VDACよりも小さいか又は大きいかを決定するための比較が行われる。VINがVDACよりも大きい場合には、コンパレータの出力が論理High(ハイ)即ち「1」となり、Kビットレジスタの最上位ビット(MSB)が「1」のままとなる。逆に、VINがVDACよりも小さい場合には、コンパレータの出力が論理Low(ロー)となり、Kビットレジスタ13のMSBが論理「0」にクリアされる。また、SAR制御ロジック12が設けられている。このSAR制御ロジック12は、次の下位ビットへ移行して、そのビットをHighにし、別の比較を行う。シーケンスは、最下位ビット(LSB)に至るまで下位へと続けられる。これが行われると、変換が終了するとともに、Kビットレジスタ13においてKビットディジタルワードが利用可能になる。
ここで、図3を参照すると、本発明に係るSZCユニット3の基本的な原理が示されている。SZCユニット3は、コンパレータ6と、逐次近似レジスタ(SAR)7と、ディジタルアナログ変換器(DAC)8とを備えている。これらの総てのユニット6乃至8は、標準的な回路素子(標準的なライブラリセル)であることが好ましい。装置1は、少なくとも二つの基本的な動作モード、即ち、(1)自動ゼロ化モードと、(2)通常動作モードとを有している。動作モードは、モード選択(mode select)信号(例えば、複数のオペアンプから一つのオペアンプを選択するのに適したオペアンプ選択信号)によって制御されるものとするとよい。モード選択信号と二つのモード(1)(2)との間の一つの考えられる関係が図4に示されている。通常、装置1は、電源オンの後、最初に自動ゼロ化モード(1)に入る。装置は、時々更新できるように実施されるものとするとよい。更新の場合には、通常動作モード(2)に戻る前に一時的に自動ゼロ化モード(1)に入る。
SZCユニット3の中心には、自動ゼロ化プロセス全体を制御するSAR7がある。ここで、SAR7は、先に簡単に説明した従来の周知のSAR ADC10と非常に類似した態様で機能する。しかしながら、いくつかの大きな違いについて言及する価値がある。SAR ADC10(図2参照)においては、DAC14のDAC出力信号がコンパレータ11の一方の入力にフィードバックされるが、図3におけるDAC8の出力9は、自動ゼロ化が行われなければならないオペアンプ2の一方のノードに対して加えられる。また、SAR ADC10において、コンパレータ11の他方の入力は、ディジタルに変換されるアナログ信号VINであるが、図3において、この入力28は、自動ゼロ化モード(1)の間、DC電圧Vbに対して接続される。Vbは、ミッドレールに設定される電圧であるものとするとよい。即ち、Vb=(Vdd+Vss)/2であるものとするとよい。尚、オペアンプ2の入力28,29が短絡されている場合、及び、オペアンプ2がオフセットされていない場合(即ち、Vofs=0)には、Vo=Vbである。SAR ADC10において、各変換ステップの終わりにおけるDAC14の出力電圧は、アナログ入力電圧VINの(ADC及びDACの両方を介した)最も近い複製であるが、このシステムにおいては、入力28,29におけるオフセットの値及び極性のいずれも予測することができない。従って、出力9における電圧Vcも予測することができない。便宜上、この説明の全体に渡って、公知の極性がオフセット電圧Vofsに対して割り当てられる。
SAR7は、コンパレータ6からアナログ入力信号を受けるための入力23と、選択された時間にアナログ入力信号の値を表わすディジタル出力信号が利用可能となる出力24とを有している。SAR7は、アナログディジタル変換を行う。ディジタル出力信号は、DAC8に対して供給される。DAC8(D/A変換器としても知られる。)は、SARの出力24における量のディジタル表示を別のアナログ値に変換する電子回路である。DAC8への入力信号はディジタル2進コードであり、また、このコードは、公知の基準電圧と共に、結果としてDAC出力9において電圧Vc又は電流を生じる。DAC9の分解能を高めることにより、離散ステップの数を増加させることができるとともに、ステップサイズを低減することができ(量子化誤差が減少し)、その結果、連続時間信号に更に近い信号が生じる。即ち、DAC8は、その出力9において、補償されるべきオペアンプでのオフセットを表わすアナログ出力電圧Vc(又は、いくつかの実施の形態においては、アナログ出力電流)を供給する。DAC8は、連続する時間においてSAR7によって生成される一連のディジタル信号を受信するとともに、シーケンスの各ディジタル信号に応じて当該ディジタル信号に対応する出力電圧Vcを出力する。DAC8は、Nビットを有するディジタル入力信号を略等価なアナログ出力電圧Vcに変換する。
本実施の形態において、SZC3は、SAR7のためのリセット信号及びクロック信号を生成するように形成されたロジックユニット34を備えている。このクロック信号は入力27に加えられるとともに、このリセット信号は入力26に加えられる。これらの二つの信号は、入力32,33,25を介してユニット34に供給される入力信号clk,rstとモード選択とを組み合わせることによりロジックユニット34によって生成される。ユニット34は、例えば二つのANDゲートを備えているものとするとよい。
自動ゼロ化プロセスは、総てのNビットがSAR7によって決定された際に終了されると考えられる。このとき、装置1は、通常動作モード(2)が可能な状態になる。適切に設計された装置1及びKビットDAC8においては、以下の方程式(A)によっておおよそ与えられる残差が残る。
|ε|≦(Λ/2N+1)+|Vofc/A| (A)
|ε|≦(Λ/2N+1)+|Vofc/A| (A)
ここで、Λは、自動ゼロ化プロセス前のオペアンプ2の最大入力オフセットであり、Vofcは、コンパレータ6の入力オフセットであり、Aは、オペアンプ2のDCゲインである。方程式(A)から、この残差εは、DACの分解能の向上及びコンパレータのオフセットVofcの低下をもって低減することができる。チョッパコンパレータがコンパレータ6として使用される場合、又は、オペアンプ2のゲインAが十分に高い場合には、方程式(A)の2番目の項を無視できるレベルまで低減することができる。
正確な自動ゼロ化のため、自動ゼロ化モード(1)におけるオペアンプは、その前の段から分離されなければならない。この目的のため、図5に示されるように、図3の実施の形態に対していくつかのスイッチS1,S2が付加されてもよい。本実施の形態においては、自動ゼロ化モード(1)から通常動作モード(2)へと切り換えるため及びその逆の切り換えのためにモード選択信号が使用される。この目的のため、モード選択(mode select)信号(ms)がスイッチS1に対して加えられるとともに、反転モード選択信号(/ms(信号名の前の記号「/」は論理反転を意味するものとする。))がスイッチS2に対して加えられる。モード選択信号msが論理「1」である場合(図4参照)には、スイッチS1が閉じられるとともに、スイッチS2が開かれる。装置30は、自動ゼロ化モード(1)中においては、任意の前段から切り離される(分離される)。モード選択信号msが論理「0」である場合(図4参照)には、スイッチS1が開かれるとともに、スイッチS2が閉じられる。この場合、装置30は通常動作モード(2)である。しかしながら、この装置30は、図6に示される実施の形態50と関連して最も良く説明できる意味合いを有している。ここでは、二つのスイッチS3及びS4だけがオペアンプ42の入力側において必要となる。自動ゼロ化モード(1)においては、スイッチS4が開かれるとともに、スイッチS3が閉じられる。自動ゼロ化プロセス後においては、スイッチS3が開かれるとともに、スイッチS4が閉じられる。スイッチS4の存在により、この段50のゲインは、以下のように変更される。
A=R2/(R1+RS4) (B)
A=R2/(R1+RS4) (B)
ここで、RS4はスイッチS4のオン抵抗である。サイズの大きなトランジスタを用いると、この影響を低減することができるが、自動ゼロ化モード(1)の間に二つの段51,50の必要な分離を依然として行いながら、通常動作モード(2)の間に前の段51と段50との間の信号経路からスイッチS4を完全に排除することが最も望ましい。前の段51におけるオペアンプ(図6には完全に示されていない)にパワーダウンモードが設けられていない場合には、図6の左側に示されるように、このオペアンプの出力側にある出力トランジスタT1,T2に対して二つのスイッチS5,S6が付加されてもよい。スイッチS5,S6が閉じられると、pMOS及びnMOS出力トランジスタT1,T2の両方がオフにされる。スイッチS3も閉じられ、これにより、オペアンプ42の入力49がVbに接続される。このようにして、自動ゼロ化モード(1)の間に二つの段50,51の分離が確保される。通常動作モード(2)の間においては、総てのスイッチS3,S5,S6が開かれ、信号経路内で閉じられるスイッチはない。即ち、考慮されるべきスイッチのオン抵抗はない。スイッチS4が完全に取り除かれると、RS4の項が方程式(B)から無くなる。このスイッチS4は、前の段51にパワーダウンモードが設けられている場合又は図示のように出力トランジスタT1,T2にスイッチS5,S6が設けられている場合に除去することができる。
前述したように、自動ゼロ化プロセスは、電源オン時に行うことができ、又は、更新が必要な場合には必要に応じていつでも行うことができる。自動ゼロ化プロセスが終了すると、通常動作モード(2)が開始される。電力を節約するため、コンパレータ6又は76又は96又は106は、モード選択信号msが論理Lowのときにオフになるように設計されているものとするとよい。
前述したように、クロック信号(clk)及びリセット信号(rst)は、ANDゲートを備えるロジックユニット34によって組み合わされるものとしても。図3に示されるように、これらの二つの信号clk,rstがSAR7の入力26,27に加えられる前にモード選択信号msとAND演算されると、モード選択信号msが論理Lowである限り、SAR7は出力24におけるその出力状態を変えずに維持する。自動ゼロ化プロセスが終了すると、稼動し続けている段1の唯一の回路素子は、通常動作モードの間にSZCユニット3の電力消費量を決定するだけのDAC8である。この節電機能は任意である。
以下、様々な自動ゼロ化の実施の形態について説明する。集積回路(IC)上、例えば一般的な混合信号IC上では、数十個ほどのオペアンプが使用される場合がある。それらのいくつかは連続時間用途において使用され、また、それらの入力オフセットは非常に臨界的であるため、ポストトリミング又はここで提案されるような自動ゼロ化が無ければ、仕様を簡単に満たすことができない。その結果、これらの総ての臨界的なオペアンプに対しては自動ゼロ化を行わなければならない。オペアンプの数がNである場合には、臨界的なオペアンプのそれぞれに対して一つずつ、全部でM=N個のSZCユニットが付加されなければならない。そのため、N個のコンパレータ、N個のSAR、N個のDAC等が必要になる。図7には、N=3個のオペアンプ62とM=3個のSZCユニット63とを有する実施の形態60が示されている。即ち、N=Mとなっている。これは全体のオーバーヘッドをかなり増加させる。従って、いかにしてリソースを効率的に使用してオーバーヘッドを最小に維持するかが重要となる。以下では、様々な素子共有の実施の形態について説明する。
この状況において、方策は、主に、今まで説明してきた実施の形態の高い精度を維持しつつオーバーヘッドを最小にすることを目的としている。基本的な考え方は、できる限り多くのオペアンプによりできる限り少ない共通回路素子が共有されるようにすることである。考慮すべき他の要素は、自動ゼロ化プロセスのために必要な時間(クロックサイクルの数)である。KビットDACが使用される場合には、一つの段において自動ゼロ化を終了するためにKクロック周期を要する。このことは、例えば図1,図3,図5,図6に示される実施の形態に類似する実施の形態においてのみ当てはまる。素子共有により、どうにかして自動ゼロ化を同時ではなく順次に行わなければならないため、長い時間を要する。自動ゼロ化プロセスを終了するために必要な長い時間が大問題であるとは思われず、また、この状況における主な焦点はエリアオーバーヘッドの減少である。以下では、三つの基本的な素子共有の実施の形態について説明する。
(I)共通SZCの共有:精密な用途においては、多くの場合、オペアンプが完全差動信号を処理する必要がある。これは、例えば、送信器のDAC部の後段に差動スムージングフィルタが必要とされるICにおける場合である。一つの完全差動オペアンプの代わりに、図8に示されるように、IC70は、二つの従来のオペアンプ71,72(OP1,OP2)を備えているものとするとよい。各オペアンプ71,72は、それ自体のオフセット(それぞれVof1及びVof2)を有しているため、両方のオペアンプ71,72のオフセットがゼロである場合には、合成差動オペアンプ80にオフセットは無い。これを達成するため、各オペアンプ71,72に対して一つずつ、M=2個のSZCブロックを付加しなければならない(図7の場合のように)。しかしながら、Vof1=Vof2である限りは、出力オフセットがゼロになる。これは、Vof1及びVof2の両方が小さくかつオフセットを除く総ての要件を回路が満たしている場合に可能である。この場合、図8に示されるように、SZCユニット73は一つしか必要ない。オーバーヘッドを半分にカットするため、二つのオペアンプの一方(図8においてはOP2)に対して自動ゼロ化電圧Vcを印加することができる。本実施の形態において、出力74,75は、図示のようにコンパレータ76の入力側に結合される。
(II)共通コンパレータの共有:方程式(A)の第二項を無視できるようにするためは、SZCユニットのコンパレータの固有オフセットがSARの量子化誤差よりも十分に低くなければならない。このことは、適格コンパレータがICのかなりのシリコン領域を占めることができることを意味している。従って、特にオペアンプの数(N)が多い場合には、一部のオペアンプのために又は総てのオペアンプのために一つのコンパレータのみを使用することが望ましい。共通のコンパレータ96を共有する実施の形態90が図9に示されている。この場合、N=3であり、M=1である。SZCユニット95は、N=3個のDAC97.1乃至97.3とN=3個のSAR98.1乃至98.3とを備えているが、コンパレータ96をたった一つしか備えていない。この実施の形態は、一つのIC内に任意の数Nのオペアンプが存在する場合まで拡張することができる。実施の形態90は、N=3個のオペアンプ91乃至93を備えている。ここで、総てのオペアンプ91乃至93は一つの共通のコンパレータ96を共有している。共有のため、自動ゼロ化は、一時に一つのアンプ段でしか行うことができない。段ごとのオフセット補償を容易にするために、入力スイッチS10及び出力スイッチS9が付加されている。図5又は図6に関して前述したように、二つの段の間の分離を行うことができる。第1のオペアンプ91(OP1)において自動ゼロ化を行うために、例えば両方のスイッチS9,S10が位置1に配置される。スイッチS9,S10がこの位置にあると、図1に示される回路と同様の回路が得られる。N個のオペアンプの場合、図7の実施の形態と比べると、達成できる節約はN−1個のコンパレータである。図9は、総ての段が必ずしもカスケードになっていない一般的な場合を示している。その結果、コンパレータ96がスイッチS9を介して一つのオペアンプ91乃至93の出力端子99.1乃至99.3に対して接続されるたびに、各オペアンプ91乃至93ごとに自動ゼロ化が行われる。例えば高次フィルタにおいて、いくつかのオペアンプが直列に接続される場合には、そのような構成は適していない。これは、各段の残差が累積されるからである。この問題を解決するための方法について、図10を参照して説明する。
(III)コンパレータ及びSARの両方の共有:SARユニットがいくつかのオペアンプ間で共有される場合には、更なる節約を達成することができる。図10の装置100は、それを可能にする。SZCユニット105は、N=3個のDAC107乃至109とN=3個のDラッチ110乃至112とを備えているが、SAR104とコンパレータ106とはそれぞれ1個だけを備えている。この実施の形態においては、オペアンプ103の出力113だけがコンパレータ106の一方の入力に接続されている。コンパレータ106の他方の入力はアナログ接地に接続されている。これと図9の装置90とを比較すると、ここではもはや入力スイッチS10及び出力スイッチS9が必要なくなる。原理を簡単に説明すると、N=3個のオペアンプ101乃至103のそれぞれに対して一つずつKビットDAC107乃至109が与えられている。総てのオペアンプ101乃至103間でSAR104が共有されているため、真偽表が以下に与えられているDラッチ110乃至112をSAR104とDAC107乃至109との間に挿入してデータを記憶しなければならない。
図10のDラッチの真偽表
D Cp Q
L H L
H H H
X L Qo
図10のDラッチの真偽表
D Cp Q
L H L
H H H
X L Qo
自動ゼロ化プロセスは、カスケードの最後のオペアンプ103で始まり、最初のオペアンプ101で終了することが好ましい。N=3個のアンプからなるチェーンの2番目のオペアンプを補償するため、例えばcp2信号が論理Highに設定される(一方、他の総ての信号cp1及びcp3は論理Low)とともに、入力スイッチS2が閉じられる。cp2が論理Highの場合、2番目のオペアンプ102に対して加えられたラッチはトランスペアレントであり、これにより、SAR104の出力が2番目のオペアンプのDAC108に対して直接に加えられる。2番目の段の自動ゼロ化の後、cp2が論理Lowになり、このオペアンプ102で次の自動ゼロ化が行われるまでラッチ111の出力状態が維持される。この方法は、N−1個のSARだけでなくN−1個のコンパレータも節約し、各アンプ段の残差のエラー累積を止める。N個のDラッチ110乃至112及びKビットワイドデータバス113を必要とするのが欠点である。図10の原理は、任意の数(N)のオペアンプまで拡張することができる。
いくつかの重要な波形が図11に示されている。これらの波形は、図10の装置100と関連して使用することができる。図11は、信号clk,rst,cp1,cp2,cp3を示している。
方法(I)はKクロックサイクルしか要さないが、他の二つの方法(II)(III)はKクロックサイクルのN倍を要する。必要な時間を低減するため、オペアンプをグループ化することができるとともに、各グループ毎に最良の方法を個別に選択することができる。この手法によれば、シリコン領域、必要なクロックサイクル時間、電力消費量に関して最良の性能を得ることができる。
ここに示された構造によれば、高い性能を得ることができるとともに、今日の要求される用途において小さなフォームファクタで低電力回路をパッケージングすることができる。それは、フィルタ、自動ゲイン制御回路、バンドギャップ基準回路に良く適している。
本発明において、出力ゼロ化が自動的にかつ任意の制御回路又は管理回路から独立に行われることは重要な問題である。総てにおいて必要なことは、特定のオペアンプのための自動ゼロ化プロセスを「トリガする」ある種のモード選択信号(例えばms)である。
連続時間用途において自動ゼロ化を可能にする回路技術が提供された。ここに示した技術を用いると、高い精度を保持しつつ、オーバーヘッドを最小に維持することができる。
本発明の利点は、それがオープンループ又はクローズドループでオペアンプと協働するという点である。ここに示される本発明の他の利点は、補償プロセスのためにほんの僅かなクロックサイクルしか要さないという点である。
本発明の更なる利点は、自動ゼロ化手段を付加する際に既存の回路をほんの僅かに変更するだけで済むという点である。本発明によれば、図8及び図10に示された実施の形態に関して説明したように、高度の回路素子共有が可能である。本発明によれば、例えば、SARを共有することにより、コストを低減し、オフセット補償手段によって占められるシリコン領域を縮小することができる。
本発明は、米国特許公報第5,397,944号に記載されたオフセット較正方法のような特別に形成された電流DACを必要としない。ここに示された方式は、総ての種類のDACにおいて機能する。ここに示された方法は、オペアンプのための制御信号(Vc)として電流又は電圧を使用することができる。
本発明は、標準的なライブラリセルを使用することによって実現することができ、従って、特別な回路は不要である。
明確化のために別個の実施の形態の文脈で説明されている本発明の様々な特徴を、一つの実施の形態に組み合わせて提供することもできることが理解される。逆に、簡単のために一つの実施の形態の文脈で説明されている本発明の様々な特徴を分離して又は任意の適当なサブコンビネーションとして提供することもできる。
図面及び明細書において本発明の好ましい実施の形態が示されている。また、特定の用語が使用されているが、このように与えられた説明は、一般的でかつ記述的な意味でのみ専門用語を使用しており、限定的な目的で使用されていない。
Claims (15)
- オペアンプと、前記オペアンプのオフセットを低減させるための自動ゼロ化制御ユニットとを備えている、連続時間用途のための装置において、前記自動ゼロ化制御ユニットは、以下の二つのモードの動作、即ち、
(a)自動ゼロ化プロセスを行う自動ゼロ化動作と、
(b)通常動作と、
を提供し、前記自動ゼロ化制御ユニットは、
コンパレータと、
逐次近似レジスタと、
ディジタルアナログ変換器と、
を備えていることを特徴とする装置。 - 前記自動ゼロ化制御ユニットは、モード選択信号により前記二つのモード間で切り換え可能であることを特徴とする請求項1に記載の装置。
- 自動ゼロ化動作中の前記オペアンプを、前記オペアンプの前にある段から分離させる切換手段を備えていることを特徴とする請求項1に記載の装置。
- 前記オペアンプのオフセットは、前記ディジタルアナログ変換器の出力において供給される出力電圧によって調整可能であることを特徴とする請求項2又は3に記載の装置。
- 前記コンパレータは、第1の入力ノード及び第2の入力ノードを備え、前記第1の入力ノードは、前記オペアンプの出力に接続され、前記第2の入力ノードは、基準電圧又はアナログ接地に接続可能であることを特徴とする請求項1又は2に記載の装置。
- 前記モード選択信号が論理ゼロになると、前記コンパレータは、オフになることを特徴とする請求項1又は2に記載の装置。
- 前記切換手段は、前記モード選択信号又は反転モード選択信号によって切り換え可能なスイッチを備えていることを特徴とする請求項3に記載の装置。
- 前記コンパレータ、及び、好ましくは逐次近似レジスタは、二つ以上の前記オペアンプによって共有されることを特徴とする請求項1乃至7のいずれか一項に記載の装置。
- 低減されるべき過度のオフセットを有するN個のオペアンプと、前記オペアンプのオフセットを低減させるためのM(N≧M)個の自動ゼロ化制御ユニットとを備えている集積回路、好ましくは混合信号集積回路において、前記自動ゼロ化制御ユニットは、以下の二つのモードの動作、即ち、
(a)自動ゼロ化プロセスを行う自動ゼロ化動作と、
(b)通常動作と、
を提供し、M個の前記自動ゼロ化制御ユニットのうちの少なくとも一つは、
コンパレータと、
逐次近似レジスタと、
ディジタルアナログ変換器と、
を備えていることを特徴とする集積回路。 - N=Mであることを特徴とする請求項19に記載の集積回路。
- M=1であり、
前記自動ゼロ化制御ユニットは、
一つのコンパレータと、
N個の逐次近似レジスタと、
N個のディジタルアナログ変換器と、
を備えていることを特徴とする請求項10に記載の集積回路。 - M=1であり、
前記自動ゼロ化制御ユニットは、
一つのコンパレータと、
一つの逐次近似レジスタと、
N個のディジタルアナログ変換器と、
N個のDラッチと、
を備えていることを特徴とする請求項10に記載の集積回路。 - 低減されるべき過度のオフセットを有するオペアンプと、前記オペアンプのオフセットを低減させるための自動ゼロ化制御ユニットとを備えている集積回路において自動ゼロ化プロセスを行うための方法において、
前記自動ゼロ化制御ユニットに対してモード選択信号を加えるステップと、
前記オペアンプの出力信号と基準電圧とを比較して、対応するアナログ信号を供給するステップと、
逐次近似レジスタの入力に前記アナログ信号を供給して、前記アナログ信号をディジタル信号に変換するステップであって、前記ディジタル出力信号が前記アナログ信号の値を表わしているステップと、
前記ディジタル信号をディジタルアナログ変換器に加えることによりアナログ出力信号を生成するステップと、
前記アナログ出力信号を前記オペアンプのノードに加えるステップと、
を含むことを特徴とする方法。 - 前記オペアンプは、前記自動ゼロ化プロセスを行う際に集積回路の前の段から分離されることを特徴とする請求項13に記載の方法。
- 前記自動ゼロ化プロセスは、電源オン後に行われることを特徴とする請求項13に記載の方法。
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