CN101645707B - 失调自修正的高速数据比较锁存器 - Google Patents

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Abstract

本发明公开了失调自修正的高速数据比较锁存器，包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块，输入控制模块产生两个信号分别控制输入对管P和输入对管N，然后输入对管P和输入对管N分别输出连接至比较锁存模块，比较锁存模块的锁存输出同时连接至输出控制模块和失调逻辑控制模块，输出控制模块输出至采样器，失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；本发明通过反馈机制自动修调差分输入对管的个数，以达到修调差分对管工作点和阈值电压，消除工艺偏差，使接收器中高速数据比较锁存器差分输入对管精确匹配。

Description

失调自修正的高速数据比较锁存器
技术领域
本发明涉及高速数据比较锁存器，具体涉及失调自修正的高速数据比较锁存器。
技术背景
高速模数转换电路是现代高速通信和信号处理电路中的重要组成部分，高速数据比较锁存器的设计是高速模数转换器设计中的关键环节。在任何一个高速高分辨率的模数转换器中，高速数据比较锁存器很大程度上决定了该数模转换器的的最高分辨率和能达到的最快转换速度。但是，在高速数据比较锁存器中，差分输入对管的失配，在一定程度上决定了高速数据比较锁存器的比较精度，同时减少了高速数据比较锁存器的锁存时序裕量，从而影响到高速模数转换电路的精度和速度。
失调是高性能CMOS电路设计中需要考虑的一个重要因素，其中失调的情况分为：电路的失调主要由制造过程中工艺的不确定性和封装后的机械压力引起；失调电压的大小主要由输入输出级差动对的差异决定；同时差分输入信号本身也可能含有失调电压；失调电压在一定程度上决定了产品的性能或成品率。
当不采用自修正技术时，一个好的CMOS模拟电路在遵循版图设计规则的情况下，失调所引起的失调电压通常在正负5mV范围内；加大输出输入级差动对的尺寸可以减小失调电压，但这样设计的结果会使输入输出电容变得过高，严重的降低电路的精度与速度；因此很多高精度系统需要用电子学方法来消除失配；通常自动归零的方法需要采用无源器件如电容来获得失配补偿。
发明内容
本发明为解决上述问题提供了一种失调自修正的高速数据比较锁存器，在不采用无源器件(如：电容)或加大输出输入级差动对的尺寸的前提下，实现对高速数据比较锁存器输入失调电压进行自修正，且具有精度容易控制，功耗低的特点。
本发明的技术方案如下：
失调自修正的高速数据比较锁存器，其特征在于：包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块；输入控制模块产生两个信号分别控制输入对管P和输入对管N；然后输入对管P和输入对管N分别输出连接至比较锁存模块，比较锁存模块的锁存输出同时连接至失调逻辑控制模块和输出控制模块，失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；输出控制模块的输出为该失调自修正的高速数据比较锁存器。
所述输入对管P由N+1个输入MOS管分别与N+1个开关管串联后再并联组成，所述输入对管N由M+1个输入MOS管分别与M+1个开关管串联后再并联组成，其中N和M均大于等于零，且N和M的值可以相等也可以不相等。
所述比较锁存模块在输入时钟的控制下，对输入对管P和输入对管N输出的信号进行比较，得到相应的锁存输出。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生IN_EN信号，作为输入控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生OUT_EN信号，作为输出控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存部分产生的锁存输出信号的共同作用，产生两个信号CON_P[0:N]、CON_N[0:M]分别作为与输入对管P/输入对管串联的开关管的控制信号，即为选择输入对管P/输入对管N个数的控制信号。
所述高速数据比较锁存器的工作流程如下：
当RESET有效时(即RESET＝1时)，控制逻辑模块处于复位状态：
IN_EN＝0：输入控制模块在IN_EN信号的控制下，产生的INN_P、INN_N两个信号都为所述失调自修正的高速数据比较锁存器输入数据的共模；
OUT_EN＝0：输出控制模块处于复位状态，高速数据比较锁存器输出恒为零；
CON_P[0:N]/CON_N[0:M]为N+1/M+1位控制信号，控制两个输入对管的个数，在该状态下CON_P[0:N]＝I1/CON_N[0:M]＝I2为预设值，其中I1/I2满足：0＜I＜N+1且0＜I＜M+1；
当RESET处于无效状态时(RESET＝0)，失调逻辑控制模块的输出IN_EN＝0/OUT_EN＝0，输入对管P/N的输入INN_P＝INN_N，该失调自修正的高速数据比较锁存器处于失调自修正的状态，输出仍然保持为零。比较锁存模块在输入时钟的上升沿到来时对输入对管P/N的输出进行比较，比较所得的结果在输入时钟的整个高电平状态下无变化且不受输入对管P/N的输入状态影响，即比较锁存模块仅在输入时钟的上升沿比较数据；当输入时钟变为低电平时，该比较结果作为比较锁存模块的锁存输出同时送到失调逻辑控制模块和输出控制模块。控制逻辑模块在x个输入时钟周期内对比较锁存输出数据进行累加，通过对累加值的判断，进行失调的自修正，具体过程如下：
若x个输入时钟周期内对比较锁存输出数据进行累加的值为0，表示由于失配使得输入对管N大于输入对管P，控制逻辑模块输出的控制信号CON_P[0:N]保持不变，CON_N[0:M]在原有基础上减少一，即在保持输入对管P的个数不变的情况下，输入对管N的个数在原有基础上减少一个；同时控制逻辑模块中的累加计数值重设为零；
若x个输入时钟周期内对比较锁存输出数据进行累加的值为X，表示由于失配使得输入对管P大于输入对管N，控制逻辑模块输出的控制信号CON_N[0:M]保持不变，CON_P[0:N]在原有基础上减少一，即在保持输入对管N的个数不变的情况下，输入对管P的个数在原有基础上减少一个；同时控制逻辑模块中的累加计数值重设为零；
重复上述过程，直到x个输入时钟周期内对比较锁存输出数据进行累加的值大于零小于X，则表明输入对管P和输入对管N的失配的自修调已完成；
完成失调自修正后，控制逻辑模块输出IN_EN＝1，输入控制模块进入正常工作模式，INN_P为失调自修正的高速数据比较锁存器输入数据的正输入，INN_N为失调自修正的高速数据比较锁存器输入数据的负输入；控制逻辑模块输出OUT_EN＝1，输出控制模块进入正常工作模式，输出为正常比较结果。
本发明的有益效果如下：
本发明通过引入反馈机制，自动修调差分输入对管的个数，以达到修调差分对管工作点和阈值电压，消除工艺偏差，使得接收器中高速数据比较锁存器差分输入对管精确匹配，从而减少由对管阈值偏差所带来的采样误差，提高高速数据比较锁存的比较精度。
附图说明
图1为本发明的结构原理图
图2为本发明的实施例2的结构原理图
图3为本发明的工作流程图
具体实施方式
实施例1
失调自修正的高速数据比较锁存器，其特征在于：包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块；输入控制模块产生两个信号分别控制输入对管P和输入对管N；然后输入对管P和输入对管N分别输出连接至比较锁存模块；比较锁存模块的锁存输出同时连至失调逻辑控制模块和输出控制模块；失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；输出控制模块的输出为该失调自修正的高速数据比较锁存器的输出。
所述输入对管P和输入对管N分别由N+1个输入MOS管分别与N+1个开关管串联后再并联组成，其中N≥1。
所述比较锁存模块在输入时钟的控制下，对输入对管P和输入对管N输出的信号进行比较，得到相应的锁存输出。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生IN_EN信号，作为输入控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生OUT_EN信号，作为输出控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存部分产生的锁存输出信号的共同作用，产生两个信号CON_P[0:N]、CON_N[0:N]分别作为输入对管P与输入对管N的对管个数的调节信号。
所述高速数据比较锁存器的工作流程如下：
当RESET有效时(RESET＝1)，控制逻辑模块处于复位状态：
IN_EN＝0，输入控制模块在IN_EN信号的控制下，产生的INN_P、INN_N两个信号都为该失调自修正的高速数据比较锁存器输入数据的共模；OUT_EN＝0，输出控制模块处于复位状态，高速数据比较锁存器输出恒为零；CON_P[0:N]/CON_N[0:N]分别为N+1位控制信号，控制两个输入对管的个数，在该状态下CON_P[0:N]＝CON_N[0:N]＝I为预设值，其中I满足：0＜I＜N+1；
当RESET处于无效状态时(即RESET＝0时)，失调逻辑控制模块的输出IN_EN＝0/OUT_EN＝0，输入对管P/N的输入INN_P＝INN_N，该失调自修正的高速数据比较锁存器处于失调自修正的状态，输出仍然保持为零；比较锁存模块仅在输入时钟的上升沿对输入对管P/N的输出进行比较，比较所得的结果在输入时钟的整个高电平状态下无变化且不受输入对管P/N的输入状态影响；当输入时钟变为低电平时，该比较结果作为比较锁存模块的锁存输出同时送到失调逻辑控制模块和输出控制模块；控制逻辑模块在x个输入时钟周期内对比较锁存输出数据进行累加，通过对累加值的判断，进行失调的自修正。
失调自修正的过程如下：
如果x个输入时钟周期内对比较锁存输出数据进行累加的值为0，表示由于失配使得输入对管N大于输入对管P，控制逻辑模块输出的控制信号CON_P[0:N]保持不变，CON_N[0:N]在原有基础上减少一，即在保持输入对管P的个数不变的情况下，输入对管N的个数在原有基础上减少一个；同时控制逻辑模块中的累加计数值重设为零；
如果x个输入时钟周期内对比较锁存输出数据进行累加的值为X，表示由于失配使得输入对管P大于输入对管N，控制逻辑模块输出的控制信号CON_N[0:N]保持不变，CON_P[0:N]在原有基础上减少一，即在保持输入对管N的个数不变的情况下，输入对管P的个数在原有基础上减少一个；同时控制逻辑模块中的累加计数值重设为零；
重复上述过程，直到x个输入时钟周期内对比较锁存输出数据进行累加的值大于零小于X，则表明输入对管P和输入对管N的失配的自修调已完成；
完成失调自修正后，控制逻辑模块输出IN_EN＝1，输入控制模块进入正常工作模式，INN_P为失调自修正的高速数据比较锁存器输入数据的正输入，INN_N为失调自修正的高速数据比较锁存器输入数据的负输入；控制逻辑模块输出OUT_EN＝1，输出控制模块进入正常工作模式，输出为正常比较结果。
实施例2
失调自修正的高速数据比较锁存器，其特征在于：包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块；输入控制模块产生两个信号分别控制输入对管P和输入对管N；然后输入对管P和输入对管N分别输出连接至比较锁存模块；比较锁存模块的锁存输出同时连至失调逻辑控制模块和输出控制模块；失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；输出控制模块的输出为该失调自修正的高速数据比较锁存器的输出。
所述输入对管P由N+1个输入MOS管分别与N+1个开关管串联后再并联组成，其中N≥1；所述输入对管N由一组输入MOS管与一个开关管并联组成。
所述比较锁存模块在输入时钟的控制下，对输入对管P和输入对管N输出的信号进行比较，得到相应的锁存输出。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生IN_EN信号，作为输入控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存模块产生的锁存输出信号的共同作用，产生OUT_EN信号，作为输出控制模块的使能控制信号。
所述失调逻辑控制模块通过复位信号RESET和比较锁存部分产生的锁存输出信号的共同作用，产生两个信号CON_P[0:N]/CON_N[0]，其中CON_P[0:N]作为输入对管P的个数的调节信号，CON_N[0]为输入对管N的开关管控制信号，且CON_N[0]＝1恒有效。
所述高速数据比较锁存器的工作流程如下：
当RESET有效时(RESET＝1)，控制逻辑模块处于复位状态：
IN_EN＝0，输入控制模块在IN_EN信号的控制下，产生的INN_P、INN_N两个信号都为该失调自修正的高速数据比较锁存器输入数据的共模；OUT_EN＝0，输出控制模块处于复位状态，高速数据比较锁存器输出恒为零；CON_P[0:N]为N+1位控制信号，控制输入对管P的个数，在该状态下CON_P[0:N]＝I为预设值，其中I1/I2满足：0＜I＜N+1；CON_N[0]为输入对管N的开关管控制信号，且CON_N[0]＝1恒有效；
当RESET处于无效状态时(即RESET＝0时)，失调逻辑控制模块的输出IN_EN＝0/OUT_EN＝0，输入对管P/N的输入INN_P＝INN_N，该失调自修正的高速数据比较锁存器处于失调自修正的状态，输出仍然保持为零；比较锁存模块仅在输入时钟的上升沿对输入对管P/N的输出进行比较，比较所得的结果在输入时钟的整个高电平状态下无变化且不受输入对管P/N的输入状态影响；当输入时钟变为低电平时，该比较结果作为比较锁存模块的锁存输出同时送到失调逻辑控制模块和输出控制模块；控制逻辑模块在x个输入时钟周期内对比较锁存输出数据进行累加，通过对累加值的判断，进行失调的自修正。
失调自修正的过程如下：
如果x个输入时钟周期内对比较锁存输出数据进行累加的值为0，表示由于失配使得输入对管N大于输入对管P，控制逻辑模块输出的控制信号CON_P[0:N]在原有基础上增加一，即输入对管P的个数在原有基础上增加一个；同时控制逻辑模块中的累加计数值重设为零；
如果x个输入时钟周期内对比较锁存输出数据进行累加的值为X，表示由于失配使得输入对管P大于输入对管N，控制逻辑模块输出的控制信号CON_P[0:N]在原有基础上减少一，即输入对管P的个数在原有基础上减少一个；同时控制逻辑模块中的累加计数值重设为零；
重复上述过程，直到x个输入时钟周期内对比较锁存输出数据进行累加的值大于零小于X，则表明输入对管P和输入对管N的失配的自修调已完成；
完成失调自修正后，控制逻辑模块输出IN_EN＝1，输入控制模块进入正常工作模式，INN_P为失调自修正的高速数据比较锁存器输入数据的正输入，INN_N为失调自修正的高速数据比较锁存器输入数据的负输入；控制逻辑模块输出OUT_EN＝1，输出控制模块进入正常工作模式，输出为正常比较结果。

Claims (5)

1.失调自修正的高速数据比较锁存器，其特征在于：包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块，输入控制模块产生所述输入对管P的输入信号INN_P和所述输入对管N的输入信号INN_N，其中INN_P控制输入对管P，INN_N控制输入对管N，输入对管P和输入对管N的输出分别连接至比较锁存模块，所述比较锁存模块在输入时钟的控制下，对输入对管P和输入对管N输出的信号进行比较，得到相应的锁存输出，所述锁存输出同时连接至输出控制模块和失调逻辑控制模块，输出控制模块输出至采样器，失调逻辑控制模块根据复位信号RESET和所述锁存输出产生两个信号，即调节输入对管P的对管个数的调节信号和调节输入对管N的对管个数的调节信号，通过调节输入对管P和输入对管N的对管个数实现所述失调自修正。
2.根据权利要求1所述的失调自修正的高速数据比较锁存器，其特征在于：所述失调逻辑控制模块通过复位信号RESET和所述锁存输出的共同作用，产生输入控制模块的使能控制信号IN_EN。
3.根据权利要求2所述的失调自修正的高速数据比较锁存器，其特征在于：所述失调逻辑控制模块通过复位信号RESET和所述锁存输出的共同作用，产生输出控制模块的使能控制信号OUT_EN。
4.根据权利要求3所述的失调自修正的高速数据比较锁存器，其特征在于所述输入对管P由N+1个输入MOS管分别与N+1个开关管串联后再并联组成；所述输入对管N由M+1个输入MOS管分别与M+1个开关管串联后再并联组成；其中N和M都大于零，所述调节输入对管P的对管个数的调节信号为CON_P[0:N]，所述调节输入对管N的对管个数的调节信号为CON_N[0:M]，其中CON_P[0:N]为N+1位控制信号/CON_N[0:M]为M+1位控制信号，该高速数据比较锁存器的工作流程如下：
当复位信号RESET有效时，失调逻辑控制模块处于复位状态：IN_EN＝0，输入控制模块在IN_EN的控制下，产生的INN_P和INN_N都为该高速数据比较锁存器的输入数据的共模；OUT_EN＝0，输出控制模块处于复位状态，该高速数据比较锁存器的输出恒为零；在失调逻辑控制模块所处的复位状态下，CON_P[0:N]＝I1/CON_N[0:M]＝I2为预设值，其中I1/I2满足：0＜I1＜N+1，0＜I2＜M+1；
当复位信号RESET处于无效状态时，IN_EN＝0/OUT_EN＝0，INN_P＝INN_N，该高速数据比较锁存器处于失调自修正状态，该高速数据比较锁存器的输出仍然保持为零；比较锁存模块在所述输入时钟的上升沿对输入对管P和输入对管N的输出进行比较，比较结果在输入时钟的整个高电平状态下无变化且不受输入对管P/N的输入状态影响；当输入时钟变为低电平时，该比较结果作为比较锁存模块的锁存输出同时送到失调逻辑控制模块和输出控制模块；失调逻辑控制模块在X个输入时钟周期内对所述比较结果进行累加，通过对累加的值的判断，进行所述失调自修正。
5.根据权利要求4所述的失调自修正的高速数据比较锁存器，其特征在于失调自修正过程如下：
在所述失调自修正状态下，当X个输入时钟周期内对所述锁存输出进行累加的值为0，表示由于失调使得输入对管N大于输入对管P，失调逻辑控制模块输出的CON_P[0:N]保持不变，CON_N[0:M]在原有基础上减少一，即在保持输入对管P的对管个数不变的情况下，将输入对管N的对管个数在原有基础上减少一个；同时将失调逻辑控制模块中的所述累加的值重设为零；
在所述失调自修正状态下，当X个输入时钟周期内对所述锁存输出进行累加的值为X，表示由于失调使得输入对管P大于输入对管N，失调逻辑控制模块输出的CON_N[0:M]保持不变，CON_P[0:N]在原有基础上减少一，即在保持输入对管N的对管个数不变的情况下，将输入对管P的对管个数在原有基础上减少一个；同时将失调逻辑控制模块中的所述累加的值重设为零；
重复上述过程，直到X个输入时钟周期内对所述锁存输出进行累加的值大于零且小于X，则表明所述失调自修正已完成；
完成所述失调自修正后，失调逻辑控制模块输出的IN_EN＝1，输入控制模块进入正常工作模式，INN_P为该高速数据比较锁存器的输入数据的正输入，INN_N为该高速数据比较锁存器的输入数据的负输入；失调逻辑控制模块输出的OUT_EN＝1，输出控制模块进入正常工作模式，输出正常比较结果。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035528B (zh) * 2010-11-30 2012-10-03 四川和芯微电子股份有限公司 高速动态比较锁存器
CN103760392B (zh) * 2014-01-22 2016-05-25 西安电子科技大学 用于dc-dc转换器的调节修正信号产生电路
US9614502B2 (en) * 2015-08-04 2017-04-04 Qualcomm Incorporated Accurate sample latch offset compensation scheme

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622459A (zh) * 2004-12-22 2005-06-01 东南大学 互补金属氧化物半导体比较器
CN1832333A (zh) * 2006-04-14 2006-09-13 清华大学 片上cmos数控lc振荡器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100581050C (zh) * 2003-02-11 2010-01-13 Nxp股份有限公司 用于临界连续时间应用的自调零方法和设备
KR100735754B1 (ko) * 2006-02-03 2007-07-06 삼성전자주식회사 센스 앰프 플립 플롭
US7728632B1 (en) * 2008-09-16 2010-06-01 Integrated Device Technology, Inc. Integrated circuit comparators having improved input resolution and methods of operating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622459A (zh) * 2004-12-22 2005-06-01 东南大学 互补金属氧化物半导体比较器
CN1832333A (zh) * 2006-04-14 2006-09-13 清华大学 片上cmos数控lc振荡器

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