CN112187214B

CN112187214B - Fpga的io阻抗校准电路及其方法

Info

Publication number: CN112187214B
Application number: CN202011074641.3A
Authority: CN
Inventors: 周建冲; 胡远冰
Original assignee: Shanghai Anlu Information Technology Co ltd
Current assignee: Shanghai Anlu Information Technology Co ltd
Priority date: 2020-10-09
Filing date: 2020-10-09
Publication date: 2022-09-27
Anticipated expiration: 2040-10-09
Also published as: CN112187214A

Abstract

本申请提供了一种FPGA的IO阻抗校准电路及其方法，提高校准精度，该校准电路包括：反馈网络、多个上拉单元、多个下拉单元、参考电压选择器、低通滤波器和比较器，所述反馈网络连接外部校准电阻和参考电压，所述反馈网络的输出连接所述多个上拉单元并输出偏置电压到所述多个上拉单元，所述多个上拉单元的输出和所述多个下拉单元的输出相连接并连接所述比较器的正输入端，所述反馈网络输出反馈电压到所述低通滤波器和外部校准电阻，所述低通滤波器输出滤波后的反馈电压到所述参考电压选择器，所述电压选择器选择所述参考电压或所述滤波后的反馈电压到所述比较器的负输入端。

Description

FPGA的IO阻抗校准电路及其方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种FPGA的IO阻抗校准电路及其方法。

背景技术

FPGA中的IO是不可或缺的重要模块，通常IO的输出阻抗和片上端接电阻需要校准以满足高速信号完整性的要求。但是阻抗校准中有很多误差源，例如，PVT变化、比较器和运放的失调、反馈环路的增益误差、阻抗单元的阻抗分辨率等等，从而限制了阻抗校准的精度。

FPGA中IO的阻抗校准是不可或缺的一部分，特别是像DDR3、DDR4等高速应用中。常见的IO阻抗校准技术，通常利用外部高精度电阻Rext，分别把IO输出驱动的单个上拉单元和下拉单元的阻抗校准到高精度电阻Rext，再选择N个上拉单元或下拉单元并联，实现Rext/N的输出阻抗(N＝1，2，3…)。这种方式带来的问题是需要在面积和精度之间进行折中。N个上拉单元或下拉单元并联后，并不会影响阻抗的精度，为了达到较高的精度，单个上拉单元和下拉单元的精度必须很高，因此需要很多的控制位才能达到较高的精度，但会带来面积的问题。同时为了提高阻抗校准的精度，控制位必须很多，这样阻抗的分辨率就会越高，同样也会带来面积的问题。面积的增加，IO的寄生、负载也会增加，从而限制IO的工作速率。

发明内容

本发明的目的在于提供一种FPGA的IO阻抗校准电路及其方法，提高校准精度，同时不会增加IO输出驱动的面积。

为了解决上述问题，本申请的一实施例中公开了一种FPGA的IO阻抗校准电路，包括：反馈网络、多个上拉单元、多个下拉单元、参考电压选择器、低通滤波器和比较器，其中，

所述反馈网络连接外部校准电阻和参考电压，所述反馈网络的输出连接所述多个上拉单元并输出偏置电压到所述多个上拉单元，所述多个上拉单元的输出和所述多个下拉单元的输出相连接并连接所述比较器的正输入端，所述反馈网络输出反馈电压到所述低通滤波器，所述低通滤波器输出滤波后的反馈电压到所述参考电压选择器，所述选择电压选择器选择所述参考电压或所述滤波后的反馈电压到所述比较器的负输入端。

在一优选例中，每个所述上拉单元包括并联的多个上拉支路，每个所述上拉支路由一个上拉晶体管和一个上拉电阻串联组成；所述FPGA的IO阻抗校准电路还包括：上拉校准补偿单元，所述上拉校准补偿单元与所述多个上拉支路并联，所述上拉校准补偿单元由一个上拉校准补偿晶体管和一个上拉校准补偿电阻串联组成，所述上拉校准补偿晶体管与所述上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉电阻的阻值比为1/m，其中，0<m<1。

在一优选例中，每个所述下拉单元包括并联的多个下拉支路，每个所述下拉支路由一个下拉晶体管和一个下拉电阻串联组成；所述FPGA的IO阻抗校准电路还包括：下拉校准补偿单元，所述下拉校准补偿单元与所述多个下拉支路并联，所述下拉校准补偿单元由一个下拉校准补偿晶体管和和一个下拉校准补偿电阻串联组成，所述下拉校准补偿晶体管与所述下拉晶体管的宽长比的比值为m，所述下拉校准补偿电阻与所述下拉电阻的阻值比为1/m，其中，0<m<1。

在一优选例中，每个所述上拉单元包括并联的多个上拉支路，每个所述上拉支路由一个上拉晶体管和一个上拉电阻串联组成，第1个至第n个上拉支路的上拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个上拉支路的上拉电阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校准电路还包括：上拉校准补偿单元，所述上拉校准补偿单元与所述多个上拉支路并联，所述上拉校准补偿单元由一个上拉校准补偿晶体管和一个上拉校准补偿电阻串联组成，所述上拉校准补偿晶体管与所述上拉单元的第1个支路的上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉单元的第1个支路的上拉电阻的阻值比为1/m，其中，0<m<1。

在一优选例中，每个所述下拉单元包括并联的多个下拉支路，每个所述下拉支路由一个下拉晶体管和一个下拉电阻串联组成，第1个至第n个下拉支路的下拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个下拉支路的下拉电阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校准电路还包括：上拉校准补偿单元，所述下拉校准补偿单元与所述多个下拉支路并联，所述下拉校准补偿单元由一个下拉校准补偿晶体管和一个下拉校准补偿电阻串联组成，所述下拉校准补偿晶体管与所述下拉单元的第1个支路的下拉晶体管的宽长比的比值为m，所述下拉校准补偿电阻与所述下拉单元的第1个支路的下拉电阻的阻值比为1/m，其中，0<m<1。

在一优选例中，所述反馈网络包括误差放大器和部分上拉单元，所述误差放大器的负输入端连接所述参考电压，正输入端连接所述外部校准电阻和所述低通滤波器，输出端连接所述部分上拉单元，所述部分上拉单元连接所述多个上拉单元并输出所述偏置电压到所述多个上拉单元。

本申请另一实施例中公开了一种FPGA的IO阻抗校准方法，采用上文所述的校准电路，包括以下步骤：

将所述反馈网络的反馈电压锁定到第一参考电压，所述反馈网络输出偏置电压到所述多个上拉单元，根据所述反馈网络的阻抗和所述多个下拉单元的目标阻抗确定所述多个上拉单元中需要导通的个数并通过所述偏置电压控制所需个数的上拉单元导通；

所述参考电压选择器选择所述滤波后的反馈电压输出到所述比较器，控制所述多个下拉单元依次导通直至所述比较器的输出翻转；

所述参考电压选择器选择所述反馈网络的第一参考电压到所述比较器，控制所述多个上拉单元依次导通直至所述比较器的输出翻转。

在一优选例中，控制所述多个下拉单元依次导通直至所述比较器的输出翻转的步骤中，还包括：开启下拉校准补偿单元，关闭上拉校准补偿单元。

在一优选例中，控制所述多个上拉单元依次导通直至所述比较器的输出翻转步骤中，还包括：开启上拉校准补偿单元，关闭下拉校准补偿单元。

在一优选例中，还包括：所述参考电压选择器选择第二参考电压输出到所述比较器，控制所述多个下拉单元依次导通直至所述比较器的输出翻转，其中，所述第一参考电压和所述第二参考电压为不同电压值。

相对于现有技术，本申请具有以下有益效果：

本发明的IO阻抗校准方案中，通过选择提供给比较器的参考电压的技术来消除反馈网络中误差放大器的失调电压，使得反馈环路的非理想因素不会影响阻抗的校准精度。此外，本发明中通过额外的校准补偿单元提高了校准精度，并且不会增加IO输出驱动的面积。

附图说明

图1示出了本发明一实施例中的FPGA的IO校准电路的示意图。

图2A示出了本发明一实施例中IO输出驱动的示意图。

图2B示出了本发明另一实施例中IO输出驱动的示意图。

图3示出了本发明一实施例中的FPGA的IO校准方法的流程图。

图4示出了本发明一实施例中校准下拉单元的过程示意图。

图5示出了本发明一实施例中校准补偿的原理示意图。

图6示出了本发明一实施例中校准上拉单元的过程示意图。

图7示出了本发明一实施例中重新校准下拉单元的过程示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本申请第一实施方式中公开了一种FPGA的IO校准电路，图1是本发明一实施例中的FPGA的IO校准电路100的示意图，该校准电路100包括：反馈网络101、多个上拉单元102、多个下拉单元103、参考电压选择器104、低通滤波器105、比较器106、上拉控制单元107和下拉控制单元108。多个上拉单元是指多个结构、连接方式相同的上拉单元，多个下拉单元是指多个结构、连接方式相同的下拉单元。上拉控制单元107和下拉控制单元108(或称为状态机)分别用于控制多个上拉单元102和多个下拉单元103的导通，例如。多个上拉单元/多个下拉单元中导通的上拉单元/下拉单元的数目。

所述反馈网络101连接外部校准电阻Rext和参考电压vref，所述反馈网络101的输出连接所述多个上拉单元102并输出偏置电压vbp到所述多个上拉单元102，所述多个上拉单元102的输出和所述多个下拉单元103的输出相连接并连接所述比较器106的正输入端，所述反馈网络101输出反馈电压vfb到所述低通滤波器105，所述低通滤波器105输出滤波后的反馈电压vfb_filt到所述参考电压选择器104，所述选择电压选择器104选择所述参考电压vref或所述滤波后的反馈电压vfb_filt到所述比较器106的负输入端。

图2A示出了FPGA的IO输出驱动电路的示意图，包括上拉单元102、下拉单元103、上拉校准补偿单元201、下拉校准补偿单元202。需要说明的是，IO输出驱动电路包括多个上拉单元102和多个下拉单元103，多个上拉单元102并联连接，多个下拉单元103并联连接，图2中仅以多个上拉单元中的一个，多个下拉单元中的一个的为例进行说明。

参考图2A所示，所述上拉单元102包括并联的多个上拉支路，每个所述上拉支路包括串联的一个上拉晶体管和一个上拉电阻，共有n路这样的上拉支路并联组成。本实施例中，上拉晶体管为PMOS晶体管，上拉晶体管的源极连接电源电压vdd，漏极连接上拉电阻的一端，上拉电阻的另一端连接比较器的输入端。上拉电阻的阻值为R。例如，上拉单元102包括并联的N个上拉支路，上拉支路包括1个上拉晶体管和1个上拉电阻(阻值为R)，所述上拉校准补偿单元201与所述多个上拉支路并联，所述上拉校准补偿单元201由一个上拉校准补偿晶体管和一个校准补偿电阻串联组成，上拉校准补偿晶体管为PMOS晶体管，上拉校准补偿晶体管的源极连接电源电压vdd，漏极连接上拉校准补偿电阻的一端，上拉校准补偿电阻的另一端连接比较器的输入端，所述上拉校准补偿晶体管与所述上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉电阻的阻值比为1/m，其中0<m<1。例如，m＝0.5，上拉校准补偿晶体管是上拉晶体管的0.5倍，上拉校准补偿电阻是上拉电阻的2倍。

继续参考图2A所示，所述下拉单元103包括并联的多个下拉支路，每个所述下拉支路包括串联的一个下拉晶体管和一个下拉电阻，共有n路这样的下拉支路组成。本实施例中，下拉晶体管为NMOS晶体管，下拉晶体管的源极连接地端，漏极连接下拉电阻的一端，下拉电阻的另一端连接比较器的输入端。下拉电阻的阻值为R。例如，下拉单元103包括并联的n个下拉支路，下拉支路包括1个下拉晶体管和1个下拉电阻(阻值为R)，所述下拉校准补偿单元202与所述多个下拉支路并联，所述下拉校准补偿单元202由一个下拉校准补偿晶体管和一个校准补偿电阻串联组成，下拉校准补偿晶体管为NMOS晶体管，下拉校准补偿晶体管的源极连接地端，漏极连接下拉校准补偿电阻的一端，下拉校准补偿电阻的另一端连接比较器的输入端，所述下拉校准补偿晶体管与所述下拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉电阻的阻值比为1/m，其中0<m<1。例如，m＝0.25，下拉校准补偿晶体管是下拉晶体管的0.25倍，下拉校准补偿电阻是下拉电阻的4倍。

本发明通过在校准电路中增加额外的校准补偿单元，可以进一步提高精度，同时不会增加IO输出驱动的面积。由于数字电路的精度有限，目标阻抗可能会存在于相邻阻抗码之间，校准的值会存在误差，增加的校准补偿单元将会补偿该部分误差。在一实施例中，校准补偿单元的阻值大于上拉/下拉单元最大阻抗支路(第1个支路)的阻值，例如，上拉/下拉单元的第1个支路的阻值为R，上拉/下拉校准补偿单元的阻值为R/m，R/m>R，其中0<m<1。

图2B示出了另一实施例中FPGA的IO输出驱动电路的示意图，包括上拉单元102、下拉单元103、上拉校准补偿单元201、下拉校准补偿单元202。上拉支路和下拉支路分别呈2ⁿ分布，所述上拉单元102中，第1个至第n个上拉支路的上拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个上拉支路的上拉电阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布。所述上拉校准补偿晶体管与上拉单元的第1个支路的上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与上拉单元的第1个支路的上拉电阻的阻值比为1/m，其中，0<m<1。例如，第1个至第n个上拉支路的上拉电阻的阻值依次为2ⁿR，2^n-1R，……，4R,2R,R，上拉校准补偿电阻的阻值为2ⁿ/mR。

继续参考图2B所示，所述下拉单元103中，第1个至第n个下拉支路的下拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个下拉支路的下拉电阻的阻值呈2ⁿ，2ⁿ ^-1，……，4,2,1分布。所述下拉校准补偿晶体管与下拉单元的第1个支路的下拉晶体管的宽长比的比值为m，所述下拉校准补偿电阻与下拉单元的第1个支路的下拉电阻的阻值比为1/m，其中0<m<1。应当理解，上拉/下拉校准补偿电阻的阻值大于上拉/下拉电阻的阻值。例如，第1个至第n个下拉支路的下拉电阻的阻值依次为2ⁿR，2^n-1R，……，4R,2R,R，下拉校准补偿电阻的阻值为2ⁿ/mR。

在一个实施例中，参考图4所示，所述反馈网络101包括误差放大器401和部分上拉单元402，所述误差放大器401的负输入端连接所述参考电压vref，正输入端连接所述外部校准电阻Rext和所述低通滤波器105，输出端连接所述部分上拉单元402，所述部分上拉单元402连接所述多个上拉单元102并输出所述偏置电压vbp到所述多个上拉单元102。需要说明的是，部分上拉单元402包括图2中所示的上拉单元102，其区别在于，部分上拉单元402中上拉单元的数目少于多个上拉单元中上拉单元的数目。

本申请第二实施方式中公开了一种FPGA的IO校准方法，图3是本发明一实施例中的FPGA的IO校准方法的示意图，包括以下步骤：

步骤301，将将所述反馈网络101的反馈电压vfb锁定到第一参考电压vref1，所述反馈网络101输出偏置电压vbp到所述多个上拉单元102，根据所述反馈网络101的阻抗和所述多个下拉单元103的目标阻抗确定所述多个上拉单元中需要导通的个数并通过所述偏置电压vbp控制所需个数的上拉单元102导通。

步骤302，所述参考电压选择器104选择所述滤波后的反馈电压vfb_filt输出到所述比较器106，控制所述多个下拉单元103依次导通直至所述比较器106的输出翻转。在一实施例中，控制所述多个下拉单元依次导通直至所述比较器的输出翻转的步骤中，还可以包括：开启下拉校准补偿单元202，关闭上拉校准补偿单元201。

步骤303，所述参考电压选择器104选择所述第一参考电压vref1输出到所述比较器106，控制所述多个上拉单元102依次导通直至所述比较器106的输出翻转。在一实施例中，控制所述多个上拉单元依次导通直至所述比较器的输出翻转的步骤中，还可以包括：开启上拉校准补偿单元201，关闭下拉校准补偿单元202。

在一实施例中，该校准方法还可以包括：所述参考电压选择器104选择第二参考电压vref2输出到所述比较器106，控制所述多个下拉单元103依次导通直至所述比较器106的输出翻转，其中，在DDR4的应用中，所述第一参考电压vref1为0.8*vdd，所述第二参考电压vref2为0.5*vdd，分别可以将第一参考电压得到的上拉阻抗应用于DQ和AC，第二参考电压得到的下拉阻抗应用于AC。

第一实施方式是与本实施方式相对应的方法实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。

为了能够更好地理解本说明书的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

本发明中的IO阻抗校准一般分三步来实现，本方案中需要用到片外精准参考电阻Rext。通常影响阻抗校准的误差源有片外参考电阻的精度，反馈网络的精度，上拉和下拉单元之间的匹配精度以及比较器的失调电压等，影响了阻抗校准的精度。

第一步，参考图4所示，使用部分上拉单元402通过误差放大器401把反馈电压vfb锁定到参考电压vref1，同时得到所需阻抗的部分上拉单元402的偏置电压vbp。多个上拉单元102所需导通的个数由下拉单元所需校准的目标阻抗决定，其关系为N＝Zref/Ztar，式中Zref为第一步得到的部分上拉单元402的阻抗，Ztar为需要校准的下拉单元103的目标阻抗。

第二步，使用第一步得到的上拉单元的偏置电压vbp来控制所需数目的上拉单元102导通，用于校准下拉单元103所需的阻抗。可选择地开启下拉校准补偿单元202，关闭上拉校准补偿单元201，然后通过比较器106的输出来控制所需的下拉单元的数目。

由于反馈环路的有限增益和运放失调等原因，会带来阻抗校准的误差，为了提高阻抗校准的精度，第二步中通过选择提供给比较器的参考电压的技术来消除反馈网络中误差放大器的失调电压。选择反馈网络的反馈电压为低通滤波后的反馈电压输出到比较器，这样反馈环路的非理想因素如运放失调电压和有限增益将不会影响阻抗的校正精度。

具体的，第二步中用于比较器106的参考电压来自经过低通滤波器105后的反馈电压vfb，即vfb_filt，而不是参考电压vref1，从而可以消除误差放大器的失调电压和有限增益对阻抗校准误差的影响。假设误差放大器401的失调电压为vos，第一步中，反馈网络401锁定后，vfb＝vref–vos，而与之对应的部分上拉单元的阻抗为Zref，其与片外精准参考电阻Rext的关系为Zref＝Rext*(vdd-vfb)/vfb，其中，vdd为部分上拉单元的供电电压。

根据下拉单元所需的目标阻抗要求通过上拉控制单元107选择合适的上拉单元102对部分上拉单元402之间的比例N，然后由数字状态机根据比较器106的比较器的输出cmp_out来决定下拉单元103的导通个数，直到上拉单元和下拉单元之间的分压得到的输出电压vout达到vfb_filt，也就是vfb附近，这样通过校准得到的下拉单元的阻抗为Ztar＝Zref/N，与误差放大器的失调电压无关，达到了消除误差放大器失调电压的影响。如果此时比较器的参考电压选择vref1而不是vfb_filt，那么校准后得到的下拉单元的阻抗Z＝Ztar*[(vdd-vref1+vos)/(vref1-vos)]*[vref1/(vdd-vref1)]，不能消除误差放大器失调电压的影响。

第二步中，开启的下拉校准补偿单元用于提高阻抗校准精度。当状态机控制下拉单元阻抗由大到小变化过程中，比较器106输出结果翻转，代表下拉单元阻抗值接近校准值Zcal，此时的Zcal是略微大于Ztar，由于下拉校准补偿单元阻抗的设计较大，实际的下拉单元阻抗将更接近Ztar。

具体的，在校准下拉单元阻抗的时候，下拉校准补偿单元处于常开模式，在阻抗码(code)从小变到大，下拉单元达到目标阻抗时，比较器输出翻转，如图5所示，此时的校准值为R2，R2会小于目标阻抗。IO输出的下拉阻抗Rio等效为下拉单元与下拉校准补偿单元并联的阻抗(等于R2)，由于下拉校准补偿单元的阻抗大于第1个下拉支路的阻抗，在IO输出中去掉下拉校准补偿单元的阻抗，实际Rio将更接近目标阻抗，达到提高精度的目的。

应当理解，控制多个下拉单元导通时，首先导通第一个下拉支路，再在导通第一个支路的前提下导通第二个下拉支路，直至比较器的输出翻转。应当注意，当下拉单元的支路呈2ⁿ分布时，控制多个下拉单元导通的控制码需要按二进制编码从第N条支路(晶体管为2ⁿ，电阻支路为R)开始按逐次逼近法进行搜索得到。

第三步，参考图6所示，使用第二步得到的下拉单元阻抗Ztar，通过比较器106的输出来控制上拉单元102的导通数目来达到上拉单元所需的目标阻抗Ztar。开启上拉校准补偿单元201，关闭下拉校准补偿单元202，同时比较器106的参考电压切换到参考电压vref1。

通过第二步得到的校准后的下拉单元阻抗，进行第三步的上拉单元阻抗的校准。可选择地开启上拉校准补偿单元，数字状态机通过比较器106的输出cmp_out来控制上拉单元开启的数目来调节上拉单元的阻抗。在这一步中，比较器的参考电压需要重新选择为参考电压vref1而不是反馈电压vfb或者滤波后的反馈电压vfb_filt，调节上拉单元的导通数目，直到上拉单元和下拉单元之间的分压输出vout达到参考电压vref1，此时上拉单元的阻抗为Z＝Ztar*(vdd–vref1)/vref1，完成阻抗校准。

类似的，在校准上拉单元阻抗的时候，上拉校准补偿单元处于常开模式，在阻抗码(code)从小变到大，上拉单元达到目标阻抗时，比较器输出翻转，如图5所示，此时的校准值为R2，R2会小于目标阻抗。IO输出的上拉阻抗Rio等效为上拉单元与上拉校准补偿单元并联的阻抗(等于R2)，由于上拉校准补偿单元的阻抗大于第1个上拉支路的阻抗，在IO输出中去掉上拉校准补偿单元的阻抗，实际Rio将更接近目标阻抗，达到提高精度的目的。

如果上拉单元和下拉单元的阻抗要求一样，例如，都为Ztar，vref1可以选择为vdd的一半，即vref1＝0.5*vdd，比如像DDR3的应用，此时，上拉单元的阻抗为Ztar，完成阻抗校准。

如果是DDR4的应用，第一步和第三步中使用的vref1选取为vref1＝0.8*vdd，同时需要增加第四步来得到下拉单元的阻抗，此时需要用到第二个参考电压vref2，其值选取vref2＝0.5*vdd。参考图7所示，第四步使用第三步得到的上拉单元阻抗Ztar，数字状态机使用比较器的输出cmp_out来控制下拉单元开启的数目来调节下拉单元的阻抗，此时比较器使用的参考电压为vref2＝0.5*vdd。第四步与第三步的差别是vref1需要换成vref2，上拉单元使用第三步校准得到的阻抗，下拉单元使用数字状态机控制，从而使下拉单元的阻抗达到跟上拉单元一致。此时得到的下拉阻抗接近Ztar。

应当理解，控制多个上拉单元导通时，首先导通第一个上拉单元的支路，再在导通第一个支路的前提下导通第二个上拉单元的支路，直至比较器的输出翻转。应当注意，当上拉单元的支路呈2ⁿ分布时，控制多个上拉单元导通的控制码需要按二进制编码从第N条支路(晶体管为2ⁿ，电阻支路为R)开始按逐次逼近法进行搜索得到。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims

1.一种FPGA的IO阻抗校准电路，其特征在于，包括：反馈网络、多个上拉单元、多个下拉单元、参考电压选择器、低通滤波器和比较器，其中，

所述反馈网络连接外部校准电阻和参考电压，所述反馈网络的输出连接所述多个上拉单元并输出偏置电压到所述多个上拉单元，所述多个上拉单元的输出和所述多个下拉单元的输出相连接并连接所述比较器的正输入端，所述反馈网络输出反馈电压到所述低通滤波器，所述低通滤波器输出滤波后的反馈电压到所述参考电压选择器，所述参考电压选择器选择所述参考电压或所述滤波后的反馈电压到所述比较器的负输入端；

其中，所述反馈网络包括误差放大器和部分上拉单元，所述误差放大器的负输入端连接所述参考电压，正输入端连接所述外部校准电阻和所述低通滤波器，输出端连接所述部分上拉单元，所述部分上拉单元连接所述多个上拉单元并输出所述偏置电压到所述多个上拉单元。

2.如权利要求1所述的FPGA的IO阻抗校准电路，其特征在于，每个所述上拉单元包括并联的多个上拉支路，每个所述上拉支路由一个上拉晶体管和一个上拉电阻串联组成；所述FPGA的IO阻抗校准电路还包括：上拉校准补偿单元，所述上拉校准补偿单元与所述多个上拉支路并联，所述上拉校准补偿单元由一个上拉校准补偿晶体管和一个上拉校准补偿电阻串联组成，所述上拉校准补偿晶体管与所述上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉电阻的阻值比为1/m，其中，0<m<1。

3.如权利要求1所述的FPGA的IO阻抗校准电路，其特征在于，每个所述下拉单元包括并联的多个下拉支路，每个所述下拉支路由一个下拉晶体管和一个下拉电阻串联组成；所述FPGA的IO阻抗校准电路还包括：下拉校准补偿单元，所述下拉校准补偿单元与所述多个下拉支路并联，所述下拉校准补偿单元由一个下拉校准补偿晶体管和和一个下拉校准补偿电阻串联组成，所述下拉校准补偿晶体管与所述下拉晶体管的宽长比的比值为m，所述下拉校准补偿电阻与所述下拉电阻的阻值比为1/m，其中，0<m<1。

4.如权利要求1所述的FPGA的IO阻抗校准电路，其特征在于，每个所述上拉单元包括并联的多个上拉支路，每个所述上拉支路由一个上拉晶体管和一个上拉电阻串联组成，第1个至第n个上拉支路的上拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个上拉支路的上拉电阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校准电路还包括：上拉校准补偿单元，所述上拉校准补偿单元与所述多个上拉支路并联，所述上拉校准补偿单元由一个上拉校准补偿晶体管和一个上拉校准补偿电阻串联组成，所述上拉校准补偿晶体管与所述上拉单元的第1个支路的上拉晶体管的宽长比的比值为m，所述上拉校准补偿电阻与所述上拉单元的第1个支路的上拉电阻的阻值比为1/m，其中，0<m<1。

5.如权利要求1所述的FPGA的IO阻抗校准电路，其特征在于，每个所述下拉单元包括并联的多个下拉支路，每个所述下拉支路由一个下拉晶体管和一个下拉电阻串联组成，第1个至第n个下拉支路的下拉晶体管的宽长比呈1,2,4，……，2^n-1，2ⁿ分布，第1个至第n个下拉支路的下拉电阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校准电路还包括：下拉校准补偿单元，所述下拉校准补偿单元与所述多个下拉支路并联，所述下拉校准补偿单元由一个下拉校准补偿晶体管和一个下拉校准补偿电阻串联组成，所述下拉校准补偿晶体管与所述下拉单元的第1个支路的下拉晶体管的宽长比的比值为m，所述下拉校准补偿电阻与所述下拉单元的第1个支路的下拉电阻的阻值比为1/m，其中，0<m<1。

6.一种FPGA的IO阻抗校准方法，其特征在于，采用如权利要求1-5 中任意一项所述的校准电路，包括以下步骤：

7.如权利要求6所述的FPGA的IO阻抗校准方法，其特征在于，控制所述多个下拉单元依次导通直至所述比较器的输出翻转的步骤中，还包括：开启下拉校准补偿单元，关闭上拉校准补偿单元。

8.如权利要求6所述的FPGA的IO阻抗校准方法，其特征在于，控制所述多个上拉单元依次导通直至所述比较器的输出翻转步骤中，还包括：开启上拉校准补偿单元，关闭下拉校准补偿单元。

9.如权利要求6所述的FPGA的IO阻抗校准方法，其特征在于，还包括：所述参考电压选择器选择第二参考电压输出到所述比较器，控制所述多个下拉单元依次导通直至所述比较器的输出翻转，其中，所述第一参考电压和所述第二参考电压为不同电压值。