CN117497020B - 输出驱动电路及存储器 - Google Patents

Abstract

本公开提供一种输出驱动电路及存储器，涉及半导体技术领域。输出驱动电路包括：上拉驱动电路，包括多个上拉驱动支路，各上拉驱动支路并联耦接且均耦接于第一电源和数据端口之间，用于调节上拉驱动电路的阻抗；下拉驱动电路，包括多个下拉驱动支路，各下拉驱动支路并联耦接且均耦接于第二电源和数据端口之间，用于调节下拉驱动电路的阻抗；其中，第一电源的电压大于第二电源的电压；各上拉驱动支路均包括类型相反且并联耦接的第一晶体管和第二晶体管，和/或，各下拉驱动支路均包括类型相反且并联耦接的第三晶体管和第四晶体管。由于流经上拉驱动支路和/或下拉驱动支路的电流的线性度高，提高了阻抗调节的线性度。

Description

输出驱动电路及存储器

技术领域

本公开涉及半导体技术领域，尤其涉及一种输出驱动电路及存储器。

背景技术

目前，存储器在传输信号的过程中，由于工艺、电压和温度(Process VoltageTemperature，PVT)的变化会引起阻抗失配，导致传输的信号出现失真的问题。在对阻抗进行调节的过程中，存在着阻抗调节线性度差的问题。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开提供一种输出驱动电路及存储器。

根据本公开实施例的第一方面，提供一种输出驱动电路，所述输出驱动电路包括：

上拉驱动电路，所述上拉驱动电路包括多个上拉驱动支路，各所述上拉驱动支路并联耦接且均耦接于第一电源和数据端口之间，所述上拉驱动支路用于调节所述上拉驱动电路的阻抗；

下拉驱动电路，所述下拉驱动电路包括多个下拉驱动支路，各所述下拉驱动支路并联耦接且均耦接于第二电源和所述数据端口之间，所述下拉驱动支路用于调节所述下拉驱动电路的阻抗；

其中，所述第一电源的电压大于所述第二电源的电压；各所述上拉驱动支路均包括类型相反且并联耦接的第一晶体管和第二晶体管，和/或，各所述下拉驱动支路均包括类型相反且并联耦接的第三晶体管和第四晶体管。

根据本公开的一些实施例，至少一个所述上拉驱动支路还包括：

第五晶体管，所述第五晶体管与其所在的所述上拉驱动支路中并联后的所述第一晶体管和所述第二晶体管串联耦接；

和/或，

至少一个所述下拉驱动支路还包括：

第六晶体管，所述第六晶体管与其所在的所述下拉驱动支路中并联后的所述第三晶体管和所述第四晶体管串联耦接。

根据本公开的一些实施例，在同一所述上拉驱动支路中，所述第五晶体管的第一端与所述第一电源耦接，所述第五晶体管的第二端与所述第一晶体管的第一端以及所述第二晶体管的第一端均耦接；所述第一晶体管的第二端以及所述第二晶体管的第二端均与所述数据端口耦接；

和/或，

在同一所述下拉驱动支路中，所述第六晶体管的第一端与所述数据端口耦接，所述第六晶体管的第二端与所述第三晶体管的第一端以及所述第四晶体管的第一端均耦接；所述第三晶体管的第二端以及所述第四晶体管的第二端均与所述第二电源耦接。

根据本公开的一些实施例，所述多个上拉驱动支路包括：

第一上拉支路，所述第一上拉支路包括所述第一晶体管和所述第二晶体管，所述第一上拉支路的所述第一晶体管的控制端接收上拉驱动信号，所述第一上拉支路的所述第二晶体管的控制端接收所述上拉驱动信号的反相信号，所述第一上拉支路用于当所述上拉驱动电路选通时导通；

多个第二上拉支路，各所述第二上拉支路均包括所述第一晶体管和所述第二晶体管，在一个所述第二上拉支路中，所述第一晶体管的控制端接收一位第一上拉校准信号，所述第二晶体管的控制端接收对应的所述第一上拉校准信号的反相信号，不同的所述第二上拉支路接收不同位的所述第一上拉校准信号；

多个第三上拉支路，各所述第三上拉支路均包括所述第一晶体管、所述第二晶体管和所述第五晶体管，各所述第三上拉支路的所述第一晶体管的控制端均接收所述上拉驱动信号，各所述第三上拉支路的所述第二晶体管的控制端均接收所述上拉驱动信号的反相信号，不同的所述第三上拉支路的所述第五晶体管的控制端接收不同位的第二上拉校准信号；

和/或，

所述多个下拉驱动支路包括：

第一下拉支路，所述第一下拉支路包括所述第三晶体管和所述第四晶体管，所述第一下拉支路的所述第三晶体管的控制端接收下拉驱动信号，所述第一下拉支路的所述第四晶体管的控制端接收所述下拉驱动信号的反相信号，所述第一下拉支路用于当所述下拉驱动电路选通时导通；

多个第二下拉支路，各所述第二下拉支路均包括所述第三晶体管和所述第四晶体管，在一个所述第二下拉支路中，所述第三晶体管的控制端接收一位第一下拉校准信号，所述第四晶体管的控制端接收对应的所述第一下拉校准信号的反相信号，不同的所述第二下拉支路接收不同位的所述第一下拉校准信号；

多个第三下拉支路，各所述第三下拉支路均包括所述第三晶体管、所述第四晶体管和所述第六晶体管，各所述第三下拉支路的所述第三晶体管的控制端均接收所述下拉驱动信号，各所述第三下拉支路的所述第四晶体管的控制端均接收所述下拉驱动信号的反相信号，不同的所述第三下拉支路的所述第六晶体管的控制端接收不同位的第二下拉校准信号。

根据本公开的一些实施例，接收所述第一上拉校准信号的所述第一晶体管与接收所述第二上拉校准信号的所述第五晶体管为上拉校准晶体管，各所述上拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述上拉校准晶体管中，沟道宽度大的所述上拉校准晶体管的沟道宽度为沟道宽度小的所述上拉校准晶体管的沟道宽度的第一预设倍数；

和/或，

接收所述第一下拉校准信号的所述第三晶体管与接收所述第二下拉校准信号的所述第六晶体管为下拉校准晶体管，各所述下拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述下拉校准晶体管中，沟道宽度大的所述下拉校准晶体管的沟道宽度为沟道宽度小的所述下拉校准晶体管的沟道宽度的第二预设倍数。

根据本公开的一些实施例，至少一个所述上拉驱动支路中的所述第一晶体管和/或所述第二晶体管的数量为多个；和/或，至少一个所述下拉驱动支路中的所述第三晶体管和/或所述第四晶体管的数量为多个。

根据本公开的一些实施例，所述输出驱动电路还包括：

第一预驱动电路，所述第一预驱动电路与所述第一晶体管的控制端以及所述第二晶体管的控制端均耦接，所述第一预驱动电路用于控制所述第一晶体管和所述第二晶体管的导通和断开；

和/或，

第二预驱动电路，所述第二预驱动电路与所述第三晶体管的控制端以及所述第四晶体管的控制端均耦接，所述第二预驱动电路用于控制所述第三晶体管和所述第四晶体管的导通和断开。

根据本公开的一些实施例，所述第一预驱动电路包括：

第一逻辑门电路，所述第一逻辑门电路的第一输入端接收上拉片选信号，所述第一逻辑门电路的第二输入端接收第一数据信号，所述第一逻辑门电路用于将所述上拉片选信号与所述第一数据信号进行逻辑运算后输出上拉数据信号；

第二逻辑门电路，所述第二逻辑门电路的第一输入端与所述第一逻辑门电路的输出端耦接，所述第二逻辑门电路的多个第二输入端分别接收上拉编码信号和上拉使能信号，所述第二逻辑门电路的每个输出端分别与一个所述上拉驱动支路的所述第一晶体管的控制端或所述第二晶体管的控制端耦接，所述第二逻辑门电路用于将所述上拉编码信号和所述上拉使能信号分别与所述上拉数据信号进行逻辑运算后控制所述第一晶体管和所述第二晶体管的导通和断开；

和/或，

所述第二预驱动电路包括：

第三逻辑门电路，所述第三逻辑门电路的第一输入端接收下拉片选信号，所述第三逻辑门电路的第二输入端接收第二数据信号，所述第三逻辑门电路用于将所述下拉片选信号与所述第二数据信号进行逻辑运算后输出下拉数据信号；

第四逻辑门电路，所述第四逻辑门电路的第一输入端与所述第三逻辑门电路的输出端耦接，所述第四逻辑门电路的多个第二输入端分别接收下拉编码信号和下拉使能信号，所述第四逻辑门电路的每个输出端分别与一个所述下拉驱动支路的所述第三晶体管的控制端或所述第四晶体管的控制端耦接，所述第四逻辑门电路用于将所述下拉编码信号和所述下拉使能信号分别与所述下拉数据信号进行逻辑运算后控制所述第三晶体管和所述第四晶体管的导通和断开。

根据本公开的一些实施例，所述第一逻辑门电路包括：

第一与非门，所述第一与非门的第一输入端接收所述上拉片选信号，所述第一与非门的第二输入端接收所述第一数据信号；

第一反相器，所述第一反相器的输入端与所述第一与非门的输出端耦接，所述第一反相器的输出端与所述第二逻辑门电路的第一输入端耦接；

和/或，

所述第三逻辑门电路包括：

第二与非门，所述第二与非门的第一输入端接收所述下拉片选信号，所述第二与非门的第二输入端接收所述第二数据信号；

第二反相器，所述第二反相器的输入端与所述第二与非门的输出端耦接，所述第二反相器的输出端与所述第四逻辑门电路的第一输入端耦接。

根据本公开的一些实施例，所述第二逻辑门电路包括：

多个第三与非门，各所述第三与非门的第一输入端均与所述第一逻辑门电路的输出端耦接，每个所述第三与非门的第二输入端分别接收一位所述上拉编码信号或所述上拉使能信号，不同的所述第三与非门的第二输入端接收的信号不同；

多个第一三态非门，每个所述第一三态非门的输入端与一个所述第三与非门的输出端耦接，每个所述第一三态非门的输出端与一个所述第一晶体管的控制端耦接，各所述第一三态非门的控制端均接收输出使能信号；

多个第三反相器，每个所述第三反相器的输入端与一个所述第一三态非门的输出端耦接，每个所述第三反相器的输出端与一个所述第二晶体管的控制端耦接；

和/或，

所述第四逻辑门电路包括：

多个第四与非门，各所述第四与非门的第一输入端均与所述第三逻辑门电路的输出端耦接，每个所述第四与非门的第二输入端分别接收一位所述下拉编码信号或所述下拉使能信号，不同的所述第四与非门的第二输入端接收的信号不同；

多个第二三态非门，每个所述第二三态非门的输入端与一个所述第四与非门的输出端耦接，每个所述第二三态非门的输出端与一个所述第三晶体管的控制端耦接，各所述第二三态非门的控制端均接收输出使能信号；

多个第四反相器，每个所述第四反相器的输入端与一个所述第二三态非门的输出端耦接，每个所述第四反相器的输出端与一个所述第四晶体管的控制端耦接。

本公开的第二方面提供一种存储器，所述存储器包括多个如上所述的输出驱动电路。

本公开实施例所提供的输出驱动电路及存储器中，输出驱动电路包括上拉驱动电路和下拉驱动电路。在上拉驱动电路中，上拉驱动支路用于调节上拉驱动电路的阻抗。在下拉驱动电路中，下拉驱动支路用于调节下拉驱动电路的阻抗。由于上拉驱动支路中的第一晶体管和第二晶体管的类型相反，第一晶体管和第二晶体管的电压电流特性对称，流经第一晶体管和第二晶体管的电流之和具有较好的线性度。由于下拉驱动支路中的第三晶体管和第四晶体管的类型相反，第三晶体管和第四晶体管的电压电流特性对称，流经第三晶体管和第四晶体管的电流之和具有较好的线性度。在通过第一晶体管和第二晶体管调整上拉驱动电路的阻抗和/或第三晶体管和第四晶体管调整下拉驱动电路的阻抗时，由于流经第一晶体管和第二晶体管和/或流经第三晶体管和第四晶体管的电流之和具有较好的线性度，从而提高了阻抗调节的线性度。同时，由于阻抗调节的线性度高，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。并且，由于以类型相反的晶体管进行阻抗调节具有良好的线性度，在上拉驱动电路与数据端口之间和/或下拉驱动电路与数据端口之间无需增加电阻调节线性度，从而降低了输出驱动电路占用的面积。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获取其他的附图。

图1是一种输出驱动电路的结构示意图；

图2是一种输出驱动电路的电压电流特性曲线的示意图；

图3是根据第一示例性实施例示出的一种输出驱动电路的结构示意图；

图4是根据一示例性实施例示出的一种输出驱动电路的电压电流特性曲线的示意图；

图5是根据第二示例性实施例示出的一种输出驱动电路的结构示意图；

图6是根据第三示例性实施例示出的一种输出驱动电路的结构示意图；

图7是根据第四示例性实施例示出的一种输出驱动电路的结构示意图；

图8是根据第五示例性实施例示出的一种输出驱动电路的结构示意图；

图9是根据第六示例性实施例示出的一种输出驱动电路的结构示意图；

图10-1是根据一示例性实施例示出的一种第一预驱动电路的结构示意图；

图10-2是根据另一示例性实施例示出的一种第一预驱动电路的结构示意图；

图11-1是根据一示例性实施例示出的一种第二预驱动电路的结构示意图；

图11-2是根据另一示例性实施例示出的一种第二预驱动电路的结构示意图。

图中：10、上拉驱动电路；11、上拉驱动支路；20、下拉驱动电路；21、下拉驱动支路；30、第一预驱动电路；31、第一逻辑门电路；32、第二逻辑门电路；40、第二预驱动电路；41、第三逻辑门电路；42、第四逻辑门电路；111、第一上拉支路；112、第二上拉支路；113、第三上拉支路；211、第一下拉支路；212、第二下拉支路；213、第三下拉支路；311、第一与非门；312、第一反相器；321、第三与非门；322、第一三态非门；323、第三反相器；324、第一三态门；411、第二与非门；412、第二反相器；421、第四与非门；422、第二三态非门；423、第四反相器；424、第二三态门；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；R1、第一电阻；R2、第二电阻；VDDQ、第一电源；GND、第二电源；DQ、数据端口。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获取的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

目前，存储器在传输信号的过程中，由于工艺、电压和温度的变化会引起阻抗失配，导致传输的信号出现失真的问题。因此，需要对输出驱动电路的阻抗进行调节，使阻抗进行匹配，以提高信号传输的完整性。

相关技术中，提供了一种输出驱动电路，如图1所示，输出驱动电路包括上拉驱动电路10和下拉驱动电路20。上拉驱动电路10包括第一电阻R1和多个上拉驱动支路11。每个上拉驱动支路11均包括一个第一晶体管T1，第一晶体管T1的第一端与第一电源VDDQ耦接，第二端与第一电阻R1的第一端耦接。第一电阻R1的第二端与数据端口DQ耦接。下拉驱动电路20包括第二电阻R2和多个下拉驱动支路21。每个下拉驱动支路21均包括一个第二晶体管T2，第二晶体管T2的第一端与第二电阻R2的第一端耦接，第二端与第二电源GND耦接。第二电阻R2的第二端与数据端口DQ耦接。当需要进行上拉驱动电路10的阻抗调节时，控制第一晶体管T1开启的数量。当需要进行下拉驱动电路20的阻抗调节时，控制第二晶体管T2开启的数量。如图2所示，图2示出了输出驱动电路的电压电流特性曲线的示意图。其中，U表示上拉驱动支路11两端的电压，I表示流经该上拉驱动支路11的电流。可以理解的是，U也可以表示下拉驱动支路21两端的电压，I也可以表示流经该下拉驱动支路21的电流。由于流经第一晶体管T1和第二晶体管T2的电流的线性度差，通过第一电阻R1和第二电阻R2对电流的线性度进行改善，以提高阻抗调节的线性度。但是，由于第一电阻R1和第二电阻R2的阻值固定，在对阻抗进行调节的过程中，存在着阻抗调节线性度差的问题。

基于此，本公开提供了一种输出驱动电路，上拉驱动电路通过上拉驱动支路中类型相反的第一晶体管和第二晶体管进行阻抗的调节，和/或，下拉驱动电路通过下拉驱动支路中类型相反的第三晶体管和第四晶体管进行阻抗的调节。由于流经第一晶体管和第二晶体管的电流之和具有较好的线性度，和/或，流经第三晶体管和第四晶体管的电流之和具有较好的线性度，从而提高了阻抗调节的线性度。同时，由于阻抗调节的线性度高，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。并且，由于以类型相反的晶体管进行阻抗调节具有良好的线性度，在上拉驱动电路与数据端口之间和/或下拉驱动电路与数据端口之间无需增加电阻调节线性度，从而降低了输出驱动电路占用的面积。

本公开示例性的实施例中提供一种输出驱动电路，如图3所示，输出驱动电路包括上拉驱动电路10和下拉驱动电路20。上拉驱动电路10包括多个上拉驱动支路11，各上拉驱动支路11并联耦接且均耦接于第一电源VDDQ和数据端口DQ之间，用于调节上拉驱动电路10的阻抗。下拉驱动电路20包括多个下拉驱动支路21，各下拉驱动支路21并联耦接且均耦接于第二电源GND和数据端口DQ之间，用于调节下拉驱动电路20的阻抗。其中，第一电源VDDQ的电压大于第二电源GND的电压。各上拉驱动支路11均包括类型相反且并联耦接的第一晶体管T1和第二晶体管T2，和/或，各下拉驱动支路21均包括类型相反且并联耦接的第三晶体管T3和第四晶体管T4。

本实施例中，输出驱动电路包括上拉驱动电路和下拉驱动电路。在上拉驱动电路中，上拉驱动支路用于调节上拉驱动电路的阻抗。在下拉驱动电路中，下拉驱动支路用于调节下拉驱动电路的阻抗。由于上拉驱动支路中的第一晶体管和第二晶体管的类型相反，第一晶体管和第二晶体管的电压电流特性对称，流经第一晶体管和第二晶体管的电流之和具有较好的线性度。由于下拉驱动支路中的第三晶体管和第四晶体管的类型相反，第三晶体管和第四晶体管的电压电流特性对称，流经第三晶体管和第四晶体管的电流之和具有较好的线性度。在通过第一晶体管和第二晶体管调整上拉驱动电路的阻抗和/或第三晶体管和第四晶体管调整下拉驱动电路的阻抗时，由于流经第一晶体管和第二晶体管和/或流经第三晶体管和第四晶体管的电流之和具有较好的线性度，从而提高了阻抗调节的线性度。同时，由于阻抗调节的线性度高，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。并且，由于以类型相反的晶体管进行阻抗调节具有良好的线性度，在上拉驱动电路与数据端口之间和/或下拉驱动电路与数据端口之间无需增加电阻调节线性度，从而降低了输出驱动电路占用的面积。

示例性地，对于任意一个上拉驱动支路11，第一晶体管T1和第二晶体管T2同时导通或断开。对于任意一个下拉驱动支路21，第三晶体管T3和第四晶体管T4同时导通或断开。

示例性地，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的类型可以为N型晶体管，也可以为P型晶体管。例如，第一晶体管T1为N型晶体管，则第二晶体管T2为P型晶体管。第一晶体管T1为P型晶体管，则第二晶体管T2为N型晶体管。第三晶体管T3为N型晶体管，则第四晶体管T4为P型晶体管。第三晶体管T3为P型晶体管，则第四晶体管T4为N型晶体管。

可以理解的是，上拉驱动电路10除可以包括多个上拉驱动支路11外，还可以包括其他含有晶体管和/或电阻等器件的支路。下拉驱动电路20除可以包括多个下拉驱动支路21外，还可以包括其他含有晶体管和/或电阻等器件的支路。

示例性地，如图4所示，图4示例性地示出了输出驱动电路的电压电流特性曲线的示意图。其中，U表示一条上拉驱动支路11两端的电压，I表示流经该上拉驱动支路11的电流。可以理解的是，U也可以表示一条下拉驱动支路21两端的电压，I也可以表示流经该下拉驱动支路21的电流。由于流经第一晶体管T1和第二晶体管T2和/或流经第三晶体管T3和第四晶体管T4的电流之和具有较好的线性度，从而提高了阻抗调节的线性度。

在本公开提供的一些示例性的实施例中，如图5所示，至少一个上拉驱动支路11还包括第五晶体管T5。第五晶体管T5与其所在的上拉驱动支路11中并联后的第一晶体管T1和第二晶体管T2串联耦接。

本实施例中，为了提高上拉驱动电路阻抗调节的精度，需要加入沟道宽度小的第五晶体管，以进行阻抗精确的调节。由于单独采用第五晶体管对阻抗进行调节时，可能无法满足阻抗调节的要求，将第五晶体管与并联后的第一晶体管和第二晶体管串联耦接以改善阻抗调节的效果。通过在上拉驱动支路中接入第五晶体管，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。同时，由于第五晶体管、第一晶体管和第二晶体管均导通后其所在的上拉驱动支路导通，避免上拉驱动支路误导通而影响上拉驱动电路的阻抗，从而提高了阻抗调节的可靠性。

在本公开提供的一些示例性的实施例中，至少一个下拉驱动支路21还包括第六晶体管T6。第六晶体管T6与其所在的下拉驱动支路21中并联后的第三晶体管T3和第四晶体管T4串联耦接。

本实施例中，为了提高下拉驱动电路阻抗调节的精度，需要加入沟道宽度小的第六晶体管，以进行阻抗精确的调节。由于单独采用第六晶体管对阻抗进行调节时，可能无法满足阻抗调节的要求，将第六晶体管与并联后的第三晶体管和第四晶体管串联耦接以改善阻抗调节的效果。通过在下拉驱动支路中接入第六晶体管，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。同时，由于第六晶体管、第三晶体管和第四晶体管均导通后其所在的下拉驱动支路导通，避免下拉驱动支路误导通而影响下拉驱动电路的阻抗，从而提高了阻抗调节的可靠性。

在本公开提供的一些示例性的实施例中，在同一上拉驱动支路11中，第五晶体管T5的第一端与第一电源VDDQ耦接，第二端与第一晶体管T1的第一端以及第二晶体管T2的第一端均耦接。第一晶体管T1的第二端以及第二晶体管T2的第二端均与数据端口DQ耦接。

本实施例中，由于第五晶体管用于对上拉驱动电路的阻抗进行精确调节，上拉驱动电路的阻抗调节后，第五晶体管处于相对不变的状态。由于第一晶体管和第二晶体管用于改善阻抗调节的效果，第一晶体管和第二晶体管在上拉驱动电路选通时处于导通状态以与第五晶体管共同进行阻抗调节，在上拉驱动电路未选通时处于断开状态以避免因第五晶体管故障导致上拉驱动电路误选通。由于信号在传输时上拉驱动电路会在选通与未选通之间快速切换，第一晶体管和第二晶体管处于快速变化的状态。通过将状态快速变化的第一晶体管和第二晶体管设置的离数据端口近，能够降低信号传输的延时，从而提高了信号传输的速率。

示例性地，第五晶体管T5的第一端也可以与第一晶体管T1的第二端以及第二晶体管T2的第二端均耦接，第二端与数据端口DQ耦接。此时，第一晶体管T1的第一端以及第二晶体管T2的第一端均与第一电源VDDQ耦接。

在本公开提供的一些示例性的实施例中，在同一下拉驱动支路21中，第六晶体管T6的第一端与数据端口DQ耦接，第二端与第三晶体管T3的第一端以及第四晶体管T4的第一端均耦接。第三晶体管T3的第二端以及第四晶体管T4的第二端均与第二电源GND耦接。

本实施例中，由于第六晶体管用于对下拉驱动电路的阻抗进行精确调节，下拉驱动电路的阻抗调节后，第六晶体管处于相对不变的状态。由于第三晶体管和第四晶体管用于改善阻抗调节的效果，第三晶体管和第四晶体管在下拉驱动电路选通时处于导通状态以与第六晶体管共同进行阻抗调节，在下拉驱动电路未选通时处于断开状态以避免因第六晶体管故障导致下拉驱动电路误选通。由于信号在传输时下拉驱动电路会在选通与未选通之间快速切换，第三晶体管和第四晶体管处于快速变化的状态。由于第三晶体管和第四晶体管的状态影响寄生电容的大小，将第三晶体管和第四晶体管设置的离数据端口远以降低信号受寄生电容的影响，从而提高了信号传输的完整性。

示例性地，第六晶体管T6的第一端也可以与第三晶体管T3的第二端以及第四晶体管T4的第二端均耦接，第二端与第二电源GND耦接。此时，第三晶体管T3的第一端以及第四晶体管T4的第一端均与数据端口DQ耦接。

在本公开提供的一些示例性的实施例中，如图6所示，多个上拉驱动支路11包括第一上拉支路111、多个第二上拉支路112和多个第三上拉支路113。第一上拉支路111包括第一晶体管T1和第二晶体管T2，第一上拉支路111的第一晶体管T1的控制端接收上拉驱动信号PU，第一上拉支路111的第二晶体管T2的控制端接收上拉驱动信号PU的反相信号PDEN，第一上拉支路111用于当上拉驱动电路10选通时导通。各第二上拉支路112均包括第一晶体管T1和第二晶体管T2，在一个第二上拉支路112中，第一晶体管T1的控制端接收一位第一上拉校准信号，第二晶体管T2的控制端接收对应的第一上拉校准信号的反相信号，不同的第二上拉支路112接收不同位的第一上拉校准信号。各第三上拉支路113均包括第一晶体管T1、第二晶体管T2和第五晶体管T5，各第三上拉支路113的第一晶体管T1的控制端均接收上拉驱动信号PU，各第三上拉支路113的第二晶体管T2的控制端均接收上拉驱动信号PU的反相信号PDEN，不同的第三上拉支路113的第五晶体管T5的控制端接收不同位的第二上拉校准信号。

本实施例中，由于第一上拉支路中的第一晶体管接收上拉驱动信号，第二晶体管接收上拉驱动信号的反相信号，当上拉驱动电路选通时第一上拉支路处于导通状态以进行信号的传输。由于每个第二上拉支路中的第一晶体管接收一位第一上拉校准信号，第二晶体管接收对应的第一上拉校准信号的反相信号，第二上拉支路能够对上拉驱动电路的阻抗进行粗调。由于每个第三上拉支路中的第一晶体管接收上拉驱动信号且第二晶体管接收上拉驱动信号的反相信号，第五晶体管接收一位第二上拉校准信号，第三上拉支路能够对上拉驱动电路的阻抗进行精调。通过以第一上拉支路进行信号传输、第二上拉支路对阻抗进行粗调以及第三上拉支路对阻抗进行精调，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。

示例性地，第二上拉支路112的数量为3个，多位第一上拉校准信号分别为ZQPU5、ZQPU4和ZQPU3，多位第一上拉校准信号的反相信号分别为ZQPUN5、ZQPUN4和ZQPUN3。第三上拉支路113的数量为3个，多位第二上拉校准信号分别为ZQPU2、ZQPU1和ZQPU0。

在本公开提供的一些示例性的实施例中，多个下拉驱动支路21包括第一下拉支路211、多个第二下拉支路212和多个第三下拉支路213。第一下拉支路211包括第三晶体管T3和第四晶体管T4，第一下拉支路211的第三晶体管T3的控制端接收下拉驱动信号PD，第一下拉支路211的第四晶体管T4的控制端接收下拉驱动信号PD的反相信号PUEN，第一下拉支路211用于当下拉驱动电路20选通时导通。各第二下拉支路212均包括第三晶体管T3和第四晶体管T4，在一个第二下拉支路212中，第三晶体管T3的控制端接收一位第一下拉校准信号，第四晶体管T4的控制端接收对应的第一下拉校准信号的反相信号，不同的第二下拉支路212接收不同位的第一下拉校准信号。各第三下拉支路213均包括第三晶体管T3、第四晶体管T4和第六晶体管T6，各第三下拉支路213的第三晶体管T3的控制端均接收下拉驱动信号PD，各第三下拉支路213的第四晶体管T4的控制端均接收下拉驱动信号PD的反相信号PUEN，不同的第三下拉支路213的第六晶体管T6的控制端接收不同位的第二下拉校准信号。

本实施例中，由于第一下拉支路中的第三晶体管接收下拉驱动信号，第四晶体管接收下拉驱动信号的反相信号，当下拉驱动电路选通时第一下拉支路处于导通状态以进行信号的传输。由于每个第二下拉支路中的第三晶体管接收一位第一下拉校准信号，第四晶体管接收对应的第一下拉校准信号的反相信号，第二下拉支路能够对下拉驱动电路的阻抗进行粗调。由于每个第三下拉支路中的第三晶体管接收下拉驱动信号且第四晶体管接收下拉驱动信号的反相信号，第六晶体管接收一位第二下拉校准信号，第三下拉支路能够对下拉驱动电路的阻抗进行精调。通过以第一下拉支路进行信号传输、第二下拉支路对阻抗进行粗调以及第三下拉支路对阻抗进行精调，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。

示例性地，第二下拉支路212的数量为3个，多位第一下拉校准信号分别为ZQPD5、ZQPD4和ZQPD3，多位第一下拉校准信号的反相信号分别为ZQPDN5、ZQPDN4和ZQPDN3。第三下拉支路213的数量为3个，多位第二下拉校准信号分别为ZQPD2、ZQPD1和ZQPD0。

在本公开提供的一些示例性的实施例中，接收第一上拉校准信号的第一晶体管T1与接收第二上拉校准信号的第五晶体管T5为上拉校准晶体管，各上拉校准晶体管的沟道宽度均不相同。在沟道宽度相邻的两个上拉校准晶体管中，沟道宽度大的上拉校准晶体管的沟道宽度为沟道宽度小的上拉校准晶体管的沟道宽度的第一预设倍数。

本实施例中，由于上拉校准晶体管的沟道宽度与其电阻具有对应的关系，将不同上拉驱动支路的各上拉校准晶体管的沟道宽度设置的不同，以使不同的上拉校准晶体管具有不同的阻抗调节能力。通过将沟道宽度相邻的两个上拉校准晶体管的沟道宽度的比值设置为第一预设倍数，增加了上拉驱动电路阻抗调节的均匀性，从而提高了阻抗调节的线性度。

示例性地，第一预设倍数的取值范围为大于1的数。第一预设倍数的取值可以为2、3、4等。

示例性地，部分上拉校准晶体管的沟道宽度也可以相同。在沟道宽度不同且沟道宽度相邻的两个上拉校准晶体管中，沟道宽度大的上拉校准晶体管的沟道宽度为沟道宽度小的上拉校准晶体管的沟道宽度的第一预设倍数。

示例性地，在同一个上拉驱动支路11中，第一晶体管T1和第二晶体管T2的沟道宽度可以相同，也可以不同。

在本公开提供的一些示例性的实施例中，接收第一下拉校准信号的第三晶体管T3与接收第二下拉校准信号的第六晶体管T6为下拉校准晶体管，各下拉校准晶体管的沟道宽度均不相同。在沟道宽度相邻的两个下拉校准晶体管中，沟道宽度大的下拉校准晶体管的沟道宽度为沟道宽度小的下拉校准晶体管的沟道宽度的第二预设倍数。

本实施例中，由于下拉校准晶体管的沟道宽度与其电阻具有对应的关系，将不同下拉驱动支路的各下拉校准晶体管的沟道宽度设置的不同，以使不同的下拉校准晶体管具有不同的阻抗调节能力。通过将沟道宽度相邻的两个下拉校准晶体管的沟道宽度的比值设置为第二预设倍数，增加了下拉驱动电路阻抗调节的均匀性，从而提高了阻抗调节的线性度。

示例性地，第二预设倍数的取值范围为大于1的数。第二预设倍数的取值可以为2、3、4等。

示例性地，部分下拉校准晶体管的沟道宽度也可以相同。在沟道宽度不同且沟道宽度相邻的两个下拉校准晶体管中，沟道宽度大的下拉校准晶体管的沟道宽度为沟道宽度小的下拉校准晶体管的沟道宽度的第二预设倍数。

示例性地，在同一个下拉驱动支路21中，第三晶体管T3和第四晶体管T4的沟道宽度可以相同，也可以不同。

在本公开提供的一些示例性的实施例中，如图7所示，至少一个上拉驱动支路11中的第一晶体管T1和/或第二晶体管T2的数量为多个。其中，ZQPUNm<n>、ZQPUNm<0>表示一个第一上拉校准信号ZQPUm的反相信号ZQPUNm的不同位。ZQPDEN<n>、ZQPDEN<0>表示不同位的上拉驱动信号PU的反相信号。n和m为大于0的整数。

本实施例中，受工艺、电压和温度等因素的影响，上拉驱动支路中的第一晶体管和第二晶体管的电流特性不完全对称，流经第一晶体管和第二晶体管的电流之和具有较差的线性度。通过在上拉驱动支路中加入多个第一晶体管和/或第二晶体管，能够改善流经第一晶体管和第二晶体管的电流之和的线性度，从而提高了阻抗调节的线性度。

在本公开提供的一些示例性的实施例中，至少一个下拉驱动支路21中的第三晶体管T3和/或第四晶体管T4的数量均为多个。其中，ZQPDNm<n>、ZQPDNm<0>表示一个第一下拉校准信号ZQPDm的反相信号ZQPDNm的不同位。ZQPUEN<n>、ZQPUEN<0>表示不同位的下拉驱动信号PD的反相信号。n和m为大于0的整数。

本实施例中，受工艺、电压和温度等因素的影响，下拉驱动支路中的第三晶体管和第四晶体管的电流特性不完全对称，流经第三晶体管和第四晶体管的电流之和具有较差的线性度。通过在下拉驱动支路中加入多个第三晶体管和/或第四晶体管，能够改善流经第三晶体管和第四晶体管的电流之和的线性度，从而提高了阻抗调节的线性度。

在本公开提供的一些示例性的实施例中，如图8所示，输出驱动电路还包括第一预驱动电路30。第一预驱动电路30与第一晶体管T1的控制端以及第二晶体管T2的控制端均耦接，用于控制第一晶体管T1和第二晶体管T2的导通和断开。

本实施例中，通过第一预驱动电路控制第一晶体管和第二晶体管的导通和断开，能够防止第一晶体管和第二晶体管发生误导通，从而提高了阻抗调节的可靠性。

在本公开提供的一些示例性的实施例中，输出驱动电路还包括第二预驱动电路40。第二预驱动电路40与第三晶体管T3的控制端以及第四晶体管T4的控制端均耦接，用于控制第三晶体管T3和第四晶体管T4的导通和断开。

本实施例中，通过第二预驱动电路控制第三晶体管和第四晶体管的导通和断开，能够防止第三晶体管和第四晶体管发生误导通，从而提高了阻抗调节的可靠性。

在本公开提供的一些示例性的实施例中，如图9所示，第一预驱动电路30包括第一逻辑门电路31和第二逻辑门电路32。第一逻辑门电路31的第一输入端接收上拉片选信号PUDrv，第二输入端接收第一数据信号DQPUDin，用于将上拉片选信号PUDrv与第一数据信号DQPUDin进行逻辑运算后输出上拉数据信号PUDin。第二逻辑门电路32的第一输入端与第一逻辑门电路31的输出端耦接，多个第二输入端分别接收上拉编码信号ZQPU和上拉使能信号PUE，每个输出端分别与一个上拉驱动支路11的第一晶体管T1的控制端或第二晶体管T2的控制端耦接，用于将上拉编码信号ZQPU和上拉使能信号PUE分别与上拉数据信号PUDin进行逻辑运算后控制第一晶体管T1和第二晶体管T2的导通和断开。

本实施例中，由于一个数据端口耦接有多个上拉驱动电路，根据所需的匹配阻抗的不同，需要通过上拉片选信号开启一个或多个上拉驱动电路。第一逻辑门电路将上拉片选信号与第一数据信号进行逻辑运算，以确定是否开启该上拉驱动电路，将表征是否开启上拉驱动电路的上拉数据信号输出。由于上拉驱动电路中所需开启的上拉驱动支路不同，第二逻辑门电路将上拉编码信号和上拉使能信号分别与上拉数据信号进行逻辑运算，控制各上拉驱动支路的第一晶体管和第二晶体管的导通和断开。通过第一逻辑门电路和第二逻辑门电路对信号进行逻辑运算控制各上拉驱动支路，使不同输出驱动电路的各上拉驱动支路中的第一晶体管和第二晶体管以预期的校准方式导通或断开，从而提高了阻抗调节的可靠性。

示例性地，对于一个数据端口DQ，由于输出驱动电路的数量有多个，上拉驱动电路10的数量为多个。每个上拉驱动电路10在校准后预期的阻抗为240Ω。当选通多个上拉驱动电路10后，各上拉驱动电路10并联后的阻抗可以为120Ω、80Ω、60Ω、48Ω、40Ω等。

在本公开提供的一些示例性的实施例中，第二预驱动电路40包括第三逻辑门电路41和第四逻辑门电路42。第三逻辑门电路41的第一输入端接收下拉片选信号PDDrv，第二输入端接收第二数据信号DQPDDin，用于将下拉片选信号PDDrv与第二数据信号DQPDDin进行逻辑运算后输出下拉数据信号PDDin。第四逻辑门电路42的第一输入端与第三逻辑门电路41的输出端耦接，多个第二输入端分别接收下拉编码信号ZQPD和下拉使能信号PDE，多个输出端分别与第三晶体管T3的控制端和第四晶体管T4的控制端耦接，用于将下拉编码信号ZQPD和下拉使能信号PDE分别与下拉数据信号PDDin进行逻辑运算后控制第三晶体管T3和第四晶体管T4的导通和断开。

本实施例中，由于一个数据端口耦接有多个下拉驱动电路，根据所需的匹配阻抗的不同，需要通过下拉片选信号开启一个或多个下拉驱动电路。第三逻辑门电路将下拉片选信号与第二数据信号进行逻辑运算，以确定是否开启该下拉驱动电路，将表征是否开启下拉驱动电路的下拉数据信号输出。由于下拉驱动电路中所需开启的下拉驱动支路不同，第四逻辑门电路将下拉编码信号和下拉使能信号分别与下拉数据信号进行逻辑运算后，控制各下拉驱动支路的第三晶体管和第四晶体管的导通和断开。通过第三逻辑门电路和第四逻辑门电路对信号进行逻辑运算控制各下拉驱动支路，使不同输出驱动电路的各下拉驱动支路中的第三晶体管和第四晶体管以预期的校准方式导通或断开，从而提高了阻抗调节的可靠性。

示例性地，对于一个数据端口DQ，由于输出驱动电路的数量有多个，下拉驱动电路20的数量为多个。每个下拉驱动电路20在校准后预期的阻抗为240Ω。当选通多个下拉驱动电路20后，各下拉驱动电路20并联后的阻抗可以为120Ω、80Ω、60Ω、48Ω、40Ω等。

在本公开提供的一些示例性的实施例中，如图10-1所示，第一逻辑门电路31包括第一与非门311和第一反相器312。第一与非门311的第一输入端接收上拉片选信号PUDrv，第二输入端接收第一数据信号DQPUDin。第一反相器312的输入端与第一与非门311的输出端耦接，输出端与第二逻辑门电路32的第一输入端耦接。

本实施例中，通过第一与非门对上拉片选信号和第一数据信号进行与非逻辑运算，能够在上拉片选信号和第一数据信号均有效的情况下，输出有效的上拉数据信号的反相信号。通过第一反相器对上拉数据信号的反相信号进行反相，输出上拉数据信号，并提高第一预驱动电路的驱动能力。通过以第一与非门和第一反相器对上拉片选信号和第一数据信号进行逻辑运算，输出上拉数据信号，降低了第一逻辑门电路结构的复杂性。

在本公开提供的一些示例性的实施例中，第二逻辑门电路32包括多个第三与非门321、多个第一三态非门322和多个第三反相器323。各第三与非门321的第一输入端均与第一逻辑门电路31的输出端耦接，第二输入端分别接收一位上拉编码信号ZQPU或上拉使能信号PUE，不同的第三与非门321的第二输入端接收的信号不同。每个第一三态非门322的输入端与一个第三与非门321的输出端耦接，每个第一三态非门322的输出端与一个第一晶体管T1的控制端耦接，各第一三态非门322的控制端均接收输出使能信号OUTEN。每个第三反相器323的输入端与一个第一三态非门322的输出端耦接，每个第三反相器323的输出端与一个第二晶体管T2的控制端耦接。

本实施例中，通过第三与非门将上拉数据信号与上拉编码信号或上拉使能信号进行与非逻辑运算，能够在上拉数据信号有效且上拉编码信号或上拉使能信号有效的情况下，输出有效的第一上拉校准信号的反相信号或上拉驱动信号的反相信号。通过第一三态非门对第一上拉校准信号的反相信号或上拉驱动信号的反相信号进行反相，并根据输出使能信号，控制第一上拉校准信号或上拉驱动信号是否输出。通过第三反相器对第一上拉校准信号或上拉驱动信号进行反相，以使每个上拉驱动支路中的第一晶体管和第二晶体管能够同时导通或断开。通过以第三与非门、第一三态非门和第三反相器对上拉数据信号、上拉编码信号和上拉使能信号进行逻辑运算，能够控制每个上拉驱动支路中的第一晶体管和第二晶体管同时导通或断开，从而提高了阻抗调节的可靠性。

示例性地，当第二上拉支路112的数量为3个时，不同的第三与非门321的第二输入端接收的上拉编码信号ZQPU分别为ZQPU<5>、ZQPU<4>和ZQPU<3>，不同的第一三态非门322分别输出一位第一上拉校准信号ZQPU5、ZQPU4、ZQPU3以及上拉驱动信号PU，不同的第三反相器323分别输出一位第一上拉校准信号的反相信号ZQPUN5、ZQPUN4、ZQPUN3以及上拉驱动信号PU的反相信号PDEN。多位第二上拉校准信号ZQPU2、ZQPU1和ZQPU0分别为上拉编码信号ZQPU的第2位至第0位，即ZQPU<2>、ZQPU<1>和ZQPU<0>。

示例性地，输出使能信号OUTEN为使能各输出驱动电路的信号。输出使能信号OUTEN可以为与读取操作或写入操作等相关的信号。例如，当需要对存储器进行读取操作时，输出使能信号OUTEN有效。当需要对存储器进行写入操作时，输出使能信号OUTEN无效。

在本公开提供的一些示例性的实施例中，如图10-2所示，第二逻辑门电路32除可以采用多个第三反相器323控制各上拉驱动支路11的第二晶体管T2外，还可以采用多个第一三态门324控制各上拉驱动支路11的第二晶体管T2。每个第一三态门324的输入端与一个第三与非门321的输出端耦接，输出端与一个第二晶体管T2的控制端耦接，各第一三态门324的控制端均接收输出使能信号OUTEN。

本实施例中，通过以第一三态门替代第三反相器控制第二晶体管，能够根据输出使能信号控制第一上拉校准信号的反相信号或上拉驱动信号的反相信号是否输出，避免第二晶体管的误导通以提高阻抗调节的可靠性。

示例性地，当第二上拉支路112的数量为3个时，不同的第一三态门324分别输出一位第一上拉校准信号的反相信号ZQPUN5、ZQPUN4、ZQPUN3以及上拉驱动信号PU的反相信号PDEN。

在本公开提供的一些示例性的实施例中，如图11-1所示，第三逻辑门电路41包括第二与非门411和第二反相器412。第二与非门411的第一输入端接收下拉片选信号PDDrv，第二输入端接收第二数据信号DQPDDin。第二反相器412的输入端与第二与非门411的输出端耦接，输出端与第四逻辑门电路42的第一输入端耦接。

本实施例中，通过第二与非门对下拉片选信号和第二数据信号进行与非逻辑运算，能够在下拉片选信号和第二数据信号均有效的情况下，输出有效的下拉数据信号的反相信号。通过第二反相器对下拉数据信号的反相信号进行反相，输出下拉数据信号，并提高第二预驱动电路的驱动能力。通过以第二与非门和第二反相器对下拉片选信号和第二数据信号进行逻辑运算，输出下拉数据信号，降低了第二逻辑门电路结构的复杂性。

在本公开提供的一些示例性的实施例中，第四逻辑门电路42包括多个第四与非门421、多个第二三态非门422和多个第四反相器423。各第四与非门421的第一输入端均与第三逻辑门电路41的输出端耦接，每个第四与非门421的第二输入端分别接收一位下拉编码信号ZQPD或下拉使能信号PDE，不同的第四与非门421的第二输入端接收的信号不同。每个第二三态非门422的输入端与一个第四与非门421的输出端耦接，每个第二三态非门422的输出端与一个第三晶体管T3的控制端耦接，各第二三态非门422的控制端均接收输出使能信号OUTEN。每个第四反相器423的输入端与一个第二三态非门422的输出端耦接，每个第四反相器423的输出端与一个第四晶体管T4的控制端耦接。

本实施例中，通过第四与非门将下拉数据信号与下拉编码信号或下拉使能信号进行与非逻辑运算，能够在下拉数据信号有效且下拉编码信号或下拉使能信号有效的情况下，输出有效的第一下拉校准信号的反相信号或下拉驱动信号的反相信号。通过第二三态非门对第一下拉校准信号的反相信号或下拉驱动信号的反相信号进行反相，并根据输出使能信号，控制第一下拉校准信号或下拉驱动信号是否输出。通过第四反相器对第一下拉校准信号或下拉驱动信号进行反相，以使每个下拉驱动支路中的第三晶体管和第四晶体管能够同时导通或断开。通过以第四与非门、第二三态非门和第四反相器对下拉数据信号、下拉编码信号和下拉使能信号进行逻辑运算，能够控制每个下拉驱动支路中的第三晶体管和第四晶体管同时导通或断开，从而提高了阻抗调节的可靠性。

示例性地，当第二下拉支路212的数量为3个时，不同的第四与非门421的第二输入端接收的下拉编码信号ZQPD分别为ZQPD<5>、ZQPD<4>和ZQPD<3>，不同的第二三态非门422分别输出一位第一下拉校准信号ZQPD5、ZQPD4、ZQPD3以及下拉驱动信号PD，不同的第四反相器423分别输出一位第一下拉校准信号的反相信号ZQPDN5、ZQPDN4、ZQPDN3以及下拉驱动信号PD的反相信号PUEN。多位第二下拉校准信号ZQPD2、ZQPD1和ZQPD0分别为下拉编码信号ZQPD的第2位至第0位，即ZQPD<2>、ZQPD<1>和ZQPD<0>。

在本公开提供的一些示例性的实施例中，如图11-2所示，第四逻辑门电路42除可以采用多个第四反相器423控制各下拉驱动支路21的第四晶体管T4外，还可以采用多个第二三态门424控制各下拉驱动支路21的第四晶体管T4。每个第二三态门424的输入端与一个第四与非门421的输出端耦接，输出端与一个第四晶体管T4的控制端耦接，各第二三态门424的控制端均接收输出使能信号OUTEN。

本实施例中，通过以第二三态门替代第四反相器控制第四晶体管，能够根据输出使能信号控制第一下拉校准信号的反相信号或下拉驱动信号的反相信号是否输出，避免第四晶体管的误导通以提高阻抗调节的可靠性。

示例性地，当第二下拉支路212的数量为3个时，不同的第二三态门424分别输出一位第一下拉校准信号的反相信号ZQPDN5、ZQPDN4、ZQPDN3以及下拉驱动信号PD的反相信号PUEN。

本公开实施例还提供了一种存储器，存储器包括多个如上述任一实施例中的输出驱动电路。

本公开是参照根据本公开实施例的方法、装置（设备）和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

尽管已描述了本公开的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。

显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

Claims (11)

1.一种输出驱动电路，其特征在于，所述输出驱动电路包括：

上拉驱动电路（10），所述上拉驱动电路（10）包括多个上拉驱动支路（11），各所述上拉驱动支路（11）并联耦接且均耦接于第一电源（VDDQ）和数据端口（DQ）之间，所述上拉驱动支路（11）用于调节所述上拉驱动电路（10）的阻抗；

下拉驱动电路（20），所述下拉驱动电路（20）包括多个下拉驱动支路（21），各所述下拉驱动支路（21）并联耦接且均耦接于第二电源（GND）和所述数据端口（DQ）之间，所述下拉驱动支路（21）用于调节所述下拉驱动电路（20）的阻抗；

其中，所述第一电源（VDDQ）的电压大于所述第二电源（GND）的电压；各所述上拉驱动支路（11）均包括类型相反且并联耦接的第一晶体管（T1）和第二晶体管（T2），和/或，各所述下拉驱动支路（21）均包括类型相反且并联耦接的第三晶体管（T3）和第四晶体管（T4）；

所述多个上拉驱动支路（11）包括：

第一上拉支路（111），所述第一上拉支路（111）包括所述第一晶体管（T1）和所述第二晶体管（T2），所述第一上拉支路（111）的所述第一晶体管（T1）的控制端接收上拉驱动信号，所述第一上拉支路（111）的所述第二晶体管（T2）的控制端接收所述上拉驱动信号的反相信号，所述第一上拉支路（111）用于当所述上拉驱动电路（10）选通时导通；

多个第二上拉支路（112），各所述第二上拉支路（112）均包括所述第一晶体管（T1）和所述第二晶体管（T2），在一个所述第二上拉支路（112）中，所述第一晶体管（T1）的控制端接收一位第一上拉校准信号，所述第二晶体管（T2）的控制端接收对应的所述第一上拉校准信号的反相信号，不同的所述第二上拉支路（112）接收不同位的所述第一上拉校准信号；

和/或，

所述多个下拉驱动支路（21）包括：

第一下拉支路（211），所述第一下拉支路（211）包括所述第三晶体管（T3）和所述第四晶体管（T4），所述第一下拉支路（211）的所述第三晶体管（T3）的控制端接收下拉驱动信号，所述第一下拉支路（211）的所述第四晶体管（T4）的控制端接收所述下拉驱动信号的反相信号，所述第一下拉支路（211）用于当所述下拉驱动电路（20）选通时导通；

多个第二下拉支路（212），各所述第二下拉支路（212）均包括所述第三晶体管（T3）和所述第四晶体管（T4），在一个所述第二下拉支路（212）中，所述第三晶体管（T3）的控制端接收一位第一下拉校准信号，所述第四晶体管（T4）的控制端接收对应的所述第一下拉校准信号的反相信号，不同的所述第二下拉支路（212）接收不同位的所述第一下拉校准信号。

2.根据权利要求1所述的输出驱动电路，其特征在于，至少一个所述上拉驱动支路（11）还包括：

第五晶体管（T5），所述第五晶体管（T5）与其所在的所述上拉驱动支路（11）中并联后的所述第一晶体管（T1）和所述第二晶体管（T2）串联耦接；

和/或，

至少一个所述下拉驱动支路（21）还包括：

第六晶体管（T6），所述第六晶体管（T6）与其所在的所述下拉驱动支路（21）中并联后的所述第三晶体管（T3）和所述第四晶体管（T4）串联耦接。

3.根据权利要求2所述的输出驱动电路，其特征在于，在同一所述上拉驱动支路（11）中，所述第五晶体管（T5）的第一端与所述第一电源（VDDQ）耦接，所述第五晶体管（T5）的第二端与所述第一晶体管（T1）的第一端以及所述第二晶体管（T2）的第一端均耦接；所述第一晶体管（T1）的第二端以及所述第二晶体管（T2）的第二端均与所述数据端口（DQ）耦接；

和/或，

在同一所述下拉驱动支路（21）中，所述第六晶体管（T6）的第一端与所述数据端口（DQ）耦接，所述第六晶体管（T6）的第二端与所述第三晶体管（T3）的第一端以及所述第四晶体管（T4）的第一端均耦接；所述第三晶体管（T3）的第二端以及所述第四晶体管（T4）的第二端均与所述第二电源（GND）耦接。

4.根据权利要求2所述的输出驱动电路，其特征在于，所述多个上拉驱动支路（11）还包括：

多个第三上拉支路（113），各所述第三上拉支路（113）均包括所述第一晶体管（T1）、所述第二晶体管（T2）和所述第五晶体管（T5），各所述第三上拉支路（113）的所述第一晶体管（T1）的控制端均接收所述上拉驱动信号，各所述第三上拉支路（113）的所述第二晶体管（T2）的控制端均接收所述上拉驱动信号的反相信号，不同的所述第三上拉支路（113）的所述第五晶体管（T5）的控制端接收不同位的第二上拉校准信号；

和/或，

所述多个下拉驱动支路（21）还包括：

多个第三下拉支路（213），各所述第三下拉支路（213）均包括所述第三晶体管（T3）、所述第四晶体管（T4）和所述第六晶体管（T6），各所述第三下拉支路（213）的所述第三晶体管（T3）的控制端均接收所述下拉驱动信号，各所述第三下拉支路（213）的所述第四晶体管（T4）的控制端均接收所述下拉驱动信号的反相信号，不同的所述第三下拉支路（213）的所述第六晶体管（T6）的控制端接收不同位的第二下拉校准信号。

5.根据权利要求4所述的输出驱动电路，其特征在于，接收所述第一上拉校准信号的所述第一晶体管（T1）与接收所述第二上拉校准信号的所述第五晶体管（T5）为上拉校准晶体管，各所述上拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述上拉校准晶体管中，沟道宽度大的所述上拉校准晶体管的沟道宽度为沟道宽度小的所述上拉校准晶体管的沟道宽度的第一预设倍数；

和/或，

接收所述第一下拉校准信号的所述第三晶体管（T3）与接收所述第二下拉校准信号的所述第六晶体管（T6）为下拉校准晶体管，各所述下拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述下拉校准晶体管中，沟道宽度大的所述下拉校准晶体管的沟道宽度为沟道宽度小的所述下拉校准晶体管的沟道宽度的第二预设倍数。

6.根据权利要求1所述的输出驱动电路，其特征在于，至少一个所述上拉驱动支路（11）中的所述第一晶体管（T1）和/或所述第二晶体管（T2）的数量为多个；和/或，至少一个所述下拉驱动支路（21）中的所述第三晶体管（T3）和/或所述第四晶体管（T4）的数量为多个。

7.根据权利要求1至6任一项所述的输出驱动电路，其特征在于，所述输出驱动电路还包括：

第一预驱动电路（30），所述第一预驱动电路（30）与所述第一晶体管（T1）的控制端以及所述第二晶体管（T2）的控制端均耦接，所述第一预驱动电路（30）用于控制所述第一晶体管（T1）和所述第二晶体管（T2）的导通和断开；

和/或，

第二预驱动电路（40），所述第二预驱动电路（40）与所述第三晶体管（T3）的控制端以及所述第四晶体管（T4）的控制端均耦接，所述第二预驱动电路（40）用于控制所述第三晶体管（T3）和所述第四晶体管（T4）的导通和断开。

8.根据权利要求7所述的输出驱动电路，其特征在于，所述第一预驱动电路（30）包括：

第一逻辑门电路（31），所述第一逻辑门电路（31）的第一输入端接收上拉片选信号，所述第一逻辑门电路（31）的第二输入端接收第一数据信号，所述第一逻辑门电路（31）用于将所述上拉片选信号与所述第一数据信号进行逻辑运算后输出上拉数据信号；

第二逻辑门电路（32），所述第二逻辑门电路（32）的第一输入端与所述第一逻辑门电路（31）的输出端耦接，所述第二逻辑门电路（32）的多个第二输入端分别接收上拉编码信号和上拉使能信号，所述第二逻辑门电路（32）的每个输出端分别与一个所述上拉驱动支路（11）的所述第一晶体管（T1）的控制端或所述第二晶体管（T2）的控制端耦接，所述第二逻辑门电路（32）用于将所述上拉编码信号和所述上拉使能信号分别与所述上拉数据信号进行逻辑运算后控制所述第一晶体管（T1）和所述第二晶体管（T2）的导通和断开；

和/或，

所述第二预驱动电路（40）包括：

第三逻辑门电路（41），所述第三逻辑门电路（41）的第一输入端接收下拉片选信号，所述第三逻辑门电路（41）的第二输入端接收第二数据信号，所述第三逻辑门电路（41）用于将所述下拉片选信号与所述第二数据信号进行逻辑运算后输出下拉数据信号；

第四逻辑门电路（42），所述第四逻辑门电路（42）的第一输入端与所述第三逻辑门电路（41）的输出端耦接，所述第四逻辑门电路（42）的多个第二输入端分别接收下拉编码信号和下拉使能信号，所述第四逻辑门电路（42）的每个输出端分别与一个所述下拉驱动支路（21）的所述第三晶体管（T3）的控制端或所述第四晶体管（T4）的控制端耦接，所述第四逻辑门电路（42）用于将所述下拉编码信号和所述下拉使能信号分别与所述下拉数据信号进行逻辑运算后控制所述第三晶体管（T3）和所述第四晶体管（T4）的导通和断开。

9.根据权利要求8所述的输出驱动电路，其特征在于，所述第一逻辑门电路（31）包括：

第一与非门（311），所述第一与非门（311）的第一输入端接收所述上拉片选信号，所述第一与非门（311）的第二输入端接收所述第一数据信号；

第一反相器（312），所述第一反相器（312）的输入端与所述第一与非门（311）的输出端耦接，所述第一反相器（312）的输出端与所述第二逻辑门电路（32）的第一输入端耦接；

和/或，

所述第三逻辑门电路（41）包括：

第二与非门（411），所述第二与非门（411）的第一输入端接收所述下拉片选信号，所述第二与非门（411）的第二输入端接收所述第二数据信号；

第二反相器（412），所述第二反相器（412）的输入端与所述第二与非门（411）的输出端耦接，所述第二反相器（412）的输出端与所述第四逻辑门电路（42）的第一输入端耦接。

10.根据权利要求8所述的输出驱动电路，其特征在于，所述第二逻辑门电路（32）包括：

多个第三与非门（321），各所述第三与非门（321）的第一输入端均与所述第一逻辑门电路（31）的输出端耦接，每个所述第三与非门（321）的第二输入端分别接收一位所述上拉编码信号或所述上拉使能信号，不同的所述第三与非门（321）的第二输入端接收的信号不同；

多个第一三态非门（322），每个所述第一三态非门（322）的输入端与一个所述第三与非门（321）的输出端耦接，每个所述第一三态非门（322）的输出端与一个所述第一晶体管（T1）的控制端耦接，各所述第一三态非门（322）的控制端均接收输出使能信号；

多个第三反相器（323），每个所述第三反相器（323）的输入端与一个所述第一三态非门（322）的输出端耦接，每个所述第三反相器（323）的输出端与一个所述第二晶体管（T2）的控制端耦接；

和/或，

所述第四逻辑门电路（42）包括：

多个第四与非门（421），各所述第四与非门（421）的第一输入端均与所述第三逻辑门电路（41）的输出端耦接，每个所述第四与非门（421）的第二输入端分别接收一位所述下拉编码信号或所述下拉使能信号，不同的所述第四与非门（421）的第二输入端接收的信号不同；

多个第二三态非门（422），每个所述第二三态非门（422）的输入端与一个所述第四与非门（421）的输出端耦接，每个所述第二三态非门（422）的输出端与一个所述第三晶体管（T3）的控制端耦接，各所述第二三态非门（422）的控制端均接收输出使能信号；

多个第四反相器（423），每个所述第四反相器（423）的输入端与一个所述第二三态非门（422）的输出端耦接，每个所述第四反相器（423）的输出端与一个所述第四晶体管（T4）的控制端耦接。

11.一种存储器，其特征在于，所述存储器包括多个如权利要求1至10任一项所述的输出驱动电路。