CN113225083A - 自举开关电路 - Google Patents

自举开关电路 Download PDF

Info

Publication number
CN113225083A
CN113225083A CN202110408981.3A CN202110408981A CN113225083A CN 113225083 A CN113225083 A CN 113225083A CN 202110408981 A CN202110408981 A CN 202110408981A CN 113225083 A CN113225083 A CN 113225083A
Authority
CN
China
Prior art keywords
transistor
voltage
signal
output
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110408981.3A
Other languages
English (en)
Other versions
CN113225083B (zh
Inventor
L·A·辛格
S·德瓦拉简
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/689,480 external-priority patent/US10727828B2/en
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Priority to CN202110408981.3A priority Critical patent/CN113225083B/zh
Publication of CN113225083A publication Critical patent/CN113225083A/zh
Application granted granted Critical
Publication of CN113225083B publication Critical patent/CN113225083B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Transceivers (AREA)

Abstract

本公开涉及自举开关电路。无线通信接收器的趋势是捕获越来越多的带宽来支持更高的吞吐量，并且直接对射频(RF)信号进行取样，以能够重新配置并且降低成本。如同仪器仪表的其他应用也需要有将宽带RF信号数字化的能力。这些应用受益于使用高速、宽带宽RF信号的、能表现优异的输入电路。输入缓冲器和自举开关被设计用于维护这些应用，并且可在28nm互补金属氧化物(CMOS)技术中实现。

Description

自举开关电路
本申请是申请日为2017年9月12日、申请号为201710817088.X、发明名称为“自举开关电路”的中国发明专利申请的分案申请。
优先权数据和相关申请
本专利申请从2016年9月12日提交的、名称为“输入缓冲器和自举开关电路(INPUTBUFFER AND BOOTSTRAPPED SWITCHING CIRCUIT)”的美国临时专利申请序列号62/393,529中获益和/或要求其优先权。该美国临时专利申请其全部内容以引用方式并入本文中。
技术领域
本公开涉及集成电路领域，具体地，涉及用于模数转换器(ADC)的输入电路。
背景技术
在许多电子应用中，模数转换器(ADC)将模拟输入信号转换成数字输出信号，例如，以便数字电子器件进一步进行数字信号处理或存储。广义来讲，出于数据处理的目的，ADC可转换代表现实世界现象(例如，光、声、温度、电磁波或压力)的模拟电信号。例如，在测量系统中，传感器测量并生成模拟信号。然后，将模拟信号作为输入提供到模数转换器(ADC)，以生成供进一步处理的数字输出信号。在另一种情形下，发送器使用电磁波来生成模拟信号以在空中携带信息，或者发送器发送模拟信号以通过电缆携带信息。然后，将模拟信号作为输入提供到接收器处的ADC，以生成例如供数字电子器件进一步处理的数字输出信号。
由于ADC广泛应用于许多应用中，所以可在诸如宽带通信系统、音频系统、接收器系统等场所中发现ADC。设计ADC中的电路是有重要意义的任务，因为每个应用在性能、功率、成本和大小方面会有不同的需要。ADC用于广泛的应用中，这些应用包括通信、能源、医疗保健、仪器和测量、电机和功率控制、工业自动化和航空航天/国防。随着需要ADC的应用的增长，对快速而准确的转换的需要也在增长。
附图说明
为了更全面地了解本公开及其特征和优点，参照下面结合附图进行的描述，其中，类似的参考数字表示类似的部件，其中：
图1示出根据本公开的一些实施例的模数转换器的前端；
图2示出根据本公开的一些实施例的自举开关电路；
图3示出根据本公开的一些实施例的加速导通的自举开关电路；
图4A至图4B示出根据本公开的一些实施例的跳变启动电路的示例性实现方式；
图5A至图5C示出根据本公开的一些实施例的跳变启动电路的另一个示例性实现方式；
图6是例示取样开关的加速导通方法的流程图；
图7示出根据本公开的一些实施例的示例性输入缓冲器；
图8示出根据本公开的一些实施例的示例性电平移位器；
图9示出根据本公开的一些实施例的另一个示例性输入缓冲器；以及
图10是根据本公开的一些实施例的用于缓冲输入信号的流程图。
具体实施方式
概述
无线通信接收器的趋势是捕获越来越多的带宽来支持更高的吞吐量，并且直接对射频(RF)信号进行取样，以能够重新配置并且降低成本。如同仪器仪表的其他应用也需要有将宽带RF信号数字化的能力。这些应用受益于使用高速、宽带宽RF信号的、能表现优异的输入电路。输入缓冲器和自举开关被设计用于维护这些应用，并且可在28nm互补金属氧化物(CMOS)技术中实现。
高速模数转换器
ADC是将模拟信号携带的连续物理量转换成表示数量大小的数字输出或数值(或携带该数字数值的数字信号)的电子装置。可通过以下应用要求来定义ADC：其带宽(可被它正确转换成数字信号的模拟信号的频率范围)及其分辨率(最大模拟信号可被划分成的离散电平的数量，可用数字信号表示)。ADC还具有量化ADC动态性能的各种技术参数，包括信号对噪声和失真比SINAD、有效位数ENOB、信噪比SNR、总谐波失真THD、总谐波失真加噪声THD+N和无杂散动态范围SFDR。模数转换器(ADC)具有许多不同的设计，可基于应用要求和技术参数来选择这些设计。
高速应用在通信和仪器仪表中尤为重要。输入信号可具有千兆赫范围内的频率，并且ADC会需要在每秒千兆的样本范围内进行取样。高频输入信号可对接收输入信号的电路(即，ADC的“前端”电路)产生许多要求。该电路不仅必须快速，对于某些应用，电路需要满足特定性能要求(诸如，SNR和SFDR)。设计符合速度和性能要求二者的ADC是有重要意义的。
图1示出根据本公开的一些实施例的模数转换器的前端。通常，将输入信号VIN(例如，千兆赫兹范围内的高频输入信号)提供到输入缓冲器102。然后，将输入缓冲器的输出VINX提供到取样器106，其中，将来自输入缓冲器的输出的、VINX形式的输入信号取样到取样电容器CS 112上。
设置晶体管MN 108(例如，N型互补型金属氧化物场效应(CMOS)晶体管或NMOS晶体管)，以允许输入信号VINX被提供给取样电容器CS。晶体管MN 108有时在本文中被称为取样开关。在进行取样期间，晶体管MN108导通，开关110闭合。输入缓冲器的输出VINX可通过传输线(“T-LINE”)104从输入缓冲器102的输出通向取样器106。在某些情况下，ADC包括并联的多个ADC(例如，其中，ADC是时间交替ADC或随机时间交替ADC)，存在并联的多个(匹配)取样器，包括取样器106。可包括多条(匹配)传输线，用于将输出信号VINX从公共输入缓冲器102提供到每个取样器。时间交替ADCS或随机时间交替ADC可每次对输入信号VINX进行取样。在某些情况下，参考ADC和时间交替ADC中的一个基本上同时对输出信号VINX进行取样。对于时间交替ADC或随机时间交替ADC，取样器中的一些可在任何给定时间关闭，而一个或更多个取样器加载输入缓冲器。为了减少SFDR的劣化，被偶接以接收输入信号VINX的取样器中的晶体管(例如，晶体管MN 108)的背栅可连接到负电压(诸如，-1伏)，以将那些晶体管中的非线性最小化。
自举开关电路
回头参照图1，为允许VINX被取样到取样电容器CS112上，对晶体管MN 108足够快的导通的定时是至关重要的，特别是对于高速应用。考虑到ADC的取样率为每秒10千兆样本的示例，晶体管MN 108必须足够快地导通，以允许输入信号VINX取样到取样电容器Cs 112上，在样本之间只有一百皮秒。导通晶体管MN 108的定时可取决于晶体管MN 108的固有晶体管特性，还取决于相对于源极的信号VINX，驱动在栅极的MN 108的信号VBSTRP。本文中的实例描述了信号被称为高或低的信号，高或低指的是信号的不同逻辑电平。
图2示出根据本公开的一些实施例的自举开关电路200。自举开关电路包括图1中的晶体管MN 108，晶体管MN 108在其源极处接收输入信号VINX，并且其漏极连接到取样电容器(例如，图1的取样电容器Cs 112)的一个板。自举开关电路还包括用于生成驱动晶体管MN108(取样开关)的栅极的栅极电压信号VBSTRP的自举栅极电压生成器(电路)。自举栅极电压生成器以确保晶体管MN108被快速导通的方式生成栅极电压信号VBSTRP。
自举栅极电压生成器可接收VINX，并且包括用于产生VINX+VBOOT升压电压的引导电容器。自举栅极电压生成器具有正反馈回路。正反馈回路用VINX作为正反馈回路的输入，并且正反馈回路包括正反馈回路路径中的引导电容器。正反馈回路的输出生成驱动晶体管MN108(取样开关)的栅极的栅极电压信号VBSTRP。
正反馈回路用于使栅极电压信号VBSTRP快速变高，以确保晶体管MN 108快速导通。正反馈回路被自举至输入信号VINX，其中，正反馈回路的目标是将栅极电压信号VBSTRP驱动成VINX加上电压VBOOT(VBOOT是引导电容器CBOOT两端的电压)以导通晶体管MN 108。具体地，正反馈回路驱动栅极电压信号VBSTRP，使其高得足以使晶体管MN108的栅极和源极两端有足以使晶体管MN 108导通的电压VGS。自举栅极电压生成器由时钟信号CLK和CLKB驱动，CLKB是CLK的反向形式。自举栅极电压生成器还可接收充电阶段时钟信号CLKBBST，CLKBBST控制引导电容器CBOOT的充电阶段的定时。预期晶体管MN 108在CLK变高时快速导通，并且预期晶体管MN 108在CLK变低时截止。
在充电阶段(CLKB和CLKBBST二者都为高)期间，晶体管MN 224和晶体管MN 210(例如，NMOS晶体管)导通，以向引导电容器CBOOT(例如，VBOOT＝VDD-VSS)两端的电压VBOOT充电。因晶体管MN 224导通，将电容器CBOOT的顶板连接到VDD。因晶体管MN 210导通，将电容器CBOOT的底板连接到VSS。如果VSS接地，则引导电容器CBOOT被充电至VDD。
就在正反馈回路被启动之前，节点X处于VDD，因为在前一阶段(充电阶段)CLK为低。CLK驱动晶体管MP 214的栅极(例如，P型互补金属氧化物场效应(CMOS)晶体管或PMOS晶体管)。CLK为低将使晶体管MP214导通。当晶体管MP 214导通时，晶体管MP 214(其为节点X)的漏极处于VDD。当节点X处于VDD并且CLKB为高时，晶体管MP 202(例如，PMOS晶体管)截止。这里，晶体管MP 202可被称为输出晶体管，输出晶体管输出驱动晶体管MN 108(取样开关)的栅极的VBSTRP。VBSTRP处于低状态，其保持取样开关(即，晶体管MN 108)截止。
通过CLK从低变成高(或CLKB从高变成低)，启动正反馈回路。当驱动晶体管MP 204(例如，PMOS晶体管)的栅极的CLKB变低(即，CLK变高)时，晶体管MP 204(例如，PMOS晶体管)导通，从而拉动MN 208(例如，NMOS晶体管)的漏极接近VDD(变高)，并且将MN 206(例如，NMOS晶体管)的漏极拉高(例如，VDD)，进而使VBSTRP节点变高。
VBSTRP驱动晶体管MN 216(例如，NMOS晶体管)和MN 212(例如，NMOS晶体管)的栅极。晶体管MN 212可被称为输入晶体管，因为晶体管MN 212接收输入信号VINX。因VBSTRP变高，可使晶体管MN 216(例如，NMOS晶体管)和晶体管MN 212(例如，NMOS晶体管)导通。同时，因为CLK变高，晶体管MP 214已被截止。有效地，通过导通的晶体管MN216和MN 212，晶体管MP202的栅极(即，节点X)连接到VINX。
在前一阶段(即，充电阶段)中，引导电容器CBOOT被充电，以在引导电容器两端具有VBOOT。当正反馈回路被接合时，晶体管MP 202的栅极可具有VINX，晶体管MP 202的源极可具有电压VINX+VBOOT。晶体管MP 202导通，从而使VBTSTRP上升至VINX+VBOOT，这增加了取样开关(即，晶体管MN 108)的栅极和源极两端的电压VGS(即，VBSTRP-VINX＝VBOOT)两端的电压，使其导通。随着VBTSTRP上升，通过晶体管MN 216和MN 212的VBTSTRP升高回路的正反馈同样进而使VBTSTRP进一步升高，以导通晶体管MN 108。结果，正反馈回路能够使晶体管MN 108快速导通。
在一些情况下，在晶体管MP 202(即，节点X)的栅极正连接到VINX、正反馈回路启动时，有助于带动节点X的正反馈回路中的两个晶体管MN216和MN 212可能导通速度慢，从而当节点X没有足够快速地连接到VINX时，正反馈回路大幅变慢。
考虑到当VINX(即，在晶体管MN 212的源极处)在特定时刻适时接近VDD，并且一旦CLKB在启动时变低(启动意味着CLKB刚刚变低，或者CLK刚刚变高)晶体管MN 216的栅极和晶体管MN 212的栅极(即，VBSTRP节点)也接近VDD。节点X在启动时也处于VDD(由于CLK为低，并且借助晶体管MP 214使节点X处于VDD)。这种情况可使晶体管MN 216的所有端子大致为VDD。晶体管MN 216和MN 212可能看不到相应晶体管的栅极和源极两端的足够电压(VGS)用来导通。因此，晶体管MN216和MN 212几乎不会/很弱地导通，因为没有足够的VGS，从而使回路的正反馈动作变慢。随着晶体管MN 216和MN 212更充分地导通，拉动节点X更靠近VINX以导通晶体管MP 202，回路最终工作，用于允许VINX+VBOOT通过晶体管MP 202通向晶体管MN108的栅极并且使VBSTRP上升。
跳变启动正反馈回路
为了应对正反馈回路的这种变慢，可包括跳变启动电路，以在正反馈回路动作启动时快速导通晶体管MP 202(输出晶体管)，以允许VINX+VBOOT更快速地通过晶体管MP 202朝向晶体管MN 108的栅极，使VBSTRP更快地上升，这进而可使晶体管MN 216和MN 212更快地导通。结果是自举开关电路快得多。
图3示出根据本公开的一些实施例的加速导通的自举开关电路300。自举开关电路300具有取样开关，例如，晶体管MN 108，其接收例如VINX的电压输入信号和例如VBTSTRP的栅极电压。自举开关电路还具有自举电压生成器。自举电压生成器生成用于取样开关的栅极电压，例如，VBTSTRP。
自举开关电路包括用于生成用于导通取样开关的栅极电压的正反馈回路。正反馈回路可包括输入晶体管(例如，晶体管MN 212)，其接收电压输入信号(例如，VINX)；以及输出晶体管(例如，晶体管MP 202)，其输出取样开关的栅极电压。正反馈回路包括引导电容器(例如，CBOOT)，引导电容器可用于生成升压电压，例如，VINX+VBOOT。因为取样开关(例如，晶体管MN 108)在其源极处具有VINX，所以在取样开关的栅极处的升压电压将使取样开关导通。换句话讲，正反馈回路通过使栅极电压成为基于电压输入信号VINX生成的升压电压和引导电容器CBOOT两端的电压,来使取样开关(例如，晶体管MN 108)导通。输入晶体管(例如，晶体管MN 212的源极)耦接到引导电容器的第一板。输出晶体管(例如，晶体管MP 202的源极)耦接到引导电容器的第二板。
正反馈回路通过使用栅极电压作为正反馈进行运转，以驱动回路中的晶体管(例如，晶体管MN 212和MN 216)。这些晶体管进而将输出晶体管(例如，晶体管MP 202)的栅极电压提供给VINX，并且通过使升压电压通过或者使栅极电压达到升压电压来辅助输出晶体管(例如，晶体管MP202)。升压电压可使取样开关(例如，晶体管MN 108)导通。
对于所示出的示例性正反馈回路，输入晶体管(例如，晶体管MN 212)由取样开关(例如，晶体管MN 108)的栅极电压VBSTRP驱动。正反馈回路还包括第一晶体管(例如，晶体管MN 216)，其与输出晶体管(例如，晶体管MP 202)的栅极以及输入晶体管(例如，晶体管MN212)的漏极偶接。第一晶体管还由取样开关的栅极电压来驱动。第一晶体管和输入晶体管一起被导通时，在正反馈回路动作期间使节点X成为VINX。
自举开关电路还包括跳变启动电路302，跳变启动电路302用于在正反馈回路启动时，在有限时间段内导通输出晶体管，在该有限时间段内输入晶体管正在导通。跳变启动电路302耦接到例如晶体管MP 202的栅极处的节点X，其中，晶体管MP 202是正反馈回路的输出晶体管。在一些实施例中，跳变启动电路302,例如，在节点X处提供/输出信号)，以在CLKB变低时即刻使晶体管MP 202导通，从而跳变开始正反馈回路动作。跳变启动电路302在有限时间段之后停止输出晶体管(例如，晶体管MP 202)的导通并且允许正反馈回路运转。
换句话讲，跳变启动电路302在正反馈回路动作开始时接合输出晶体管MP 202，并且与输出晶体管MP 202分离，使得正反馈回路动作可接合以驱动输出晶体管MP 202(允许正反馈回路动作以使节点X成为VINX)。当晶体管MN 216和MN 212导通缓慢时，该跳变启动电路302可有助于正反馈回路在(短时间段内)更快移动。跳变启动电路302可通过在晶体管MP202的栅极处即刻将节点X拉向低逻辑电平(例如，接地或一些其他偏置电压)来跳变启动正反馈回路动作，使得晶体管MP 202导通以允许VINX+VBOOT(即，引导电容器CBOOT的顶板电压)更快地通过输出晶体管MP 202朝向晶体管MN 108的栅极，从而使VBSTRP更快地上升。
要注意，跳变启动电路302只将节点X即刻拉向低逻辑电平，但是优选地没有让节点X完全接地或成为低逻辑电平。由于晶体管MP 202的源极发现VINX+VBOOT，因此通过将结点X完全拉向地，可致使晶体管MP 202上有不必要的应力。此外，跳变启动电路302快速地“释放”节点X(或停止将节点X拉向低逻辑电平)，以允许正反馈回路运转，并且优选地在晶体管MN216和MN 212完全接合以将节点X连接到VINX之前“释放”。跳变启动电路302的定时可根据实现方式而变化。
在正反馈回路启动时，并且就在CLKB变低之前，节点X处于VDD，以在引导电容器CBOOT正在充电时保持输出晶体管MP 202截止并且保持VBSTRTP低。然而，当节点X在正反馈回路动作启动时从VDD开始时，节点X将反馈机制减慢。跳变启动电路302通过将节点X拉向适当的逻辑电平来快速导通晶体管MP 202，使得从VDD开始的节点X不再妨碍反馈回路动作的速度。
在一些情况下，可包括附加晶体管MN 218(例如，NMOS晶体管)，其栅极连接到CLK，其源极连接到输入晶体管(例如，晶体管MN 212)的漏极(和晶体管MN 216的源极)，并且其漏极连接到节点X(即，输出晶体管MP 202的栅极)，以在正反馈回路动作期间辅助将节点X连接到VINX。附加晶体管由启动正反馈回路的时钟信号(例如，CLK)进行控制。晶体管MN 218在启动时CLK变高时导通，以辅助将节点X连接到VINX，试图克服晶体管MN 216的缓慢导通。跳变启动电路302与附加晶体管MN 218不同地运转，并且跳变启动电路302可比仅附加晶体管MN 218提供更大的自举开关电路的速度增量。
对节点X向下向着低逻辑电平拉低并且快速释放的定时，考虑或者取决于诸如电路设计、制造电路的过程和自举开关电路中的寄生效应等因素。可通过模拟或电路测试来确定定时。定时可以是可变的或可控的。在一些情况下，定时可取决于自举开关电路中的一个或多个电压电平或信号，该电压电平或信号可指示跳变启动电路302应该何时开始下拉动作和/或停止下拉动作。
如果晶体管MP 202是NMOS晶体管(互补/等同实现方式)，则跳变启动电路302可提供即刻上拉功能，以快速地跳变启动反馈回路。
跳变启动电路的示例性实现方式
图4A至图4B示出根据本公开的一些实施例的跳变启动电路的示例性实现方式。在图4A中示出的该示例中，跳变启动电路包括晶体管MN 404(例如，NMOS晶体管)。晶体管MN404在源极处接收CLKB(用于采用CLK和CLKB的形式启动正反馈回路)并且在栅极处接收CLKBDEL。在正反馈回路启动时，CLKB变低。CLKBDEL是CLKB的延迟形式，因此在短时间段内，当CLKB变低时，CLKBDEL保持高。在该时间段期间，因当CLKB为低时CLKBDEL为高，所以晶体管MN404导通并且将节点X拉向CLKB的低逻辑电平(例如，接地)。当延迟周期结束时，CLKBDEL变低，使晶体管MN404截止。该跳变启动电路有效地将节点X拉向低逻辑电平并且快速地释放节点X，以允许正反馈回路继续其运转。换句话讲，晶体管因时钟信号的延迟形式而导通，以输出时钟信号，从而在有限时间段内导通输出晶体管。
如图4B例示的，跳变启动电路可包括两个反相器，用于基于时钟信号CLKB来生成时钟信号CLKBDEL的延迟形式。结果，CLKBDEL可具有与CLKB相同的极性，但具有两个反相器延迟。通过本公开，设想到用于生成具有所期望延迟量的CLKBDEL的其他实现方式，包括使用传递门、电阻器-电容器延迟电路等。图4B中示出的实现方式并不意味着是限制。
图5A至图5C示出根据本公开的一些实施例的跳变启动电路的另一个示例性实现方式。在图5A中示出的该示例中，跳变启动电路包括由控制信号CTRL控制的开关501。开关501将输出晶体管(例如，晶体管MP 202)的栅极连接到用于导通输出晶体管的偏置电压VON。控制信号可具有用于闭合开关501的脉冲。该脉冲可用于在有限时间段内将输出晶体管跳变启动(将栅极拉向偏置电压并且释放栅极以允许正反馈回路进行操作)。图5B示出用于控制信号CTRL的示例性波形，控制信号CTRL具有用于闭合开关的短脉冲并且将节点X拉向偏置电压VON并且快速释放节点X(打开开关并且将节点X与VON断开连接)，以允许正反馈回路继续其操作。电压VON可以是用于以例如接地或某个其他合适的电压电平将晶体管MP 202导通的合适偏置电压。可使用晶体管来实现开关501。
在一些实施例中，跳变启动电路包括感测电路502(如图5C所示)，使得可实现闭环延迟。感测电路基于自举开关电路的一个或多个条件来启动跳变启动电路，这一个或多个条件指示正反馈回路的启动。闭环延迟意味着，控制信号CTRL或用于将节点X拉向低逻辑电平的跳变启动电路和/或释放节点X的定时可取决于自举开关电路的一个或多个条件。优选地，这一个或多个条件指示正反馈回路的启动。感测电路502可感测电压VSENSE并且相应地生成控制信号CTRL。电压VSENSE可表示自举开关电路中任何合适节点处的电压电平。节点可以是正反馈回路中的节点。
在一个示例中，感测电路502包括耦接晶体管MP 202的源极的比较器，比较器用于将晶体管MP 202的源极处的电压与预定阈值或正反馈回路中的另一个节点进行比较。越过预定阈值的电压可指示正反馈回路的启动。如果电压(例如，晶体管的源极)上升到高于预定阈值(指示正反馈回路已经开始其运转)，则比较器的输出可触发控制信号CTRL，因此关闭跳变启动动作。
取样开关的加速开启方法
图6是例示取样开关的加速开启方法的流程图。在602中，正反馈回路的输出晶体管(例如，图3的晶体管MP 202)输出用于驱动取样开关(例如，图3的晶体管MN 108)的自举电压生成器的输出电压(例如，图3的VBSTRP)。在一些实施例中，取样开关接收电压输入信号(例如，要取样的VINX)。正反馈回路可在由输出晶体管所输出的输出电压(例如，图3的VBSTRP)驱动的输入晶体管(例如，图3的晶体管MN 212)处接收电压输入信号。正反馈回路可基于作为自举电压生成器的输出电压的电压输入信号来生成升压电压信号(例如，自举电压VINX+VBOOT)，该输出电压用于在正反馈回路接合时使取样开关导通。
在604中，跳变启动电路可在正反馈回路被启动之后的一时间段内将输出晶体管(例如，图3的节点X)的栅极电压拉至用于导通输出晶体管的导通电压电平。在一些实施例中，拉动输出晶体管的栅极电压包括将栅极电压从截止电压电平变成导通电压电平。在进行正反馈动作之前，栅极电压可处于VDD，如图2和图3所例示，VDD被认为是晶体管MP 202的“截止电压电平”。跳变启动电路可即刻在短时间段内将栅极电压拉至用于导通输出晶体管的“导通电压电平”(诸如，逻辑低电压电平)。
在606中，跳变启动电路可在该时间段之后停止或停下栅极电压的拉动。例如，在该时间段之后，跳变启动电路可将输出晶体管的栅极电压释放到正反馈回路正在传递的电压。例如，跳变启动电路可让正反馈回路运转并且使栅极电压接近要取样的输入信号VINX。在一些实施例中，在该时间段之后停止栅极电压的拉动或在该时间段之后释放输出晶体管的栅极电压包括允许正反馈回路使栅极电压成为电压输入信号的电压电平(例如，VINX)，该电压电平被提供到自举电压生成器和取样开关。
在一些实施例中，感测电路(例如，图5C的感测电路502)可感测指示正反馈回路已经被启动的一个或多个条件。响应于感测到这一个或多个条件，感测电路可生成控制信号。控制信号可触发输出晶体管的栅极电压的拉动。
用于取样开关的加速导通的设备
为了加速导通取样开关，设备可包括取样装置(例如，图3的晶体管MN 108)，取样装置接收要取样的输入信号(例如，图3的VINX)和将取样装置导通和截止的控制信号(例如，图3的VBSTRP)。该设备还可包括用于基于输入信号(例如，自举电压VINX+VBOOT)生成升压电压信号的装置(例如，图3的晶体管MN 210、CBOOT和晶体管MN 224)。该设备可包括用于输出控制信号的输出装置(例如，图3的晶体管MP 202)。该设备可包括用于通过控制信号的正反馈动作使控制信号成为升压电压的装置，如图2和图3所例示的那样。该设备可包括用于在正反馈动作启动时，在有限时间段内将输出装置导通的装置(例如，图3的跳变启动电路302和图4A-B和5A-C中看到的关联实例)。
输入缓冲器
CMOS输入缓冲器(单端)可包括一堆NMOS晶体管和电流源。输入到输入缓冲器的电压可直接连接到NMOS晶体管(其源极连接到电流源)的栅极，并且NMOS晶体管的源极是输出。在这种输入缓冲器中，输出借助NMOS晶体管向下偏移达到栅极和源极两端的一个电压VGS，该NMOS晶体管缓冲从其栅极输入其源极的电压，即，输出端。从输入端到输出端的该电压偏移意味着，输出电压范围取决于输入电压范围。换句话讲，输入电压和输出电压之间存在偏移。如果输入缓冲器是需要特定电压范围的驱动电路，则该偏移在电路设计中可能是不期望的或麻烦的。
图7示出根据本公开的一些实施例的示例性输入缓冲器。输入缓冲器可按图1所例示的方式使用。输入缓冲器具有用于接收电压输入信号的输入VIN。电压输入信号可以是将由诸如高速ADC的数据转换器转换的高频数据信号。输入缓冲器包括在输出VINX处输出电压输出信号的推挽电路。推挽电路包括第一类型的第一晶体管和与第一类型互补的第二类型的第二晶体管。例如，第一晶体管可以是晶体管MN 702(例如，NMOS晶体管)，并且第二晶体管可以是晶体管MP 704(例如，PMOS晶体管)。这两个晶体管的源极彼此耦接，并且还用作提供输出信号VINX的输入缓冲器的输出VINX。
对于该输入缓冲器，晶体管MN 702和MP 704不直接连接到输入VIN。确切地，晶体管MN 702的栅极借助电平移位器703连接到输入VIN，并且晶体管MP 704的栅极借助电平移位器705联接到输入VIN。在一些实施例中，输入缓冲器可包括与输入端耦接的第一电平移位器，第一电平移位器用于将电压输入信号的电压电平移位达到第一电平移位器两端的第一电压移位量，并且生成用于偏置第一晶体管的第一经电平移位的电压信号。例如，电平移位器703可将VIN移位达到电平移位器703两端的第一电压移位量(例如，上升一定量的电压)，并且生成第一经电平移位的电压V1以偏置第一晶体管，即，晶体管MN 702。在一些实施例中，输入缓冲器可包括与输入端耦接的第二电平移位器，第二电平移位器用于将电压输入信号的电压电平移位达到第二电平移位器两端的第二电压移位量，并且生成用于偏置第二晶体管的第二经电平移位的电压信号。例如，电平移位器705可将VIN移位达到电平移位器705两端的第二电压移位量(例如，下降一定量的电压)，并且生成用于偏置第二晶体管(即，晶体管MP 704)的第二经电平移位的电压V2。
在图7中看到的输入缓冲器中，输入缓冲器具有推挽构造。推挽构造具有至少一个NMOS晶体管MN 702和PMOS晶体管MP 704，其源极连接到PMOS晶体管MP 704的源极。这些源极耦接在一起，形成输出端VINX。对于28nm CMOS工艺，PMOS和NMOS器件在包括带宽、电容、每单位电流的跨导等方面的表现是互补的。在一些其他过程中，PMOS晶体管可具有与NMOS晶体管迥异的表现。这种在一侧使用NMOS晶体管而在另一侧使用PMOS晶体管的互补推挽构造使互补缓冲器能够在如同28nm CMOS工艺的过程中在PMOS侧和NMOS侧具有相同的表现。该结构提供了对称的上拉和下拉特性，无论是哪一侧正在向输出端VINX供应电流来驱动负载。这两侧的强度相等，因此实现了对称上拉和下拉。从失真的角度来看，互补结构意味着可以有更少的偶数阶失真(例如，二阶谐波减少)。
除了对称表现之外，输入缓冲器是高效的，因为针对通过晶体管的给定量的电流，NMOS晶体管MN 702和PMOS晶体管MP 704有效地使输入缓冲器的跨导加倍。对于相同量的电流，NMOS晶体管MN 702和PMOS晶体管MP 704使得输入缓冲器能够获得并联的两个跨导。
对于该输入缓冲器，不可能将NMOS晶体管MN 702的栅极和PMOS晶体管MP 704的栅极连接在一起(因为将使NMOS晶体管MN 702的栅极和PMOS晶体管MP 704短接)，因此任一个晶体管都将不导通，因为在任一个晶体管的栅极和源极两端将没有任何电压(VGS不足)。因此，两个电平移位器703和705中的至少一个设置在NMOS晶体管MN 702的栅极和PMOS晶体管MP 704的栅极之间。电平移位器将两个晶体管的栅极拉开，使栅极和源极两端的电压有足以保持晶体管导通的电压差。
与VIN连接的电平移位器703和电平移位器705可被认为是(可编程)电压偏移，该电压偏移用于将NMOS晶体管MN 702和PMOS晶体管MP704在相应晶体管的栅极处偏置。换句话讲，第一电压移位量可以是可编程的，并且第二电压移位量可以是可编程的。如本文中使用的，电平移位器是将输入到电平移位器的电压电平移位达到用于在电平移位器的输出生成经电平移位的电压电平的量的电路。
将NMOS晶体管MN 702和PMOS晶体管MP 704偏置即设置适当的电压V1和V2是有重要意义的。如果两个栅极分开太远，则太大的电流会流过这两个晶体管。但是，如果两个栅极分开不够远(两个晶体管没有足够的VGS，即小于两个VGS)，晶体管可能不会被足够导通。优选地，所期望量的电流流过晶体管。为了确保晶体管具有流过晶体管的所期望量的电流，可使用复制偏置块来设置电平移位器703和电平移位器705的电压，以确保NMOS晶体管MN 702和PMOS晶体管MP 704正以所期望电流运行。
优选地，NMOS晶体管MN 702的栅极和PMOS晶体管MP 704的栅极之间的电压差必须至少为两个VGS，例如，NMOS晶体管MN 702的阈值电压VGS和PMOS晶体管的704的阈值VGS，并且被设置成确保所期望量的电流正流过NMOS晶体管MN 702和PMOS晶体管MP 704。在一些实施例中，(例如，电平移位器703的)第一电压移位量和(例如，电平移位器705的)第二电压移位量之和至少为第一晶体管(例如，晶体管MN 702)的第一阈值电压和第二晶体管(例如，晶体管MP 704)的第二阈值电压之和。
电平移位器的输入至输出的偏置和设计考虑
电平移位器带来的结果是，输入VIN和输出VINX是独立的，输入的电压范围和输出的电压范围不再必须依赖于彼此或必须相同。可通过实现适当的电平移位器(即，适当地实现电平移位器703和705)来选择输入和输出之间的任何偏移。通过选择适当的第一电压移位量和第二电压移位量，VINX处的电压输出信号可被偏置或相对于VIN处的电压输入信号而偏置。在一个实例中，电压输入信号可以0.5伏而居中，并且电压输入信号可以0.25伏而居中。输入缓冲器更灵活。
在某些情况下，VIN处的输入电压和VINX处的输出电压可以大致是相同电压。例如，VIN随电平移位器703上升，并且使栅极下降至输出VINX处的晶体管MP 702的源电压VGS。VIN随电平移位器705下降，并且使栅极上升至输出VINX处的晶体管MP 704的源电压VGS。如果使用适当的电平移位器，则无输入至输出的偏移。此特征在实现单个源跟踪器的其他输入缓冲器中是无效的。
但是，输入至输出的偏移也不一定为零。具有两个电平移位器意味着，输入VIN的电压范围可与输出VINX的电压范围不同。用两个电平移位器，只要NMOS晶体管MN 702的栅极和PMOS晶体管MP 704的栅极之间的电压差是适当的(即，使晶体管偏置成使所期望电流通过它们)，就可调节输入至输出的电压，以适应应用(例如，如果偏置是期望的)。
输入至输出的偏移可以是可变的。这里使用的可变意味着随着时间推移而不同，或者对于不同应用是不同的。由电平移位器提供的电压偏移也可以是可变的(反之亦然)。输入缓冲器的自由度在于，电平移位器703和705可被调节成具有特定的输出电压范围或电压电平。
在一些实施例中，电平移位器703和电平移位器705(和这里公开的其他电平移位器)是可变的或可编程的。在一些实施例中，电平移位器的一个电压移位量可与输入缓冲器中的另一个电平移位器的另一个电压移位量不同。电压移位量可以是能由用户调节的和/或片上可控的。可针对其他因素(包括失真、静电放电(ESD)等)来优化电压移位量。
在一些情况下，可完全省略电平移位器703和电平移位器705中的一个，其中，NMOS晶体管MN 702的栅极处的电压和PMOS晶体管MP 704的栅极处的电压中的任一个被电平移位，以实现两个晶体管的栅极之间的适当电压差。
实现电平移位器
电平移位器的一个方面是其能够与输入频率无关地提供从输入到晶体管栅极或者一直到DC的电压移位量(即，零频率或恒定输入VIN)。换句话讲，经电平移位的信号将跟随输入的所有频率上的输入VIN。一些其他电平移位器将没有这样的频率响应。
电平移位器可按不同方式来实现。例如，电平移位器可包括以下中的一个或多个：一个或多个电流源、一个或多个电阻器、一个或多个晶体管、一个或多个二极管、一个或多个与二极管连接的晶体管、一个或多个电容器、一个或多个电池以及一个或多个非线性电阻器。在一些实施例中，电平移位器包括用于提供由流过电平移位器的电流量来控制的电压偏移的装置，并且可独立于输入频率。例如，与二极管连接的晶体管可提供取决于流过与二极管连接的晶体管的电流(电流可由一个或多个电流源提供)的电压电平移位。在一些实施例中，电平移位器可包括开关电容电路。优选地，使用无源电路元件来实现电平移位器(与涉及互补晶体管的有源元件形成对照，作为从输入上下移位的跟随器)。无源电路元件使用更少的电流并且可比有源电路元件噪声小并且更线性。无源电路元件可包括与二极管连接的晶体管、电阻器、电容器电路及其合适的组合。
图8示出根据本公开的一些实施例的示例性电平移位器。示例性电平移位器包括电流源，其中，电阻器和电容器并联在电流源之间。例如，本文中提到的电平移位器可包括一个或多个电流源(例如，I1和I2)，电阻器(或电阻元件，例如，R)和与电阻器并联的电容器(或电容元件，例如，C)。电阻器和与电阻器并联的电容器在电流源I1和I2之间。本公开设想到了这些电路元件的其他配置。电流源所提供的任何电流将流过并联的电阻器和电容器。电阻器和流过电阻器的电流量设置电平移位器两端的电压偏移(电压偏移可等于电流量乘以电阻)。换句话讲，流过电阻器并且由电流源提供的电流量设置电平移位器两端的电压移位量。对于可编程电平移位器，电流量可以是可编程的，或者电阻器的电阻量可以是可编程的。电平移位器中的任一个可按本文中描述和例示的方式来实现。根据特定应用或电平移位器，电平移位器内的不同组件的值可有所变化。
主要晶体管的自举背栅
实现输入缓冲器的高性能(诸如，优良的线性度)是有重要意义的。在一些实施例中，第一晶体管(例如，晶体管MN 702)的第一背栅和第二晶体管的第二背栅耦接到输出VINX或者跟随电压输出信号VINX。例如，NMOS晶体管MN 702和PMOS晶体管MP 704的背栅(本体)直接连接到输出VINX，即，背栅被自举至输出节点VINX。如果NMOS晶体管MN 702和PMOS晶体管MP704的背栅连接到某个固定电压，例如，接地和VDD，则随着输入VIN变化，这两个晶体管的VGS也将变化。源极和背栅之间的电压改变将使晶体管的VGS改变。该变化还可调制阈值电压VGS和晶体管的电容。该变化会导致失真。为了避免这个问题，NMOS晶体管MN 702和PMOS晶体管MP 604的背栅被连接或自举至输出VINX。对于输入信号VIN(和跟随VIN的VINX)的所有值，晶体管的背栅和源极之间的电压为零。VGS不再随输入信号VIN的变化而变化。晶体管中的电容可被短接。性能得以改善。图7中看到的输入缓冲器连同迄今描述的特征中的至少一些可减少非线性或变化中的一些(第一级)。
将电容最小化以改善性能
当输入缓冲器正在驱动高频输入信号VIN时，优选地使所有重要的电容最小化，或至少使电容恒定。或者，如果电容正在变化，则优选地将产生电容的结合处尽可能地反向偏置，从而使得电容的变化小，或至少使电容两端的电压恒定，以减小变化。将结合处(即，电压依赖型结电容器)尽可能地反向偏置可使电容较小且不太具有线性。
将背栅连接到晶体管MN 702的源极(和输出INX)，以在背栅和深N阱之间产生电容。N阱处于固定电势，并且背栅正围绕信号移动。NMOS晶体管MN 702可以在其自身隔离的P阱(背栅)中，其可在深N阱隔离区内部。第一晶体管(例如，晶体管MN 702)的背栅和深N阱之间的电容可被反向偏置。例如，深N阱可连接到高电势，使得背栅(P)和深N阱(N)之间的电容尽可能强地反向偏置(出于以上提到的原因)。结果，可减少电容的不良影响(例如，使得它更具线性)。图7中看到的输入缓冲器连同迄今描述的特征中的至少一些可减少非线性或变化中的一些(第一级)。
用于改善性能的自举级联
如果使用28nm CMOS工艺技术来制成输入缓冲器，则输出电导或电导GDS与跨导GM之比小，并且是高度非线性的。这可能不利于将NMOS晶体管MN 702的漏极和PMOS晶体管MP704的漏极连接到固定电源，因为随着信号VIN或VINX上移和下移，使晶体管两端的电压变化，即，VDS(漏-源电压)正上移和下移。这样可致使例如25-40dB的失真。解决这种失真的一种方法是将NMOS晶体管MN 702的漏极和PMOS晶体管MP 704的漏极(例如，输入VIN或输出VINX)自举，使得其不再固定于某个电源电压。
图9示出了根据本公开的一些实施例的另一示例性输入缓冲器。输入缓冲器的推挽电路还包括与第一晶体管(例如，晶体管MN 702)级联配置的第一类型的第三晶体管(例如，晶体管MN706)，和与第二晶体管(例如，晶体管MP 704)级联配置的第二类型的第四晶体管(例如，晶体管MP708)。可提供一个或多个自举级联(例如，与第一/第二晶体管级联配置的晶体管)，以升高有效输出阻抗，进而升高SFDR。这些级联会需要使用更高的电源电压来提高输入缓冲器的性能。额外的级联进一步改善了性能。
第一级联是晶体管MN 706(例如，NMOS晶体管)，其是与输入端VIN连接的另一个跟随器。晶体管MN 706的栅极可借助串联的电平移位器707和电平移位器703连接到输入VIN(如图所示)。在一些实施例中，电平移位器707可直接耦接到输入端VIN。电平移位器707或串联的电平移位器707和703可用作与输入端VIN耦接的第三电平移位器，用于使电压输入信号的电压电平偏移达到第三电平移位器两端的第三电压移位量，并且产生第三经电平移位的电压信号V3以偏置第三晶体管，例如，晶体管MN 706。其栅极正由输入VIN(正在上/下变动)驱动的第一级联MN 706具有特定的电平移位器707，使得输出电压(MN 706的源极)为晶体管MN 702提供足够的VDS，以在所有条件下在饱和时运转。晶体管MN 706被自举至输入VIN，以将晶体管MN 702与VDS的变化隔离。如果晶体管MN 706的漏极(精确地)跟随输入或输出，则VDS将基本上恒定(不变化)。
根据所容许的失真程度，可添加更多的级联来服务于该功能(诸如，晶体管MN 710(例如，NMOS晶体管))。每个级联可提供额外20dB的性能。由于输入缓冲器具有互补设计，因此正被添加到NMOS侧的级联也被添加到PMOS侧。因此，可添加晶体管MP 708(例如，PMOS晶体管)，以自举并固定晶体管MP 704的VDS。晶体管MN 708的栅极可借助串联的电平移位器709和电平移位器705连接到输入VIN。在一些实施例中，电平移位器709可直接耦接到输入VIN。电平移位器709或串联的电平移位器709和705可用作耦接到输入VIN的第四电平移位器，用于使电压输入信号的电压电平移位达到第四电平移位器两端的第四电压移位量，并且产生第四经电平移位的电压信号V4以偏置第四晶体管，例如，晶体管MN 708。
在所示出的实例中，输入缓冲器的推挽电路还包括与第三晶体管(例如，晶体管MN706)级联配置的第一类型的第五晶体管(例如，晶体管MN710)，和与第四晶体管(例如，晶体管MP 708)级联配置的第二类型的第六晶体管(例如，晶体管MP 712)。换句话讲，NMOS侧的第二级联(即，晶体管MN 710)最终连接到电源。另外，PMOS侧的第二级联(即，晶体管MP 712(例如，PMOS晶体管))最终连接到电源。
例如，借助电平移位器711从NMOS侧的第一级联的源极驱动最高级联MN 710的栅极。电平移位器711可以是与第三晶体管(例如，晶体管MN 706)的源极耦接的第五电平移位器，用于将第三晶体管的源极处的电压移位达到第五电平移位器两端的第五电压移位量，并且产生第五经电平移位的电压信号V5，以偏置第五晶体管(例如，晶体管MN 710)。例如，借助电平移位器713从PMOS侧的第一级联的源极驱动最低级联MN 712的栅极。电平移位器716可以是与第四晶体管(例如，晶体管MN 708)的源极耦接的第六电平移位器，用于将第四晶体管的源极处的电压移位达到第六电平移位器两端的第六电压移位量，并且产生第六经电平移位的电压信号V6，以偏置第六晶体管(例如，晶体管MN 710)。这种自举方案(例如，自举至第三/第四晶体管的源极和第一/第二晶体管的漏极)从与电源连接的上部级联的非自举栅极-漏极电容卸载缓冲器输入和输出(两者都是待自举的候选)，这可能是重大的失真源。
在图7和图9所示的实例中，自举主要是通过将晶体管的栅极连接到输入(或跟随输入的某个其他节点)进行的。选择此特征，以减少可能的振铃，这可能是通过将栅极自举至输出引起的。虽然对输入的自举可加载输入并且增加额外的寄生效应，但高速应用会优选遇到较少振铃的输入缓冲器。虽然上部级联中可能会有一些振铃，但因为它被自举至第一级联的源极，所以可通过替代解决方案来容忍振铃，在该替代解决方案中，上部级联的源极处的失真可能会使输入VIN和输出VINX失真(如果它被自举至输入端或输出端)。
另外，如图9所示，输入缓冲器中的各种级联晶体管的背栅被自举，以改善SFDR。类似于对晶体管MN 702和MP 704的背栅的描述，级联的背栅也优选地被自举(即，不期望背栅和源极两端的电压有变化)。遗憾的是，在一些实现方式中，VSS是负的，这意味着晶体管MP708的漏极负摆动。在28nm CMOS工艺技术中，PMOS晶体管的N阱位于衬底中，衬底处于0伏。如果N阱变成负，则它将P衬底(处于0伏)和所有N阱(二极管的阴极端)之间的二极管正向偏置。如果N端子低于地，则它将二极管正向偏置，造成失真。将PMOS侧的级联的背栅连接到相应级联(同一级联)的源极意味着它会导致失真。解决方案是将级联的背栅彼此连接，即，NMOS级联中的背栅连接到对应/互补PMOS级联中的源极，反之亦然。源极正在跟随输入，从而将它们彼此连接有助于将级联的背栅自举(至输入)。由VBGN1表示，第三晶体管(例如，晶体管MN 706)的背栅耦接到第四晶体管(例如，晶体管MP 708)的源极。由VBGP1表示，第四晶体管(例如，晶体管MN 708)的背栅耦接到第三晶体管(例如，晶体管MP 706)的源极。由VBGN2表示，第五晶体管(例如，晶体管MN 710)的背栅耦接到第六晶体管(例如，晶体管MP 712)的源极。由VBGP2表示，第六晶体管(例如，晶体管MN 712)的背栅耦接到第五晶体管(例如，晶体管MP 710)的源极。
将背栅连接到输出不太理想，因为这样将负载非线性电容。因为此时结合处两端的电压大，所以线性得以改善。虽然NMOS侧的级联可将背栅连接到它们相应的源极，但是将背栅连接到互补级联中的源极的互补设计对于用于实现对称上拉和下拉行为的互补设计和负载均衡是优选的。
缓冲电压输入信号的方法
图10是根据本公开的一些实施例的用于缓冲输入信号的流程图。在1002中，由第一电平移位器(的一个或多个电流源)设置的第一电压移位使电压输入信号移位，生成第一信号。在1002中，由第二电平移位器(的一个或多个电流源)设置的第二电压移位使电压输入信号移位，生成第二信号。第一电压偏移和第二电压偏移可表示图7和图9的电平移位器703和705。第一信号和第二信号可表示图7和图9的V1和V2。在1004中，第一信号将第一类型的第一晶体管偏置。在1004中，第二信号将与第一类型互补的第二类型的第二晶体管偏置。第一晶体管和第二晶体管以推挽结构耦接，如图7和图9的晶体管MN 702和晶体管MP 704所示。在1006中，第一晶体管和第二晶体管输出电压输出信号，例如，图7和图9的VINX。
在一些实施例中，第三信号将与第一晶体管耦接的第一级联晶体管偏置。第三信号可跟随电压输入信号。在一些实施例中，第四信号将与第二晶体管耦接的第二级联晶体管偏置。第四信号可跟随电压输入信号。例如，第三/第四信号可以是图9的信号V3或V4。
在一些实施例中，第五信号将与第一晶体管耦接的第三级联晶体管偏置。第五信号还可跟随电压输入信号。在一些实施例中，第六信号将与第一级联晶体管耦接的第四级联晶体管偏置。第五信号还可跟随电压输入信号。例如，第五/第六信号可以是图9的信号V5或V6。
用于缓冲输入信号的设备
用于缓冲输入信号的设备可包括用于实现本文中描述的方法的装置。在一些实施例中，该设备包括用于接收输入信号的装置。例如，输入节点可被设置成接收诸如将由数据转换器转换的高频信号的输入信号(例如，图1、图7和图9的VIN)。该设备还可包括用于生成输出信号的推挽装置。推挽装置可包括本文中所述的推挽电路和推挽构造(例如，图7和图9中看到的晶体管)。该设备还可包括用于生成将推挽装置的第一晶体管偏置的第一信号的装置。第一信号跟随输入信号的所有频率下的输入信号。可包括另外的装置来生成将推挽装置的其他晶体管偏置的其他信号。用于生成将晶体管偏置的信号的装置可包括描述的、与图7至图9有关的电平移位器。
用于生成将晶体管偏置(将晶体管自举至输入端)的信号的装置能与基于固定/预定偏置电压来生成偏置信号的其他电路区别开。用于产生将晶体管偏置的信号的装置跟随输入信号或者被自举至输入信号的所有频率下的输入信号(即，一直到DC)。相比之下，基于固定/预定偏置电压来生成偏置信号的其他电路不跟随输入信号的所有频率下的输入信号。
对于其他那些电路，可使用固定偏置电压和电阻器，以及与输入串联的电容器来生成用于偏置晶体管的信号。用于偏置晶体管的这种信号没有在低频下缓冲或跟随输入信号，因为电容器在低频下具有高阻抗，并且电阻器占主导。因此，非自举偏置信号将由固定偏置电压和电阻器在低频来设置(并且不响应输入信号)。相比之下，本文中描述的电平移位器作为用于生成将晶体管偏置的(自举)信号的装置，可响应所有频率下(在低频和高频下)的输入信号，因为本文中描述的电平移位器具有不同的频率响应。
实例
实例1是一种输入缓冲器，其包括：输入端，其接收电压输入信号；推挽电路，其在输出端输出电压输出信号，其中，推挽电路包括第一类型的第一晶体管、与第一类型互补的第二类型的第二晶体管；以及第一电平移位器，其与输入端耦接，用于将电压输入信号的电压电平移位达到第一电平移位器两端的第一电压移位量，并且生成用于将第一晶体管偏置的第一经电平移位的电压信号，其中，由第一电平移位器提供的所述第一电平移位量独立于电压输入信号的频率。
在实例2中，实例1还可包括与输入端耦接的第二电平移位器，第二电平移位器用于将电压输入信号的电压电平移位达到第二电平移位器两端的第二电压移位量，并且生成用于偏置第二晶体管的第二经电平移位的电压信号。
在实例3中，实例1或2还可包括可编程的第一电压移位量。
在实例4中，实例1至3中的任一个还可包括流过电阻元件并由一个或多个电流源提供的一定量的电流，其设置第一电平移位器两端的第一电压移位量。
在实例5中，实例1至4中的任一个还可包括第一电压移位量和第二电压移位量之和，其至少为第一晶体管的第一阈值电压和第二晶体管的第二阈值电压之和。
在实例6中，实例1至5中的任一个还可包括第一电压移位量，其与第二电压移位量不同。
在实例7中，实例1至6中的任一个还可包括电压输出信号，其与电压输入信号偏离。
在实例8中，实例1至7中的任一个还可包括第一晶体管的第一背栅和第二晶体管的第二背栅，这二者与输出端耦接或跟随电压输出信号。
在实例9中，实例1至8中的任一个还可包括第一晶体管的背栅和深N阱之间的电容，其被反向偏置。
在实例10中，实例1至9中的任一个还可包括推挽电路，其还包括：第一类型的第三晶体管，其与第一晶体管级联配置；以及第二类型的第四晶体管，其与第二晶体管级联配置。
在实例11中，实例1至10中的任一个还可包括与输入端耦接的第三电平移位器，第三电平移位器用于将电压输入信号的电压电平移位达到第三电平移位器两端的第三电压移位量，并且生成用于将第三晶体管偏置的第三经电平移位的电压信号。
在实例12中，实例1至11中的任一个还可包括推挽电路，其还包括：第一类型的第五晶体管，其与第三晶体管级联配置；以及第二类型的第六晶体管，其与第四晶体管级联配置。
在实例13中，实例1至12中的任一个还可包括与第三晶体管的源极耦接的第四电平移位器，第四电平移位器用于将第三晶体管的源极处的电压移位达到第四电平移位器两端的第四电压移位量，并且生成用于将第五晶体管偏置的第四经电平移位的电压信号。
在实例14中，实例1至12中的任一个还可包括：第三晶体管的背栅，其与第四晶体管的源极耦接；以及第四晶体管的背栅，其与第三晶体管的源极耦接。
在实施例15中，实例1至14中的任一个还可包括：第五晶体管的背栅，其与第六晶体管的源极耦接；以及第六晶体管的背栅，其与第五晶体管的源极耦接。
实例16是一种用于缓冲电压输入信号的方法，该方法包括：将电压输入信号电平移位达到第一电平移位器的第一电压移位，以生成第一信号，其中，第一电压移位独立于电压输入信号的频率；通过第一信号将第一类型的第一晶体管偏置；通过第二信号将与第一类型互补的第二类型的第二晶体管偏置，其中，第一晶体管和第二晶体管以推挽构造耦接；以及通过第一晶体管和第二晶体管输出电压输出信号。
在实例17中，实例16还可包括将电压输入信号电平移位达到第二电平移位器设置的第二电压移位，以生成第二信号。
在实例18中，实例16或17还可包括通过第三信号将与第一晶体管耦接的第一级联晶体管偏置，其中，第三信号跟随电压输入信号。
在实例19中，实例16至18中的任一个还可包括通过第四信号将与第一级联晶体管耦接的第二级联晶体管偏置，其中，第四信号跟随电压输入信号。
实例20是一种设备，其包括：装置，其用于接收输入信号；推挽装置，其用于生成输出信号；以及(无源)装置，其用于生成将推挽装置的第一晶体管偏置的第一信号，其中，第一信号跟随输入信号的所有频率下的输入信号。
实例21是一种包括用于实现/执行实例16至19所述的方法中的任一个的装置的设备。
实例101是一种加速导通的自举开关电路，其包括：取样开关，其接收电压输入信号和栅极电压；自举电压生成器，其包括用于生成将取样开关导通的栅极电压的正反馈回路，所述正反馈回路包括接收电压输入信号的输入晶体管和输出取样开关的栅极电压的输出晶体管；以及跳变启动电路，其用于在正反馈回路启动时，在有限时间段内将输出晶体管导通，在该有限时间段内输入晶体管正在导通。
在实例102中，实例101还可包括跳变启动电路，其与输出晶体管的栅极耦接。
在实例103中，实例101至102还可包括跳变启动电路，其在有限时间段之后停止输出晶体管的导通并且允许正反馈回路运转。
在实例104中，实例101至103中的任一个还可包括：跳变启动电路，其包括接收用于启动正反馈回路的时钟信号的晶体管；以及该晶体管，其由时钟信号的延迟形式导通，以输出用于在有限时间段内将输出晶体管导通的时钟信号。
在实例105中，实例101至104中的任一个还可包括：跳变启动电路，其还包括两个反相器，这两个反相器用于基于时钟信号来生成时钟信号的延迟形式。
在实例106中，实施例101至105中的任一个还可包括：跳变启动电路，其包括开关，该开关用于将输出晶体管的栅极连接到用于导通输出晶体管的偏置电压；并且该开关由具有用于闭合开关的脉冲的控制信号控制。
在实例107中，实例101至106中的任一个还可包括跳变启动电路，其包括感测电路，该感测电路用于基于指示正反馈回路启动的、自举开关电路的一个或多个条件来启动跳变启动电路。
在实例108中，实例101至107中的任一个还可包括感测电路，其感测表示自举开关电路中的节点处的电压电平的电压。
在实例109中，实例101至108中的任一个还可包括节点，其是正反馈回路中的节点。
在实例110中，实例101至109中的任一个还可包括感测电路，其包括将电压与指示正反馈回路启动的预定阈值进行比较的比较器。
在实例111中，实例101至110中的任一个还可包括：正反馈回路，其包括引导电容器；以及正反馈回路，其通过使栅极电压成为基于电压输入信号和引导电容器两端的电压而生成的升压电压，来将取样开关导通。
在实例112中，实例101至111中的任一个还可包括：输入晶体管，其与引导电容器的第一板耦接；以及输出晶体管，其与引导电容器的第二板耦接。
在实例113中，实例101至112中的任一个还可包括：输入晶体管，其由取样开关的栅极电压驱动；以及正反馈回路，其还包括与输出晶体管的栅极和输入晶体管的漏极耦接的第一晶体管，其中第一晶体管由取样开关的栅极电压驱动。
在实例114中，实例101至113中的任一个还可包括：正反馈回路，其还包括与输出晶体管的栅极和输入晶体管的漏极耦接的附加晶体管，其中附加晶体管由启动正反馈回路的时钟信号控制。
实例115是一种取样开关的加速导通方法，其包括：通过正反馈回路的输出晶体管输出用于驱动取样开关的自举电压生成器的输出电压；在正反馈回路被启动之后的一时间段内将输出晶体管的栅极电压拉至用于将输出晶体管导通的导通电压电平；以及在该时间段之后，停止拉动栅极电压。
在实例116中，实例115还可包括：取样开关接收电压输入信号；并且正反馈回路在由输出晶体管所输出的输出电压驱动的输入晶体管处接收电压输入信号，并且基于电压输入信号来生成升压电压信号作为自举电压生成器的输出电压，该输出电压用于在正反馈回路被接合时将取样开关导通。
在实例117中，实例115或116还可包括拉动输出晶体管的栅极电压，其包括将栅极电压从截止电压电平变成导通电压电平。
在实例118中，实例115至117中的任一个还可包括：允许正反馈回路使栅极电压成为在该时间段之后被提供到自举电压生成器和取样开关的电压输入信号的电压电平。
在实例119中，实例115至118中的任一个还可包括：感测指示正反馈回路已被启动的一个或多个条件；并且响应于感测到这一个或多个条件而生成控制信号，其中，所述控制信号触发输出晶体管的栅极电压的拉动。
实例120是一种设备，其包括：取样装置，其接收待取样的输入信号和将取样装置打开和关闭的控制信号；装置，其用于基于输入信号来生成升压电压的；输出装置，其用于输出控制信号的装置装置，用于通过控制信号的正反馈动作使控制信号成为升压电压；以及装置，其用于在正反馈动作启动时，在有限时间段内将输出装置导通。
实例121是一种设备，其包括用于实现/执行实例115至119所述方法中的任一个的装置。
变化形式和实现方式
晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))的源极是电荷载流子进入晶体管沟道的地方。晶体管的漏极是电荷载流子离开沟道的地方。在一些情况下，源极和漏极可被认为是晶体管的两个端子。晶体管的栅极可被认为是晶体管的控制端，因为栅极可控制沟道的电导率(例如，通过晶体管的电流量)。晶体管的背栅(本体)也可被认为是晶体管的控制端子。栅极和背栅可被用作将晶体管偏置的端子。
要注意的是，以上参照附图讨论的动作适用于涉及处理模拟信号并且使用一个或多个ADC将模拟信号转换成数字数据的任何集成电路。在某些背景下，本文中讨论的特征与一般的ADC相关，这些ADC包括，例如，各种形式的ADC，包括流水线ADC、ΔΣADC、逐次逼近寄存器ADC、多级ADC、时间交替ADC、随机时间交替ADC等。这些特征对高速ADC而言会尤为有益，其中，在千兆赫兹范围内输入频率相对较高。ADC可适用于医疗系统、科学仪器仪表、无线和有线通信系统(尤其是需要高取样速率的系统)、雷达、工业过程控制、音频和视频设备、仪器仪表和使用ADC的其他系统。高速ADC所提供的性能水平对于诸如高速通信、医疗成像、合成孔径雷达、数字波束成形通信系统、宽带通信系统、高性能成像和先进的测试/测量系统(示波器)等市场需要的产品和系统而言尤其有利。
本公开涵盖可执行本文中描述的各种方法的设备。这些设备可包括由附图所例示的并且在本文中描述的电路。各种设备的部件可包括用于执行本文中描述的功能的电子电路。该电路可在模拟领域、数字领域或混合信号领域中起作用。在一些情况下，设备的一个或多个部件可由专门配置用于执行本文中描述的功能(例如，与控制相关的功能、与定时相关的功能)的处理器来提供。在一些情况下，处理器可以是有ADC的片上处理器。处理器可包括一个或多个专用的组件，或者可包括被配置成执行本文中描述的功能的可编程逻辑门。在一些情形下，处理器可被配置成通过执行存储在非暂态计算机介质上的一个或多个指令来执行本文中描述的功能。
在本文中对实施例的讨论中，部件和组件可容易地被替换、取代或以其他方式进行修改，以便适应特定的电路需要。此外，应该注意，使用互补电子装置、硬件等提供了用于实现本公开的教导的、同样可行的选择。例如，通过本公开，设想到使用PMOS晶体管(p型金属氧化物半导体晶体管)取代NMOS晶体管(p型金属氧化物半导体晶体管)的互补配置，或反之亦然。例如，本公开/权利要求书涵盖了所有NMOS器件被PMOS器件取代(或反之亦然)的实现方式。可重新配置连接和电路，以实现相同的功能。这些实现方式等同于使用互补晶体管器件的所公开实现方式，因为实现方式将用基本上相同的方式执行基本上相同的功能，以产生基本上相同的结果。本领域技术人员理解，晶体管器件可被概括为具有三个(主要)端子的器件。此外，本领域技术人员理解，开关、晶体管或晶体管器件在操作期间可具有与诸如NMOS、PMOS器件(和任何其他等效晶体管器件)的器件对应的晶体管的特征表现。
在一个示例实施例中，可在关联的电子器件的板上实现附图中的任何数量的部件。该板可以是可容纳电子器件的内部电子系统的各种组件的通用电路板，并且还为其他外围设备提供连接器。更具体地，该板可提供电连接，系统的其他部件可通过电连接而电通信。任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)、计算机可读的非暂态存储元件等都可基于特定配置需求、处理需求、计算机设计等而适当地耦接到该板。诸如外部存储器、附加传感器、用于音频/视频显示的控制器和外围设备的其他组件可作为插入卡借助电缆附接于该板，或者集成到该板本身中。在各种实施例中，本文中描述的功能可在以支持这些功能的结构中布置的一个或多个可配置(例如，可编程)元件内运行的软件或固件的仿真形式来实现。提供仿真的软件或固件可设置在包括允许处理器执行这些功能的指令的非暂态计算机可读存储介质上。
在另一个示例实施例中，附图中的组件可被实现为独立模块(例如，具有被配置成执行特定应用或功能的关联组件和电路的装置)或被实现为电子装置的专用硬件中的插入式模块。要注意的是，本公开的特定实施例可容易地部分或全部地包括在系统片上(SOC)封装中。SOC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可能包含数字、模拟、混合信号和通常的射频功能：所有这些都可设置在单个芯片衬底上。其他实施例可包括多芯片模块(MCM)，有多个单独的IC位于单个电子封装内并且被配置成通过电子封装彼此紧密地相互作用。在各种其他实施例中，误差校准功能可在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他半导体芯片中的一个或多个硅芯中实现。
还必须要注意，本文中概述的所有技术参数、尺寸和关系(例如，处理器的数量、逻辑运算等)仅仅是出于示例和教导的目的而提供的。在不脱离本公开的精神或随附权利要求书(如果有的话)的范围或本文中描述的实例的情况下，此信息可大幅变化。技术参数仅适用于一个非限制实例，因此，它们应作如此解释。在以上描述中，已经参照特定的处理器和/或组件布置描述了示例实施例。在不脱离所附权利要求(如果有的话)或本文中描述的实例的范围的情况下，可以对这些实施例作出各种修改和改变。因此，说明书和附图将被视为说明性而非限制性的。
要注意的是，用本文中提供的众多实例，可凭借两个、三个、四个或更多个电气组件或部件来描述相互作用。然而，这仅仅是出于清晰和示例的目的而进行的。应当理解，可按任何合适的方式来合并该体系。按照相似的设计替代方案，附图中所例示的组件、模块、块和元件中的任一个可按各种可能配置进行组合，所有这些配置都明确地在本说明书的广泛范围内。在某些情况下，可仅通过参照有限数量的电气元件来更容易地描述给定一组流中的一个或多个功能。应当理解，附图中的电路及其教导是容易扩展的，并且可适应大量组件以及更复杂/精致的布置和配置。因此，所提供的实施不应该限制潜在应用于无数其他构造的电路的范围或禁止其广泛的教导。
要注意的是，在本说明书中，对“一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件、结构、模块、部件、步骤、操作、特性等)的引用旨在意味着，任何这样的特征被包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中进行组合。同样重要的是要注意，本文中描述的功能只例示了可由附图中例示的系统/电路执行或在其内部执行的、可能的功能中的一些。在不脱离本公开的范围的情况下，这些操作中的一些可酌情被删除或移除，或者这些操作可被修改或改变。另外，这些操作的定时可大幅改变。之前所述的操作流是出于例示和讨论的目的而提供的。本文中描述的实施例提供了显著灵活性，因为在不脱离本公开的教导的情况下，可提供任何合适的布置、时间顺序、配置和定时机制。本领域的技术人员可确定许多其他变化、替代、变化、改变和修改，本公开旨在涵盖在所附权利要求书(如果有的话)或本文中描述的示例的范围内的所有这样的改变、替换、变化、改变和修改。要注意的是，上述设备的所有可选特征也可针对本文中描述的方法或过程来实现，并且实例中的细节可用于一个或多个实施例中的任何地方。

Claims (62)

1.一种输入缓冲器，其包括：
输入端，其接收电压输入信号；
推挽电路，其在输出端输出电压输出信号，其中，所述推挽电路包括：第一类型的第一晶体管、与第一类型互补的第二类型的第二晶体管、以及与第一晶体管级联配置的第一类型的第三晶体管，其中第一晶体管的源极和第二晶体管的源极在所述输出端连接在一起；
第一电平移位器，其与所述输入端耦接，用于将所述电压输入信号的电压电平移位达到第一电平移位器两端的第一电压移位量，并且生成用于将第一晶体管偏置的第一经电平移位的电压信号，其中，由第一电平移位器提供的所述第一电压移位量独立于所述电压输入信号的频率；和
第三电平移位器，第三电平移位器用于基于所述电压输入信号生成用于偏置第三晶体管的第三经电平移位的电压信号，其中第三经电平移位的电压信号跟随所述输入端以在所述电压输入信号上下变动时保持所述第一晶体管两端的漏极到源极电压恒定。
2.根据权利要求1所述的输入缓冲器，还包括：
与所述输入端耦接的第二电平移位器，第二电平移位器用于将电压输入信号的电压电平移位达到第二电平移位器两端的第二电压移位量，并且生成用于偏置第二晶体管的第二经电平移位的电压信号。
3.根据权利要求1所述的输入缓冲器，其中，第一电压移位量是可编程的。
4.根据权利要求1所述的输入缓冲器，其中流过电阻元件并由一个或多个电流源提供的电流量设置第一电平移位器两端的第一电压移位量。
5.根据权利要求2所述的输入缓冲器，其中，第一电压移位量和第二电压移位量之和至少为第一晶体管的第一阈值电压和第二晶体管的第二阈值电压之和。
6.根据权利要求2所述的输入缓冲器，其中，第一电压移位量与第二电压移位量不同。
7.根据权利要求1所述的输入缓冲器，其中所述电压输出信号从所述电压输入信号偏移。
8.根据权利要求1所述的输入缓冲器，其中，第一晶体管的第一背栅和第二晶体管的第二背栅与输出端耦接或跟随所述电压输出信号。
9.根据权利要求1所述的输入缓冲器，其中，第一晶体管的背栅和深N阱之间的电容被反向偏置。
10.根据权利要求1所述的输入缓冲器，其中，所述推挽电路还包括：
第二类型的第四晶体管，其与第二晶体管级联配置，
其中第四晶体管自举至所述电压输入信号以确保即使在所述电压输入信变动时也保持所述第二晶体管的漏极到源极电压恒定。
11.根据权利要求10所述的输入缓冲器，还包括：
第四电平移位器，第四电平移位器用于基于所述电压输入信号生成第四经电平移位的电压信号以将第四晶体管自举至所述电压输入信号。
12.根据权利要求10所述的输入缓冲器，其中所述推挽电路还包括：
第一类型的第五晶体管，其与第三晶体管级联配置；以及
第二类型的第六晶体管，其与第四晶体管级联配置。
13.根据权利要求12所述的输入缓冲器，还包括：
与第三晶体管的源极耦接的第四电平移位器，第四电平移位器用于将第三晶体管的源极处的电压移位达到第四电平移位器两端的第四电压移位量，并且生成用于将第五晶体管偏置的第四经电平移位的电压信号。
14.根据权利要求10所述的输入缓冲器，其中：
第三晶体管的背栅与第四晶体管的源极耦接；以及
第四晶体管的背栅与第三晶体管的源极耦接。
15.根据权利要求12所述的输入缓冲器，其中：
第五晶体管的背栅与第六晶体管的源极耦接；以及
第六晶体管的背栅与第五晶体管的源极耦接。
16.一种用于缓冲电压输入信号的方法，该方法包括：
将电压输入信号电平移位达到第一电平移位器的第一电压移位，以生成第一信号，其中，第一电压移位独立于所述电压输入信号的频率；
通过第一信号将第一类型的第一晶体管偏置；
通过第二信号将与第一类型互补的第二类型的第二晶体管偏置，其中，第一晶体管和第二晶体管以推挽构造耦接，并且第一晶体管的源极和第二晶体管的源极在输出端连接在一起；
通过第三信号将与第一晶体管耦接的第一级联晶体管偏置，其中，第三信号跟随所述电压输入信号以在所述电压输入信号上下变动时保持所述第一晶体管两端的漏极到源极电压恒定；以及
通过第一晶体管和第二晶体管在所述输出端输出电压输出信号。
17.根据权利要求16所述的方法，还包括：
将所述电压输入信号电平移位达到第二电平移位器设置的第二电压移位，以生成第二信号。
18.根据权利要求16所述的方法，还包括：
通过第四信号将与第一级联晶体管耦接的第二级联晶体管偏置，其中，第四信号由第一级联晶体管的端子生成。
19.根据权利要求16所述的方法，还包括：
通过第五信号将与第二晶体管耦接的第三级联晶体管偏置，其中，第五信号为跟随所述电压输入信号的经电平移位的信号以在电压输入信号变动时固定第二晶体管两端的电压。
20.一种设备，包括：
用于接收输入信号的装置；
推挽装置，其用于生成输出信号，其中所述推挽装置包括第一晶体管和第二晶体管，并且第一晶体管的源极和第二晶体管的源极生成所述输出信号；
第一无源装置，其用于生成将第一晶体管偏置的第一信号，其中，第一信号在所述输入信号的所有频率下跟随所述输入信号；以及
第二无源装置，其用于生成将与第一晶体管级联配置的第一自举级联晶体管偏置的第二信号，其中，第二信号跟随所述输入信号以在所述输入信号改变电压时保持所述第一晶体管两端的漏极到源极电压恒定。
21.一种加速导通的自举开关电路，其包括：
取样开关，其接收电压输入信号和栅极电压；
自举电压生成器，其包括正反馈回路，其中所述正反馈回路由时钟信号启动以生成将取样开关导通的栅极电压，并且所述正反馈回路包括：用于输出所述取样开关的栅极电压的输出晶体管，和用于接收所述电压输入信号并由作为正反馈的所述栅极电压驱动的输入晶体管；以及
跳变启动电路，其用于在所述正反馈回路启动时导通所述输出晶体管，并且在有限时间段之后停止所述输出晶体管的导通以允许所述正反馈回路继续辅助所述输出晶体管生成将所述取样开关导通的栅极电压。
22.根据权利要求21所述的自举开关电路，其中，所述跳变启动电路耦接到所述输出晶体管的栅极。
23.根据权利要求21所述的自举开关电路，其中，所述跳变启动电路在所述有限时间段之后解除与所述输出晶体管的接合以允许所述正反馈回路使所述输出晶体管的栅极电压成为所述电压输入信号的电压电平。
24.根据权利要求21所述的自举开关电路，其中：
所述跳变启动电路包括接收用于启动所述正反馈回路的所述时钟信号的晶体管；以及
所述晶体管由所述时钟信号的延迟形式导通，以输出将所述输出晶体管导通所述有限时间段的时钟信号。
25.根据权利要求24所述的自举开关电路，其中，所述跳变启动电路还包括两个反相器，所述两个反相器用于基于所述时钟信号来生成所述时钟信号的延迟形式。
26.根据权利要求21所述的自举开关电路，其中：
所述跳变启动电路包括用于将所述输出晶体管的栅极连接到用于将所述输出晶体管导通的偏置电压的开关；以及
所述开关由具有用于闭合所述开关的脉冲的控制信号控制。
27.根据权利要求21所述的自举开关电路，其中：
所述跳变启动电路包括感测电路，所述感测电路用于基于所述自举开关电路的一个或多个条件来启动所述跳变启动电路，所述一个或多个条件指示所述正反馈回路的启动。
28.根据权利要求27所述的自举开关电路，其中，所述感测电路感测表示所述自举开关电路中的节点处的电压电平的电压。
29.根据权利要求28所述的自举开关电路，其中，所述节点是所述正反馈回路中的节点。
30.根据权利要求28所述的自举开关电路，其中，所述感测电路包括比较器，所述比较器将所述电压与指示所述正反馈回路的启动的预定阈值进行比较。
31.根据权利要求21所述的自举开关电路，其中：
所述正反馈回路包括引导电容器；以及
所述正反馈回路通过使所述栅极电压成为基于所述电压输入信号和基于所述引导电容器两端的电压而生成的升压电压，将所述取样开关导通。
32.根据权利要求31所述的自举开关电路，其中：
所述输入晶体管耦接到所述引导电容器的第一板；以及
所述输出晶体管耦接到所述引导电容器的第二板。
33.根据权利要求21所述的自举开关电路，其中：
所述输入晶体管由所述取样开关的栅极电压驱动；以及
所述正反馈回路还包括与所述输出晶体管的栅极和与所述输入晶体管的漏极耦接的第一晶体管，其中，所述第一晶体管由所述取样开关的栅极电压驱动。
34.根据权利要求21所述的自举开关电路，其中，所述正反馈回路还包括：
与所述输出晶体管的栅极和所述输入晶体管的漏极耦接的附加晶体管，其中，所述附加晶体管由启动所述正反馈回路的所述时钟信号控制。
35.一种用于取样开关的加速导通方法，其包括：
通过正反馈回路的输出晶体管，输出用于驱动所述正反馈回路的输入晶体管作为正反馈以及导通取样开关的自举电压生成器的输出电压；
在所述正反馈回路启动之后的一时间段内，将所述输出晶体管的栅极电压拉至用于将所述输出晶体管导通的导通电压电平；以及
在所述时间段之后停止所述栅极电压的拉动，将所述栅极电压释放返回正由所述正反馈回路的输入晶体管传递的电压，并允许所述正反馈回路继续将所述取样开关导通。
36.根据权利要求35所述的方法，其中：
所述取样开关接收电压输入信号；以及
所述正反馈回路在所述输入晶体管处接收所述电压输入信号，并且基于所述电压输入信号来生成升压电压信号作为所述自举电压生成器的输出电压以在所述正反馈回路接合时将所述取样开关导通。
37.根据权利要求35所述的方法，其中：
拉所述输出晶体管的栅极电压包括：将所述栅极电压从截止电压电平变成导通电压电平。
38.根据权利要求35所述的方法，其还包括：
在所述时间段之后，允许所述正反馈回路使所述栅极电压成为提供到所述自举电压生成器和所述取样开关的电压输入信号的电压电平。
39.根据权利要求35所述的方法，其还包括：
感测指示所述正反馈回路已被启动的一个或多个条件；以及
响应于感测到所述一个或多个条件而生成控制信号，其中，所述控制信号触发所述输出晶体管的所述栅极电压的拉动。
40.一种设备，其包括：
取样装置，其接收待取样的输入信号和将取样装置打开和关闭的控制信号；
基于所述输入信号来生成升压电压的装置；
用于输出所述控制信号的输出晶体管；
用于通过所述控制信号的正反馈动作使所述控制信号成为所述升压电压的装置；以及
用于在所述正反馈动作启动时，在有限时间段内将所述输出晶体管导通，并且在有限时间段之后，让所述正反馈动作将所述输出晶体管的栅极电压达到所述输入信号的电压电平的装置。
41.根据权利要求40所述的设备，其中用于在有限时间段内将所述输出晶体管导通的装置包括：
用于在有限时间段内将所述输出晶体管的栅极电压拉至低逻辑电平以导通所述输出晶体管。
42.根据权利要求40所述的设备，其中用于在有限时间段内将所述输出晶体管导通的装置包括：
用于在所述有限时间段之后停止将所述输出晶体管的栅极电压拉至低逻辑电平以让所述正反馈动作将所述输出晶体管的栅极电压达到所述输入信号的电压电平的装置。
43.一种输入缓冲器，其包括：
输入端，其接收电压输入信号；
第一类型的第一晶体管；
与第一类型互补的第二类型的第二晶体管，其中第一晶体管的源极和第二晶体管的源极耦接；
在第一晶体管的源极和第二晶体管的源极的输出端；和
第一电平移位器，用于生成在所述电压输入信号的所有频率下跟随所述电压输入信号的第一经电平移位的电压，并且设置第一晶体管的栅极和第二晶体管的栅极之间的电压差。
44.根据权利要求43所述的输入缓冲器，其中，第一晶体管和第二晶体管至少被第一电平移位器偏置，以具有确定量的电流流过第一晶体管和第二晶体管。
45.根据权利要求43所述的输入缓冲器，其中：
第一经电平移位的电压偏置第一晶体管的栅极。
46.根据权利要求43所述的输入缓冲器，其中：
第一电平移位器将所述电压输入信号移位达到第一电压移位量。
47.根据权利要求46所述的输入缓冲器，第一电压移位量足以将第一晶体管和第二晶体管保持导通。
48.根据权利要求43所述的输入缓冲器，还包括：
第二电平移位器，用于生成在所述电压输入信号的所有频率下跟随所述电压输入信号的第二经电平移位的电压。
49.根据权利要求48所述的输入缓冲器，其中：
第二经电平移位的电压偏置第二晶体管的栅极。
50.根据权利要求43所述的输入缓冲器，还包括：
用于第一电平移位器的复制偏置块，以设置流过第一晶体管和第二晶体管的电流量。
51.根据权利要求43所述的输入缓冲器，其中，所述电压差至少为第一晶体管的栅极到源极阈值电压和第二晶体管的栅极到源极阈值电压之和。
52.根据权利要求43所述的输入缓冲器，其中，第一电平移位器导致的电压移位量是可编程的。
53.根据权利要求43所述的输入缓冲器，其中，所述电压差设置所述输出端处的电压输出信号相对于所述电压输入信号的确定的偏移。
54.根据权利要求53所述的输入缓冲器，其中确定的偏移是非零的。
55.根据权利要求43所述的输入缓冲器，还包括：
与第一晶体管级联配置的第一类型的第三晶体管。
56.根据权利要求55所述的输入缓冲器，还包括：
第三电平移位器，第三电平移位器用于生成第三经电平移位的电压，其中第三经电平移位的电压跟随所述电压输入信号以在所述电压输入信号上下变动时保持所述第一晶体管两端的漏极到源极电压恒定，并用于偏置第三晶体管。
57.根据权利要求43所述的输入缓冲器，还包括：
第二类型的第四晶体管，其与第二晶体管级联配置。
58.根据权利要求57所述的输入缓冲器，还包括：
第四电平移位器，第四电平移位器用于生成第四经电平移位的电压，其中第四经电平移位的电压跟随所述电压输入信号以在所述电压输入信号上下变动时保持所述第二晶体管两端的漏极到源极电压恒定，并用于偏置第四晶体管。
59.一种用于缓冲电压输入信号的方法，该方法包括：
生成第一电压移位信号，其中，第一电压移位信号在所述电压输入信号的包括零频率的不同频率下跟随所述电压输入信号；
基于第一电压移位信号号将第一类型的第一晶体管偏置；
基于所述电压输入信号将与第一类型互补的第二类型的第二晶体管偏置；以及
通过第一晶体管和第二晶体管的源极输出电压输出信号。
60.根据权利要求59所述的方法，还包括：
设置第一晶体管的栅极和第二晶体管的栅极之间的电压差至少为第一晶体管的栅极到源极阈值电压和第二晶体管的栅极到源极阈值电压之和。
61.根据权利要求59所述的方法，还包括：
通过第三信号将与第二晶体管耦接的级联晶体管偏置，其中，第三信号跟随所述电压输入信号以在所述电压输入信号上下变动时保持所述第二晶体管两端的漏极到源极电压恒定。
62.一种输入缓冲器，其包括：
输入端，其接收电压输入信号；
第一类型的第一晶体管；
与第一类型互补的第二类型的第二晶体管，其中第一晶体管的源极和第二晶体管的源极耦接；
在第一晶体管的源极和第二晶体管的源极的输出端；
与第二晶体管级联配置的第二类型的第三晶体管；
第一电平移位器，用于生成独立于所述电压输入信号的频率跟随所述电压输入信号的第一经电平移位的电压，并且偏置第一晶体管；和
第二电平移位器，第二电平移位器用于生成跟随所述电压输入信号的第二经电平移位的电压以在所述电压输入信号上下变动时保持所述第二晶体管两端的漏极到源极电压恒定，并且偏置第三晶体管。
CN202110408981.3A 2016-09-12 2017-09-12 自举开关电路 Active CN113225083B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110408981.3A CN113225083B (zh) 2016-09-12 2017-09-12 自举开关电路

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201662393529P 2016-09-12 2016-09-12
US62/393,529 2016-09-12
US15/689,480 US10727828B2 (en) 2016-09-12 2017-08-29 Input buffer
US15/689,480 2017-08-29
US15/689,491 US10250250B2 (en) 2016-09-12 2017-08-29 Bootstrapped switching circuit
US15/689,491 2017-08-29
CN202110408981.3A CN113225083B (zh) 2016-09-12 2017-09-12 自举开关电路
CN201710817088.XA CN107819468B (zh) 2016-09-12 2017-09-12 自举开关电路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710817088.XA Division CN107819468B (zh) 2016-09-12 2017-09-12 自举开关电路

Publications (2)

Publication Number Publication Date
CN113225083A true CN113225083A (zh) 2021-08-06
CN113225083B CN113225083B (zh) 2024-03-29

Family

ID=82218879

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110408981.3A Active CN113225083B (zh) 2016-09-12 2017-09-12 自举开关电路
CN202410323629.3A Pending CN118157676A (zh) 2016-09-12 2017-09-12 自举开关电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202410323629.3A Pending CN118157676A (zh) 2016-09-12 2017-09-12 自举开关电路

Country Status (3)

Country Link
US (1) US11863165B2 (zh)
CN (2) CN113225083B (zh)
TW (1) TW202305888A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11863165B2 (en) 2016-09-12 2024-01-02 Analog Devices, Inc. Input buffer
CN117497020A (zh) * 2023-12-29 2024-02-02 长鑫存储技术(西安)有限公司 输出驱动电路及存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19502598A1 (de) * 1994-01-31 1995-09-14 Colwell Robert C Eingangspuffer für CMOS-Schaltungen
CN101540603A (zh) * 2008-03-21 2009-09-23 意法半导体研发（上海）有限公司 用于高频信号的功效推挽式缓冲电路、系统和方法
US20120092058A1 (en) * 2010-10-14 2012-04-19 Analog Devices, Inc. Open loop rail-to-rail precharge buffer
CN103152029A (zh) * 2011-11-04 2013-06-12 硅实验室股份有限公司 灵活的低功率转换速率控制输出缓冲器
EP2937994A1 (en) * 2014-04-25 2015-10-28 Analog Devices, Inc. High performance reconfigurable voltage buffers
US20160072502A1 (en) * 2014-02-25 2016-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118326A (en) 1997-11-06 2000-09-12 Analog Devices, Inc. Two-phase bootstrapped CMOS switch drive technique and circuit
US5945872A (en) 1997-11-06 1999-08-31 Analog Devices, Inc. Two-phase boosted CMOS switch drive technique and circuit
US5959475A (en) 1998-01-13 1999-09-28 Xerox Corporation Complementary push-pull CMOS source follower analog video buffer
US6724236B1 (en) 2002-10-12 2004-04-20 Texas Instruments Incorporated Buffered bootstrapped input switch with cancelled charge sharing for use in high performance sample and hold switched capacitor circuits
JP4128545B2 (ja) * 2004-05-20 2008-07-30 富士通株式会社 サンプリングスイッチ
US7253675B2 (en) 2005-03-08 2007-08-07 Texas Instruments Incorporated Bootstrapping circuit capable of sampling inputs beyond supply voltage
US7176742B2 (en) 2005-03-08 2007-02-13 Texas Instruments Incorporated Bootstrapped switch with an input dynamic range greater than supply voltage
US7310018B2 (en) 2005-08-23 2007-12-18 Micron Technology, Inc. Method and apparatus providing input buffer design using common-mode feedback
US7397284B1 (en) 2007-04-03 2008-07-08 Xilinx, Inc. Bootstrapped circuit
CN101110585B (zh) 2007-08-14 2010-05-19 东南大学 一种改进的栅源跟随采样开关设计方法及其开关电路
WO2009043044A1 (en) 2007-09-28 2009-04-02 Maxim Integrated Products, Inc. A sampling device and circuit having a single voltage supply
US7940091B1 (en) 2009-03-02 2011-05-10 Linear Technology Corporation Bootstrapped switch for sampling voltages beyond the supply voltage
US8581634B2 (en) 2010-02-24 2013-11-12 Texas Instruments Incorporated Source follower input buffer
CN101800550B (zh) 2010-03-10 2012-10-03 浙江大学 一种用于高速流水线模数转换器的输入缓冲器电路
US8248282B2 (en) * 2010-08-17 2012-08-21 Texas Instruments Incorporated Track and hold architecture with tunable bandwidth
US8664979B2 (en) * 2011-04-27 2014-03-04 Nxp B.V. Track and hold circuit using a bootstrapping circuit
US8674863B2 (en) 2011-06-07 2014-03-18 Microchip Technology Incorporated Distributed bootstrap switch
US8847658B2 (en) 2012-08-31 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Overdrive circuits and related method
US9641166B2 (en) 2013-03-14 2017-05-02 Analog Devices, Inc. Bootstrapped switching circuit with fast turn-on
US8847634B1 (en) 2013-05-04 2014-09-30 Texas Instruments Incorporated High-speed unity-gain input buffer having improved linearity and stability with a low supply voltage
US9584112B2 (en) 2013-12-30 2017-02-28 Maxlinear, Inc. Method and system for reliable bootstrapping switches
CN103762986A (zh) 2014-01-16 2014-04-30 四川和芯微电子股份有限公司 采样保持开关电路
US10250250B2 (en) 2016-09-12 2019-04-02 Analog Devices, Inc. Bootstrapped switching circuit
TW202305888A (zh) 2016-09-12 2023-02-01 美商美國亞德諾半導體公司 自舉式切換電路
DE102017120696B4 (de) 2016-09-12 2023-03-30 Analog Devices, Inc. Bootstrapped-Schaltkreis

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19502598A1 (de) * 1994-01-31 1995-09-14 Colwell Robert C Eingangspuffer für CMOS-Schaltungen
CN101540603A (zh) * 2008-03-21 2009-09-23 意法半导体研发（上海）有限公司 用于高频信号的功效推挽式缓冲电路、系统和方法
US20120092058A1 (en) * 2010-10-14 2012-04-19 Analog Devices, Inc. Open loop rail-to-rail precharge buffer
CN103152029A (zh) * 2011-11-04 2013-06-12 硅实验室股份有限公司 灵活的低功率转换速率控制输出缓冲器
US20160072502A1 (en) * 2014-02-25 2016-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
EP2937994A1 (en) * 2014-04-25 2015-10-28 Analog Devices, Inc. High performance reconfigurable voltage buffers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王磊;尹文婧;许俊;任俊彦;: "一种用于高速高精度A/D转换器的自举采样电路", 微电子学, no. 01 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11863165B2 (en) 2016-09-12 2024-01-02 Analog Devices, Inc. Input buffer
CN117497020A (zh) * 2023-12-29 2024-02-02 长鑫存储技术(西安)有限公司 输出驱动电路及存储器
CN117497020B (zh) * 2023-12-29 2024-04-19 长鑫存储技术(西安)有限公司 输出驱动电路及存储器

Also Published As

Publication number Publication date
CN113225083B (zh) 2024-03-29
US20220216861A1 (en) 2022-07-07
US11863165B2 (en) 2024-01-02
TW202305888A (zh) 2023-02-01
CN118157676A (zh) 2024-06-07

Similar Documents

Publication Publication Date Title
CN107819468B (zh) 自举开关电路
US9584112B2 (en) Method and system for reliable bootstrapping switches
EP2719078B1 (en) Distributed bootstrap switch
US7746260B1 (en) Multiplying digital-to-analog converter for high speed and low supply voltage
US11863165B2 (en) Input buffer
US10062450B1 (en) Passive switched capacitor circuit for sampling and amplification
EP2634774B1 (en) Track and hold circuit and method
US10771074B1 (en) Low power high bandwidth high speed comparator
US20140253353A1 (en) Apparatus and method for reducing sampling circuit timing mismatch
CN110690884B (zh) 一种采用cmos传输门的栅压自举开关电路
US9397682B2 (en) Reference buffer with wide trim range
US10916321B2 (en) Circuit with capacitors and corresponding method
JP7488860B2 (ja) 電子回路
TWI780914B (zh) 輸入緩衝器以及緩衝電壓輸入訊號之方法
CN107453757B (zh) 线路接收器以及驱动负载的方法
CN110535471A (zh) 自举电路以及相关的模数转换电路
US10523231B1 (en) Dynamic integrator with boosted output impedance of the transconductance
CN116743142A (zh) 靴带式开关

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant