TWI446139B - 降低或消除參考偏壓之訊號相依調變之電路及方法 - Google Patents

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Description

降低或消除參考偏壓之訊號相依調變之電路及方法
本發明係關於電子參考電路。特別是，本發明係關於電壓參考驅動器，當其定期耦接至一反應型負載時，仍可提供一大致固定輸出電壓。
參考電壓已被廣泛使用於電子應用領域多年。參考電壓之目的係為了提供一穩定電壓，此穩定電壓基本上不會受到諸如溫度變化、能源供應電壓及負載條件之類的外部剌激的影響。此類參考在各種常用電路中為一重要部分，常用電路諸如在類比至數位(ADC)及數位至類比(DAC)轉換器、相位鎖定迴路、電壓調整器、比較電路等電路中。
在類比至數位轉換器中，電壓參考電路係用來提供一電壓，藉由與此電壓進行比較，可將一經取樣的類比訊號進行量化成數位域。例如，一經取樣的類比輸入訊號可逐次與多個電壓位準進行比較，該等電壓位準係部分基於參考電壓。這些比較結果係用來建立數位字，其代表該取樣的類比訊號之數位值。此類轉換器即為本領域為人熟知的逐次逼近暫存器(Successive Approximation Register,SARs)轉換器。
一特定類型的SAR轉換器為電荷重新分配SAR轉換器，其使用電荷調整DAC以藉由電壓分割的方式來提供參考電壓的選定分數(fraction)。這一般係實現為複數個獨立轉換式電容之陣列，該等電容結合以產生參考電壓之二元加權分數(binary-weighted fraction)之總合。將輸入訊號之總合及參考電壓之選定分數，相繼與目前位準(例如，接地位準)進行比較，以產生複數比較位元，結合該等比較位元以產生一數位字，其代表所取樣的類比輸入訊號。
為了讓前述電荷調整DAC能操作在所要的精確度，重要的是，用來合成DAC輸出(其係針對所取樣的類比輸入訊號來加權)的參考電壓保持大致固定。參考電壓之變異可導致比較誤差，造成產生不精確或不正確的數位字，而因此限制了特定轉換器結構可達到的解析度。
因此，已提出了多種可維持DAC及ADC電路之參考電壓大致固定的方法。由於逐次逼近ADC中之電荷調整DAC回應所取樣的類比訊號值，而將一些或所有其電容切換至參考電壓，因此可能有不能乎視的電流自電壓參考電路流入。此流入的電流會使參考電路的輸出電壓產生瞬時尖峰訊號。當該參考電壓之選定分數正與所取樣的類比訊號值作比較時，若該參考電壓係大致在其額定值上，則該尖峰訊號本身並不會影響ADC整體運作及準確度。然而，若流入的電流及瞬時尖峰皆受到所取樣的輸入訊號的影響(通常確實會受到影響)，則參考電壓可由所取樣的輸入訊號進行調變，而可能導致相應的數位值失真。
在該電路之實體實現上，轉換中之輸入訊號、流入的電流、瞬時尖峰訊號及流入的電流所導致的失真，四者之間可能存在複雜的關係。流入的電流所導致的失真可能可能對類比至數位轉換造成不利的影響，而因此希望能設計一種參考電壓電路，使得參考電壓大致上不會受到流入的電流的影響。
因此，鑑於前述，希望能提供一種電路及方法，當此類電路定期與反應型負載耦接時而產生瞬時尖峰(其可能受到輸入訊號的影響)，但此電路仍能維持大致固定的輸出電壓。
亦希望提供一種電路及方法，以提供大致固定的輸出電壓，用以驅動切換式電容DAC。
本發明提供一種用以改善電壓參考電路之效能的電路及方法。當電壓參考驅動器電路與切換式反應型負載耦接時，其可維持大致固定的輸出電壓位準。當每一次參考驅動器電路之輸出發生電壓尖峰或脈衝時(或發生之前)，電壓參考驅動器電路會將電壓調整迴路解耦該負載。此同步的解耦基本上可避免該調整電路被負載所引起的瞬時變化所干擾，因而可維持大致固定的輸出電壓，其基本上係與輸入訊號無關。
在本發明之一具體實施例中，提供一電壓參考驅動器電路，其提供大致固定的輸出電壓給負載，且其包括一電壓調整電路，以產生一大致固定的電壓；一緩衝電路，其耦接至該電壓調整電路，且其依據由該電壓調整電路所產生的大致固定的電壓，來提供大致固定的輸出電壓給負載；及一隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以當該負載所導致的調變脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路。在本發明之另一具體實施例中，提供一具改良的類比至數位轉換電路，其當取樣輸入訊號並將其由類比域轉換至數位域時具有改善的準確性。此電路包括一數位至類比轉換器電路，其具有複數個切換式電容，例如(不限於此)逼近電容；一電壓參考驅動器電路，其耦接該數位至類比轉換器電路，且其係經組態以提供一大致固定輸出電壓給該等複數個切換式電容。該電壓參考驅動器電路包括一電壓調整電路，其產生一大致固定電壓；一緩衝電路，其耦接該電壓調整電路，且基於由該電壓調整電路所產生的該大致固定電壓，來提供大致固定輸出電壓給該等複數個切換式電容；一隔離電路，其耦接該電壓調整電路及該緩衝電路，用以當切換該等複數個切換電容所導致的脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路，且其中選擇性地斷接該緩衝電路可大大減低或消除該脈衝，以避免其擴及到該電壓調整電路，如此可降低大致固定輸出電壓的偏移並可改善類比至數位轉換器之準確性。
依據本發明之原則所建立之電壓參考驅動器電路200之一具體實施例之簡圖顯示於第2圖。如圖所示，參考驅動器電路200一般包括一放大器電路202、NMOS電晶體204及208、一切換開關206(例如一PMOS電晶體)、選擇性電晶體207、電容210及212、電晶體214、216、218、220及負載電路240。負載電路240為一般性切換式電容負載的一簡化表示，且其包括電容242及切換開關244。負載電路240並非參考驅動器電路200之一部分，且其係顯示來說明電路200可驅動某些類型切換式電容負載，此負載可使瞬時變化發生於輸出端236。
當電容被定期地切換與負載240之連接(稱為「切換期間」)，負載電路240可自驅動器電路之輸出終端236吸引一或多電荷脈衝。在一切換期間完成後，進行一「調整期間」，其中電路200可被偏壓，以準備於一接續的切換期間提供希望的電壓位準。在某些具體實施例中，電路200可於此等調整期間維持負載240上之電壓大致固定。將瞭解到，參考驅動器電路200可用來驅動不同類型的負載，且在任一應用中可驅動一個以上的負載電路。
在操作上，參考驅動器電路200可在節點236提供大致固定的輸出電壓VREF (有時稱為VOUT )給切換式電容負載240。當一或多電容式負載於切換期間耦接至節點306時，他們將充電至一大致固定電壓。在某些具體實施例中，這種情形包括負載電路240為一逐次逼近或一管線式ADC中所用的電荷調整DAC之情形。因本發明而獲益的特定類型的DAC或ADC電路拓撲，包括(但不限於此)快閃DAC及ADC、多步驟(餘值產生)ADC(其包括管線式ADC)、Δ-ΣDAC及ADC、SAR ADC、子系統(sub-ranging)ADC、折疊ADC結構、乘法DAC(MDAC)等。
在逐次逼近ADC及許多其它離散時間系統中，在某些特定離散時間點的參考電壓之值足以影響整個系統之效能。因此，如本說明書所用的該詞「參考電壓」，是指由參考電壓電路在某些特定離散時間點所提供的電壓，此電壓係與本發明進一步之優點及效能目標有關，然而本發明並非需涉及所有時間點或任何隨機時間點。
一開始，提供參考輸入電壓VIN 給放大器202之非反相端234。此電壓可用於建立由驅動器電路200於節點236處提供的電壓位準。例如，終端234之輸入可來自一帶隙參考電壓或其它已知的固定電壓源(未示出)。由於驅動器電路200不會自終端234吸引顯著的電荷脈衝，因此其簡化與負載電路240之連結。放大器202之輸出電壓係被由NMOS電晶體204及電阻214、216及218形成的一回授電路所控制。可包括電容210，用以補償負回授迴路之頻率響應，例如藉此確保穩定性。可選擇放大器202具有高增益，且可選擇NMOS電晶體204及208具有一預先決定之比例及類似的操作環境，以促進精準的電壓調整。
如第2圖所示，放大器202之輸出係進一步經由一作為切換開關用之PMOS電晶體206，而耦接至NMOS電晶體208之間極。在調整期間，當PMOS切換開關206導通時，電容212被充電至放大器202提供之電壓。電晶體208及電阻220形成一緩衝電路，以提供輸出訊號VREF 給輸出節點236。在某些具體實施例中，可選擇緩衝電路來提供一所需的適當低輸出阻抗，以維持輸出電壓大致固定，並以高切換頻率驅動電容負載240。此外，電容212可耦接至NMOS電晶體208之閘極，以於切換期間維持一偏壓訊號(下文中將詳細說明之)。
在輸出節點236係連接至切換式電容負載電路之情況下(諸如與某些類比至數位轉換器相關的負載電路)，當一或多電容於切換期間耦接至輸出節點236時，電壓尖峰可能發生(概略顯示於第3圖)。這些電壓尖峰可包括與充電這些電容相關的電壓峰值。此種電壓尖峰可能透過NMOS電晶體208之閘極傳播而回頭影響由放大器202、電容210、NMOS電晶體204及電阻214、216及218形成的電壓調整迴路。
此種傳播的電壓尖峰可干擾電壓調整迴路，且使節點236上的輸出電壓VREF 產生不希望的偏移。在某些應用中，例如SAR ADC，電壓尖峰可能與提供至ADC之一類比訊號有關，及VREF 潛在的偏移可能造成失真且影響SAR ADC之效能與準確性。
在某些具體實施例中，當電壓尖峰係由一偏壓訊號以相當低頻率調變時，可特別表現出此現象。例如，第1圖顯示一類比至數位轉換器之積分非線性(INL)量測結果，其係使用一習知直方圖方法對一低頻正弦函數測試訊號所得到的結果。之所以會產生可見的INL誤差，其部分是因與ADC接合的習知技術之參考電壓驅動器電路，其所提供的參考電壓會產生訊號相依之偏移的緣故。
一種修正(或避免)此問題之方法，係在電壓尖峰發生前，解耦或斷接造成電壓尖峰之電路與控制迴路。此可避免由電壓尖峰所造成的干擾，傳播回到控制迴路而影響到電壓調整。可藉由控制PMOS切換開關206，當電壓尖峰可能發生在輸出節點236時，控制其為不導通(關閉，OFF)來達成此目的。
例如‧在操作上，PMOS電晶體206之閘極可耦接至一控制訊號，此控制訊號係由一時脈電路或計時電路提供，其亦可控制切換式電容負載240之切換，使得二者大致同步運作(未示出)。因此，就在負載240進行切換之前(切換動作可能造成輸出236之電壓尖峰)，PMOS電晶體206被關閉，以隔絕控制迴路與緩衝電路(如由提供互導之NMOS電晶體208及電阻220所形成之緩衝電路)，藉此避免任何接踵而來的尖峰及其影響相當程度地傳送至控制迴路。在某些具體實施例中，可加入某些額外的傳播延遲電路至控制訊號，以確保適當的切換時間(未示出)。當PMOS切換電晶體206關閉時，電容212維持NMOS電晶體208之閘極端之電荷係隔絕，且確保輸出節點236在每一尖峰後仍設置在所要的電壓。在NMOS208與參考驅動器電路200之其它部分斷接的期間(即，PMOS切換開關206關閉時)，此期間於此處係指一切換期間。
在某些具體實施例中，選擇性電阻207可提供作為額外保護，以減低任何可能發生在切換期間之前及(或)之後瞬間之尖峰(例如，由於不可預測負載條件或不完整設置)。選擇性電阻207亦可用來降低由於放大器202、NMOS204、電阻214、216、218及(或)外部提供之電壓VIN 所造成的VREF 雜訊成分。若需要，可將選擇性電阻207分成二部分，此二部分可被配置於PMOS切換開關206之任一端或兩端(未示出)。此外，在某些具體實施例中，NMOS208及NMOS電晶體204之汲極端可耦接至不同(或獨立)電壓源VDD ，以進一步解耦電壓控制迴路與緩衝電路(未示出)。
當所有預期的尖峰已充分消弱時(例如，基於參考電路所要的準確度)，PMOS切換開關206再由控制訊號來開啟，且緩衝電路重新連接至控制迴路。此時，電容212上之橫誇電壓將與其斷接前之電壓大致相同(其實際上不會經由NMOS電晶體208之閘極損失電荷)，而因此控制迴路將僅會受到將電容212與放大器202之輸出重新連接之最小干擾。因此，控制迴路將大致不受到由負載電路及(或)由於操作PMOS切換開關206所導致的尖峰的影響，而能達到良好的電壓調整效果。
因此，當電路200係配置於類比至數位轉換器時，基本上可避免因類比輸入訊號(習知領域用於調變參考電壓VREF )所引起的失真影響。
第4圖係一圖，例示說明藉由使用第2圖之電路而收到有益效果。特別是，第4圖顯示藉由使用前述第1圖之方法及系統(除了第2圖之參考驅動器電路200係用於介接ADC，以取代用來取得第1圖所示結果之習知驅動器電路)所取得的INL結果。
電路200之可能的操作模式，係例示說明於第5圖之時序圖500中。圖500例示說明驅動器電路200係耦接至一切換式電容負載240，因而造成輸出節點236大致週期地於時間t3 、t6 、t9 、t12 等處發生瞬時電壓尖峰的情形。如圖所示，虛線502代表當負載240未切換且PMOS切換開關206持繼開啟(ON)時，在輸出節點236上會觀察到的額定輸出電壓。線504代表當負或240正進行切換時，在輸出節點236上可能觀察到的連續電壓訊號。輸出電壓於每一尖峰後，基本上會設置在其額定值，且因此其用於離散時間應用(例如SAR ADC)時係大致固定，因為離散時間應用僅在預定的離散時間點(例如，t1 、t4 、t7 、t10 ……)上評估此訊號。
如圖所示，線506係代表PMOS切換開關206之邏輯狀態。在t1 至t2 、t4 至t5 、t7 至t8 等期間，切換開關係開啟，而t2 至t4 、t5 至t7 、t8 至t10 等期間，其係關閉。應瞭解到，PMOS切換開關206可藉由提供一低(low)訊號至其閘極端來開啟，類似地，其可藉由提供一高(high)訊號至其閘極端來關閉。
因此，PMOS切換開關206可於切換期間輸出節點236發生瞬時尖峰時關閉，因此可避免所發生的尖峰干擾電壓調整迴路。PMOS切換開關206可在VREF 大致到達其額定值時開啟，因此可保證電容212將被充電至適當電壓(由電壓調整迴路提供)，而基本上不會干擾該電壓調整迴路。
在本發明某些具體實施例中，PMOS切換開關206可在切換期間保持關閉，而於切換期間輸出節點236可能發生多個瞬時電壓尖峰。第5圖顯示一特定示範例，其中每一切換期間僅發生一次瞬時變化，且此例中之運作基本上具週期性。應瞭解到，參考驅動器電路200亦可有效應用於電壓尖峰基本上不具週期性且負載電路240於一切換期間可執行多次切換操作的情況。
本發明之某些具體實施例可包括偵測電路，如頻率偵測或尖峰預測電路，以決定何時有利於操作PMOS切換開關206。某些具體實施例可包括一電路，用以實現一適性演算法以控制時間源。
本發明之其它具體實施例中，PMOS切換開關206可操作在一預定型態，不論負載電路240是否可或將導致一大的電壓尖峰於輸出節點236上。
此外，在某些特定簡化電路中，PMOS電晶體206及電容212可移除，其造成電路組態基本上直接連接於放大器202與NMOS電晶體208之間(未示出)。在此種電路實現中，切換期間之電壓尖峰可透過NMOS電晶體208、204及回授電阻214、216而傳播至放大器202之反相端。然而此尖峰之大小比發生在輸出節點236之尖峰還小。於放大器202之反相端上之電壓尖峰之大小，可藉由增加電容210之值或藉由降低放大器202之輸出阻抗來減低。在某些具體實施例中，放大器202可為一二級放大器，且頻率補償電容210可併入此二級放大器中。
此外，上述之簡化具體實施例可修改成包括選擇性電阻207於放大器202之輸出及NMOS208之閘極之間。電容212亦可提供於此實施例中。在此具體實施例中，在VIN 至VREF 之低通轉換函數中引入一額外極點，其可幫助減低任何在VREF 所觀察到的雜訊。
由前述說明將認知到，上述原理可併入各種其它電路組態，以進一步取得此處所述之好處。例如，參考電路200之功能性可併入至或延伸成其它拓撲(topology)，包括(但不限於此)差動參考電路或具有多個接地方案之電路、具有多輸出之參考電路、低電壓應用、具有限餘隙(headroom)之應用、具改良式功率供應斥拒比(rejection ratio)之應用、具修改之電壓控制迴路驅動器等。
第6圖顯示此拓撲之一範例，多接地拓撲。如圖所示，驅動器電路600與驅動器電路200在多方面相類似，二者所包括之組件及功能性方塊，一般具有類似編號以代表類似功能性及大致對應關係。例如，參考驅動器電路600一般包括一放大器電路602、NMOS電晶體604及608、切換元件606、選擇性電阻607、電容610及612、及電阻618及620(對應第2圖之放大器電路202、NMOS電晶體204及208、切換元件206、選擇性電阻207、電容210及212、及電阻218及220)。
此外，類似第2圖，第6圖中所示之電路包括一通用切換式電容負載電路640，其包括電容642及切換開關644及646，這些不為參考驅動器電路600之一部分。驅動器電路600額外地包括切換開關630及632，及連接至一導電接地網路內三個不同點之連結。接地網路中不可避免且有限的寄生阻阬，一般係以電阻615、616及617代表。接地網路中三個相異點可於一中央位置互相電性短路，該位置可稱作「聯合接地(star-ground)」連結。此接地方案常用來避免具雜訊、高頻或值大之訊號與其它較敏感電路及訊號共享一共用的相互連結式接地網路，而避免因此一連結而影響該電路及訊號(即，避免因接地引發的由其它電路流進的回流電流的相關干擾，使區域接地網路中干擾電壓下降)。
在操作上，參考驅動器電路600功能基本上類似前述之參考驅動器電路200，但更包括可同步切換接地網路中多個點間之電容612之底板之功能。
例如，參考輸入電壓VIN 之係提供至放大器602之非反相端，其建立驅動器電路600提供之電壓位準。如前述之說明，此可利用一帶隙參考電壓或其它已知固定電壓源(未示出)來達成。可實現此固定電壓源，其中使其區域接地網路617係基本上與其它接地網路615及616分開(除了該共用的「聯合接地」連結)。電壓調整電路(放大器602、NMOS604、電容610及電阻618)提供一電位，其追蹤提供至放大器602之非反相輸入端的電位，然其二者基本上皆不受到接地網路615中存在的電壓降及瞬時變化之影響。
如第6圖所示，放大器602之輸出係進一步透過切換開關606及選擇性電阻607，耦接至NMOS電晶體608之閘極。在調整期間，電容612之頂板充電至放大器602提供之電位。同時，電路612之底板透過切換開關630連接至接地網路617，接地網路617對提供輸入電壓VIN 之固定電壓源而言係屬區域性。當切換開關630關閉時，切換開關632打開，反之亦然。因此，在一調整期間，電容612充電至適當電壓差動，其基本上不受到接地網路615(對緩衝電路而言屬區域性)中可能存在的任何瞬時變化及靜態電壓降的影響。緩衝電路包括電晶體608及電阻620。
在一切換期間，切換開關606打開，斷接電壓調整電路與電容612及輸出。同樣的，在一切換期間，當切換開關630打開且切換開關632關閉時，電容612之底板係連接至接地網路615之一節點，其係鄰近切換式電容負載電路640之一連接端且與此連接端具有大致相同電位。緩衝電路將藉此提供一參考電壓橫跨於切換式電容負載電路640之連接端，此參考電壓基本上不受到接地網路615、616及617中之干擾電壓降及瞬時變化之影響。
此外，在切換期間，相當大的電流脈衝可流過NMOS608及流進接地回送路徑615。此電流脈衝可引發接地路徑615中之大瞬時變化。然而，如前述之說明，此瞬時變化將不會對橫跨負載電路640之參考電壓造成太大影響。此外，由於這些電流脈衝不流進接地網路617及616(對固定電壓源及電壓調整電路而言屬區域性)，因此基本上將不會妨礙或干擾到這些電路的操作。
例如，在操作上，切換開關606、630及632可耦接至一控制訊號(未示出)，此訊號亦控制負載電路640之切換，使得該等開關及電路可同步運作。切換開關632之打開及關閉操作與切換開關606及630相反。在某些具體實施例中，於切換開關606、630及632執行每一次切換操作時，負載電路640之切換開關可歷經一或多次切換操作，如此於每一切換期間當切換開關606及630打開而切換開關632關閉時，可能會造成數次瞬時變化發生。
因此，第6圖之電路描述一拓撲，其可選擇性耦接各種可得接地點間之某些電路特定部分，以將敏感的類比控制迴路與耦接至切換式電容負載之輸出電性分開，以大大消減接地干擾或將其減至最低，進而避免影響該類比控制迴路。此外，電路600之緩衝部分係選擇性地於切換期間參考與負載電路640基本上相同的接地點，以大大消除另一接地干擾之影響，藉此改善提供至負載電路640之電壓調整。
另一依據本發明之一態樣建構之驅動器電路範例，為一雙輸出組態，顯示於第7A圖中。如圖所示，參考驅動器電路700係經組態設定成提供一參考電壓至二切換式電容負載(負載740及750)。此組態允許參考驅動器電路700可提供一大致固定電壓至二(或更多)負載，且減少一負載(例如，740)進行切換時對提供至其它負載(例如，750)之電壓所造成的潛在干擾。
此種組態之一優點為，單一參考電路能夠驅動個別負載，每一負載具有不同的負載特性及不同的電性功能，且二負載間無直接連結及大電性依賴。
如圖所示，電路700在許多方面類似電路200，二者所包括之組件及功能性方塊，一般具有類似編號以代表類似功能性及大致對應關係。例如，參考電路700一般包括一放大器電路702、NMOS電晶體704及708、切換元件706、選擇性電阻707、電容710及712、及電阻718及720(對應第2圖之放大器電路202、NMOS電晶體204及208、切換元件206、選擇性電阻207、電容210及212、及電阻218及220)。
此外，類似第2圖，參考電路700包括一通用負載電路740，其包括(為例示說明)電容742及切換開關744及746，這些不為參考驅動器電路700之一部分。電路700額外地包括一第二通用負載電路750，其具有電容752及切換開關754及756，負載電路750透過由NMOS709及電阻721所構成的緩衝器而連接至參考電路700。負載電路750基本上不受到負載電路740之影響，且其亦非參考電路700之一部分。
將瞭解到，負載電路740及750亦可代表一單一組成負載電路之獨立部分。例如，負載電路740及750二者集合起來可成為嵌入於SAR ADC內之電荷調整DAC。在該組態下，負載電路740可為DAC之一部分，電路740轉換具有較高加權之數位字之位元，而負載電路750可為DAC之另一部分，其轉換具有較低加權之位元。
在操作上，參考驅動器電路700功能基本上類似前述之參考驅動器電路200，但更包括一額外參考電壓輸出至負載電路750。
類似驅動器電路200及600之操作，放大器702之輸出係由一提供至放大器702之非反相端之參考輸入電壓VIN 所建立，其建立由參考驅動器700提供之電壓位準。如前文所提到，此可使用一帶隙參考電壓或其它已知固定電壓源來達成。放大器702之輸出電壓係由NMOS電晶體704及電阻718構成的回授網路所控制。
如第7A圖所示，放大器702之輸出係進一步透過切換開關706及選擇性電阻707，耦接至NMOS電晶體708及709之閘極。在切換期間，當切換開關706關閉時，電容712維持NMOS電晶體708及709之閘極上之電荷，其決定提供至負載電路740及750之電壓。在調整期間，切換開關706關閉，將電容712充電至放大器702提供之電壓。更特定言之，放大器702之輸出係透過切換開關706而耦接至電晶體708之閘極，電晶體708與電阻702一起形成一緩衝電路，以提供經緩衝輸出參考電壓至負載電路740。
類似的，放大器702之輸出係透過切換開關706而耦接至電晶體709之閘極，電晶體709與電阻721一起形成一緩衝電路，以提供經緩衝輸出參考電壓至負載電路750。在調整期間，電容712充電至放大器702提供之電壓位準。
在切換期間，切換開關706打開而斷接放大器702與電晶體708及709之閘極，以避免電壓尖峰由切換式電容負載電路740或750回傳至控制迴路。當這種情況發生時，NMOS電晶體708及709之閘極上偏壓訊號，係由偏壓電容712上仍然大致固定的電壓所維持。此外，切換開關706之一控制節點(未示出)可耦接至一控制訊號，此訊號用以調節切換式電容負載740及750之切換，使得此三者可同步運作。
因此，正當要發生電壓尖峰前，切換開關706打開，隔離NMOS電晶體708及709與電路700之其它部分，且避免接著發生的電壓尖峰及其影響傳播至包含有放大器702之控制迴路，進而干擾該迴路。在某些具體實施例中，可加入額外的傳播延遲電路以確保正確的切換時間(未示出)。
在某些具體實施例中，放大器702可設計成具有一低輸出阻抗(例如，二級放大器)，且電容710可包含在放大器702中以控制迴路之穩定性。此外，可選擇性電阻707可提供作為一額外保護，以減低切換期間之前及(或)之後不久所發生的控制迴路之干擾(例如，由於不可預測的負載條件)。選擇性電阻707亦可用來減少由放大器702、NMOS704及VIN 所導致的雜訊成分。若需要，選擇性電阻707可一分為二，且提供至切換開關706之任一端或兩端(未示出)。此外，在某些特定實施例中，NMOS電晶體704、708及709之汲極可耦接至不同的(或獨立的)供應電壓源VDD ，以進一步解耦電壓控制迴路與緩衝電路(未示出)。
驅動器電路700之特定實施例，可依據某些特定應用或期望之效能目標以各種方式來進行組態設計。例如，在一特定具體實施例中，NMOS電晶體708與709及電阻720與721可製作具有相同或類似值。然而，NMOS電晶體708與709及電阻720與721無需相同，但可設計成具有大致相同的電流密度。在此具體實施例中，負載電路740及750可與切換開關706進行同步切換(雖然若需要亦可使用其它切換方案)。在某些具體實施例中，控制迴路之回授網路(NMOS704及電阻718)可為二緩衝電路(NMOS708及電阻720；NMOS709及電阻721)之比例調整版本，而該二緩衝電路本身亦可為另一之比例調整版本。
此外，將瞭解到雖然驅動器電路700如圖所示僅提供二參考電壓輸出，但若需要，此電路可延伸加入額外的緩衝電路，以提供三或更多的參考電壓輸出。
參考電路700之特定具體實施例可有利於驅動逐步逼近A/D轉換器(及類似電路)中之切換式電容DAC。例如，一DAC可實現成二(或更多)低解析切換式電容DAC之結合，該等電容如本領域所知相互間電容式耦接(未示出)。此一DAC之一例為一14位元DAC，其結合一8位元MDAC(用於轉換位元1至8)及一6位元LDAC(用於轉換位元9至14)。然而在此組態下，由於LDAC係電容耦接至MDAC，因此LDAC可能吸引比其加權因子所指示還更多的電流(例如，比較第7B圖中第3及4欄之位元9-14，其說明一真二值加權DAC(第3欄)所吸引的電荷與前述MDAC-LDAC結合所吸引之電荷(第4欄)，二電荷之差)。由於切換負載電路所造成的電壓尖峰，一般會隨負載電路所吸引之電荷量增加而增加其大小。如第7B圖之第4欄所示，由於LDAC吸引相當大的電荷脈衝，可能需要由不同參考緩衝器來驅動數位至類比轉換器之MDAC及LDAC部分(即，解耦LDAC與MDAC，以避免由切換LDAC所引起的尖峰，透過驅動MDAC之參考電壓而耦接至DAC之類比輸出)。因此，在第7A圖之電路中，負載電路740可代表MDAC，而負載電路750可代表LDAC。這種安排可將驅動LDAC之緩衝器與驅動MDAC之緩衝器分隔開。因此，當LDAC進行切換時(位元9至14)，將在其本身之參考緩衝器(NMOS709及電阻721)上產生尖峰，以及在驅動MDAC之緩衝器(NMOS708及電阻720)上產生相當小的尖峰。此二尖峰之相對大小受到多種因素影響，包括電容712之尺寸大小。電容愈大，則由一緩衝器至另一緩衝器之抑制度愈大，反之亦然。可藉由在NMOS電晶體708與709(與切換開關706同步運作)之閘極間配置一切換開關(未示出)，來進一步改善抑制。在某些具體實施例中，進一步具有負載電路740及750所用之獨立接地回傳路徑(未示出)係有利的。
根據本發明之一態樣建構的另一驅動器電路實施例，為第8圖所示之「有限餘隙」拓撲。此具體實施例可有效用於所想要的輸出參考電壓僅稍微比提供至電路的供應電壓VDD 低一些的情況。此限制可能發生在需要操作在一低供應電壓之應用中。此外，在某些應用中，較需要使用一大參考電壓(例如，以達成所要的高訊雜比)，其主要係被可用供應電壓VDD 所限制。供應電壓超過參考電壓之量，可稱為「餘隙(“headroom”)」。第8圖例示說明當餘隙為有限時，如何依據本發明之一態樣來實現驅動器電路800。
如圖所示，電路800與電路200在多方面相類似，二者所包括之組件及功能性方塊，一般具有類似編號以代表類似功能性及大致對應關係。例如，參考電路800一般包括一放大器電路802、NMOS電晶體804及808、切換元件806、選擇性電阻807、電容810及812、及電阻818及820(對應第2圖之放大器電路202、NMOS電晶體204及208、切換元件206、選擇性電阻207、電容210及212、及電阻218及220)。
此外，電路800包括電阻809、電容813及切換開關814及815，可用於(由放大器802)推動提供至電晶體808之閘極的偏壓。因此，在操作上，切換開關806、電容812-813及切換開關814-815構成一電壓推動器隔離電路，其提供一推動偏壓至電晶體808之閘極。此外，雖然圖中未示出，但與前述類似的切換式電容負載電路可耦接至VOUT 。
在操作上，放大器802之輸出係由一輸入電壓VIN 所建立，該輸入電壓係提供至放大器802之非反相端。如此可設定參考電路800之輸出端所產生的電壓。然而，在電路800中，輸入電壓可為切換期間之輸出端上所想要的參考電壓VOUT 的一預定比例部分。此預定比值為電路800之電壓增加「推動因子(boosting factor)」之倒數。
輸出電壓VOUT 基本上係與調整期間切換開關806關閉時所供應的輸入電壓VIN 相同。然而，在切換期間，當切換開關806打開時，輸出電壓VOUT 基本上將與輸入電壓VIN 乘上推動因子後所得之電壓值相同。在某些具體實施例中，於切換期間NMOS808之閘極上出現的電壓，可能超過供應電壓VDD 。
一種可達成此目的的方法，係藉由將耦接至NMOS804之電阻一分為二(818及809)，且將耦接至NMOS808之電容一分為二(比較第2圖之電路200)，並加入切換開關814及815。這些組件之總值可與組件210及212的相同或類似，但基於所想要的推動因子來分佈這些個別值。
例如，電容812及813之總電容值相對於單一電容812之比值，可與推動因子相同。同樣的，電阻809及818之總電阻值相對於單一電阻818之比值，可與推動因子相同。此外，在某些具體實施例中，在連接至個別裝置來源端的獨立及個別P井區(P-well)中，實現NMOS804及808係有利的。
因此，在一相位操作期間，例如一調整期間，切換開關806及814係關閉而切換開關815係打開。在此例中，放大器802之輸出電位係儲存在電容812及813中。接著，在切換期間或之前，切換開關806及814打開，而切換開關815關閉，使電路800之輸出電壓VOUT 基本上等同所供應的輸入電壓VIN 乘上預定的推動因子。
然而，在某些具體實施例中，電路800如三階段系統來運作係有利的。在此一系統中，於一第一階段期間，切換開關806及814係關閉而切換開關815係打開。在此第一階段期間，輸出電壓VOUT 可能比切換期間(第三階段)提供的輸出電壓還低。在第二階段，切換開關806及814打開而切換開關815關閉。在此階段，負載電路不切換，且可斷接驅動器電路800。在此第二階段，輸出電壓VOUT 可設置成與輸入電壓VIN 乘上預定推動因子後相同的一電壓值。在第三階段，切換開關806及814打開而切換開關815也同樣打開。於此第三階段期間，負載電路可連接至VOUT 且進行切換一或多次(導致一或多瞬時變化發生於VOUT )，然後程序重覆由第一階段重新開始。
此外，在本發明某些具體實施例中，若需要，可使用一充電幫浦電路(未示出)，以產生超過VDD 之供應電壓用以供應放大器802，使得當餘隙小時，其可產生用以驅動NMOS808可能所需要的超過VDD 之輸出電壓。在此具體實施例中，電容813、切換開關815及814、及電阻809可移除(即，若需要可使用類似電路200之實施例)。
依據本發明之一態樣建構的另一電路具體實施例，係第9圖所例示的有限餘隙拓撲。此具體實施例可有效改善第8圖之參考驅動器電路800之功率供應斥拒比。一般來說，這是由於對提供至第9圖所示之NMOS電晶體904及908之汲極之電壓進行調整之緣故。使用此組態設定，供應電壓VDD 之波動可能對供應至NMOS電晶體904及908之汲極之電壓造成相當小的變異或不會造成任何變異。如此可進一步限制或抑制任何電壓尖峰由輸出緩衝電路透過供應電壓極VDD 而耦接至電壓控制迴路。
如圖所示，驅動器電路900與電路800在多方面相類似，二者所包括之組件及功能性方塊，一般具有類似編號以代表類似功能性及大致對應關係。例如，參考電路900一般包括一放大器電路902、NMOS電晶體904及908、切換開關906、914及915、選擇性電阻907、電容912及913、及電阻918及920(對應第8圖之放大器電路802、NMOS電晶體804及808、切換開關806、814及815、選擇性電阻807、電容812及813、及電阻818及820)。放大器902之頻率補償(第8圖之電容810)未明確示於第9圖中。
此外，電路900包括放大器電路905、NMOS電晶體960、962及964、切換開關970、選擇性電阻977、電容972及974、及電阻909、919、980及982。此外，雖然圖中未示出，然而一類似前述之切換式電容負載電路可耦接至驅動器電路之輸出VOUT 。
在操作上，放大器電路905提供一電位，此電位保證橫跨NMOS電晶體904之汲極及源極端之電壓大致固定。NMOS電晶體960與962及電阻980與982可大致相同，或被調整成相互間具有預定之比例關係。類似的，電阻919及918亦可大致相同，或以相同之預定比例關係進行調整。
電路900中實現一負回授迴路，以確保放大器902及905之反相輸入端之電位大致與固定輸入電壓VIN 相同。因此，橫跨電阻918及919之電壓將大致相同，而因此NMOS電晶體960及962將傳導大致相同之電流(或電流將以預定比例調整)。結果，電晶體960及962之源極之電位將大致相同。
此外，如前述之說明，放大器902及905之反相輸入端之電位將大致相同。結果，若電路900經適當調整，則橫跨電阻909之電壓將大致與橫跨NMOS電晶體904之汲極至源極電壓相同。因此，可藉由相對於電阻919來調整電阻909，來選擇橫跨NMOS電晶體904之電壓，且此電壓基本上不受到供應電壓VDD 的影響。
由於切換負載電路，而引發來自供應電壓極VDD 的電流脈衝，此電流脈衝可造成瞬時變化於供應電壓極VDD 上。VDD 上的瞬時變化可由放大器905抑制，因放大器905可改善電路的輸出電壓VOUT 之總電壓調整(比較其它單一放大器實施例)。
在操作上，切換開關970可與切換開關906同步運作。在調整期間，切換開關970、906及914可關閉，而切換開關915可打開。此時，儲存在與NMOS964之閘極相連接之電容972及974上之電位，大。致與放大器905提供之電位相同。同樣的，且類似前述驅動器電路800之運作，儲存在與NMOS908之閘極相連接之電容912及913上之電位，大致與放大器902提供之電位相同。因此，在調整期間，橫跨NMOS908之汲極至源極電壓可大致與橫跨NMOS904之汲極至源極電壓相同，且可部分藉由如前述調整電阻909來選擇電壓。
此外，在切換期間，切換開關970、960及914可打開，而切換開關915可關閉。打開的切換開關906及970基本上隔離儲存在與NMOS904及908之閘極相連接之節點上之電荷。雙態切換開關914及915大致與打開的切換開關970及906同步(或於其之後立即動作)，來推動NMOS電晶體908及970之閘極上電位。因此，與前述之驅動器電路800之運作類似，輸出電壓VOUT 可大致與輸入電壓VIN 乘上一預定推動因子後之值相同。如此處針對驅動器電路800之說明，可至少部分藉由選擇電容913及912之比值，來選擇推動因子。可選擇電容974及972其具有與電容913及912大致相同之比值。驅動器電路900及特別是電容912、913、972及974，可經調整使得在切換期間橫跨NMOS908之汲極至源極電壓係大致與NMOS904之汲極至源極電壓相同。
在切換期間，NMOS電晶體964可確保NMOS之汲極電壓已減少與供應電壓極VDD 上正確電壓之依賴性，或確保與其大致無關。如此係有利的，因為其它電路(第9圖未示出)可能導致供應電壓極VDD 上發生尖峰，而干擾輸出參考電壓VOUT 。因此，第9圖所示之驅動器電路900，提供改良的功率供應斥拒比，且可針對預期功率供應極會發生尖峰之情況提供優良效能。
將瞭解到，驅動器電路900可運作成三階段系統，類似於前述之電路800。電阻907及977二者皆為可選擇的，且在某些具體實施例中，可包含這些電阻之一或二者。此外，在某些具體實施例中，當同時包含電阻907及977時，二電阻可經調整以使得電阻907基本上比電阻977還大。
雖然本發明之較佳具體實施例已以各種電路(連接至其它電路)來揭露，然而本領域之習知技藝人士將認知到，在不悖離本發明之精神下，可不需要直接之連結且額外電路可連接於所示電路間。此外，雖然本發明係以類比至數位及數位至類比轉換器之架構來進行說明，將瞭解到其可應用至任何需要提供經調整電壓至負載卻會經歷偏壓調變之電路或應用中(例如，任何電抗性負載、電阻性負載等)。此外，雖然本發明例示於某些特定部分使用特定或通用切換開關，將瞭解到可使用任何合適的切換開關，包括(例不限於此)基於二極體、場效、閘隔離及任何類型之電晶體、半導體裝置或非半導體類型之切換開關。
此外，將瞭解到此處所述之各種實施例例示補充技術，且若需要可由電路設計者進行相互合併，以取得效益。例如，第6圖所示之電路可結合第7A及9圖等。同樣的，且僅作為另一實施例，針對電路900使用輔助性控制迴路來調整汲極電壓，此作法可結合其它所述實施例，且亦可有利地將其和許多其它實施例相結合，以併入本發明之其它態樣。本領域之習知技藝人士將瞭解到，所述具體實施例之許多變型及結合係包含於本發明範圍內，以取得此處所述及示範的各種利益。
此外將瞭解到，將NMOS204、604、704、804及904(分別出現在第2、6、7、8及9圖中)結合電阻218、618、718、818及918(分別出現在第2、6、7、8及9圖中)以及放大器202、602、702、802及902(分別出現在第2、6、7、8及9圖中)，如此僅為一範例方法以實現一控制系統，其於調整期間提供一電壓用於偏壓輸出裝置208、608、708、808及908(分別出現在第2、6、7、8及9圖中)之閘極。本領域之習知技藝人士將瞭解到，電位複製(即，分別出現在第2、6、7、8及9圖中之NMOS204、604、704、804及904之源極之電位)不需要建立於該控級系統中。
在某些併入本發明精神之具體實施例中，例如，控制系統可併入一電路分支，其具有一序列切換開關連接至緩衝電路之輸出(即，連接至分別出現在第2、6、7、8及9圖中之NMOS208、608、708、808及908)，其中於切換期間切換開關可打開，以避免或減少輸出端之電壓尖峰影響控制系統之程度。在本發明之這些實施例中，控制系統可併入經組態設定且操作(至少部分)成積分電路之電路系統。
此外，雖然此處之實施例已在電壓訊號之架構下進行說明，然而將瞭解到在其它實施例中，這些電壓訊號可以電流訊號、電荷訊號或其它電性能源訊號(配合適當能源儲存裝置)來替代，而不致悖離本發明之精神及範圍。
本領域之習知技藝人士將認知到，本發明可由本說明書描述之特定實施例之外的其它實施例來實現。所描述之具體實施例僅係作為例示說明用，不應視為具有限制性，而本發明之權利範圍僅由以下之申請專利範圍限定。
200．．．電壓參考驅動器電路
202．．．放大器電路
204、208．．．NMOS電晶體
206、244．．．切換開關
207．．．電阻
210、212、242．．．電容
2
14、216、218、220．．．電晶體
232．．．反相端
234．．．非反相端
236．．．輸出端
240．．．負載電路
600．．．電壓參考驅動器電路
602．．．放大器電路
604、608．．．NMOS電晶體
606、630、632、644、646．．．切換開關
607、615、616、617、618、620．．．電阻
610、612、642．．．電容
636．．．輸出端
640．．．負載電路
700．．．電壓參考驅動器電路
702．．．放大器電路
704、708、709．．．NMOS電晶體
706、744、746、754、756．．．切換開關
707、718、720、721．．．電阻
710、712、742、752．．．電容
740、750．．．負載電路
800．．．電壓參考驅動電路
802．．．放大器電路
804、808．．．NMOS電晶體
806、814、815．．．切換開關
807、809、818、820．．．電阻
810、812、813．．．電容
900．．．電壓參考驅動電路
902、905．．．放大器電路
904、908、960、962、964．．．NMOS電晶體
906、914、915、970．．．切換開關
907、909、918、920、919、977、980、982．．．電阻
912、913、972、974．．．電容
本發明之前述及其它目標與優點，配合所附圖式及以上的「實施方式」之說明係為顯而易見，於所有圖式中相同的元件符號係指相同的元件，且其中：
第1圖為一範例圖，其例示說明一習知電壓參考電路，此習知電路由於參考電壓偏移而對一ADC之輸出造成不利的影響：
第2圖為依據本發明原則所建立的一電壓參考驅動器電路之具體實施例簡圖；
第3圖為一電壓尖峰例示說明圖，該尖峰係由一切換式電容負載於切換期間所引起，且發生於電壓參考驅動器電路之輸出；
第4圖係在與第1圖大致相同條件下，對第2圖之ADC之輸出的改良例示圖；
第5圖為一時序圖，其例示說明第2圖之參考電路之一操作模式；
第6圖為依據本發明原則所建立的一電壓參考驅動器電路之另一具體實施例簡圖；
第7A圖為依據本發明原則所建立的一電壓參考驅動器電路之另一具體實施例簡圖；
第7B圖為一表，其說明加權因子及由一真二元加權電荷調整DAC與經分割電荷調整DAC二者所吸引的電荷。
第8圖為依據本發明原則所建立的一電壓參考驅動器電路之另一具體實施例簡圖；
第9圖為依據本發明原則所建立的一電壓參考驅動器電路之又另一具體實施例簡圖
200．．．電壓參考驅動器電路
202．．．放大器電路
204、208．．．NMOS電晶體
206、244．．．切換開關
207．．．電阻
210、212、242．．．電容
214、216、218、220．．．電晶體
232．．．反相端
234．．．非反相端
236．．．輸出端
240．．．負載電路

Claims (58)

  1. 一種電子電路，經組態設定以提供一大致固定輸出電壓至一負載，至少包含：一電壓調整電路，其產生一大致固定電壓，該電壓調整電路包含一第一電晶體裝置；一緩衝電路，其耦接至該電壓調整電路，該緩衝電路包含一第二電晶體裝置，且該緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該負載；及一隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以當該負載所導致的一脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路，其中該第一電晶體裝置與該第二電晶體裝置在大致相同的電流密度下操作。
  2. 如申請專利範圍第1項所述之電子電路，其中該負載係一切換式電容負載。
  3. 如申請專利範圍第2項所述之電子電路，其中該切換式電容負載係為一類比至數位轉換器之一部分。
  4. 如申請專利範圍第3項所述之電子電路，其中該隔離電路係基於一控制該類比至數位轉換器的控制訊號而 運作。
  5. 如申請專利範圍第1項所述之電子電路，其中該第一電晶體裝置與該第二電晶體裝置為N型MOSFET電晶體。
  6. 如申請專利範圍第2項所述之電子電路，其中該隔離電路與該切換式電容負載同步運作。
  7. 如申請專利範圍第6項所述之電子電路，其中該隔離電路包含一切換元件。
  8. 如申請專利範圍第2項所述之電子電路，更包含一電荷儲存組件，其耦接至該第二電晶體裝置的一閘極端，其中當該隔離電路斷接該緩衝電路與該電壓調整電路時，該電荷儲存組件維持一大致固定電荷於該閘極端上。
  9. 如申請專利範圍第2項所述之電子電路，其中該電壓調整電路之至少一部分係由一充電幫浦電路供電。
  10. 一種類比至數位轉換電路，當其將一輸入訊號自類比域轉換成數位域時具有經改善精度；該類比至數位轉換電路包含： 一數位至類比轉換器電路，其具有複數個切換式電容；一電壓參考驅動器電路，其耦接至該數位至類比轉換器電路，且經組態設定以提供一大致固定輸出電壓至該等複數個切換式電容，該電壓參考驅動器電路包含：一電壓調整電路，其產生一大致固定電壓，該電壓調整電路包含在一第一電流密度下操作的一第一電晶體裝置；一緩衝電路，其耦接至該電壓調整電路，該緩衝電路包含在一第二電流密度下操作的一第二電晶體裝置，該第二電流密度與該第一電流密度大致相同，且該緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該等複數個切換式電容；一隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以當切換該等複數個切換式電容導致的一脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路；其中選擇性地斷接該緩衝電路，可大大降低或避免該脈衝傳播回至該電壓調整電路，而降低該大致固定輸出電壓之偏移，藉此改善該類比至數位轉換器之精度。
  11. 如申請專利範圍第10項所述之類比至數位轉換電路，其中該隔離電路係由一控制該類比至數位轉換器的控制訊號所控制。
  12. 一種電子電路，經組態設定以提供一大致固定輸出電壓至一負載，至少包含：複數個連結，其允許該電子電路之多個部分可選擇性地連接至複數個接地路徑中至少一者，該負載連接至一第一接地路徑；一電壓調整電路，其產生關於一第二接地路徑的一大致固定電壓；一緩衝電路，其具有一控制節點並耦接至該電壓調整電路，該緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該負載；一電荷儲存元件，其在一切換期間中耦接於該控制節點與該第一接地路徑之間；及一隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以在該切換期間當該負載所導致的一脈衝發生時或發生前，可選擇性地斷接該控制節點與該電壓調整電路，以使得被提供至該負載的該大致固定輸出電壓大致上不會受到該第一接地路徑上的電壓變化影響。
  13. 如申請專利範圍第12項所述之電子電路，其中該電壓調整電路包含一第一N型半導體，其具有一閘極端與一源極端，該閘極端被施加該電壓調整電路所產生的該大致固定電壓之偏壓，該源極被施加與該大致固定輸出電壓具有一預定關係的一電壓之偏壓。
  14. 如申請專利範圍第13項所述之電子電路，其中該緩衝電路包含一第二N型半導體，其具有連接至該控制節點的一閘極端與連接至該負載的一源極端。
  15. 如申請專利範圍第12項所述之電子電路，其中於一調整期間，該電荷儲存元件係耦接至該第二接地路徑，使得該電荷儲存元件充電至該控制電壓，該控制電壓大致不受到在該第一接地路徑中流動的電流的影響。
  16. 如申請專利範圍第12項所述之電子電路，其中該負載係一切換式電容負載。
  17. 如申請專利範圍第16項所述之電子電路，其中該切換式電容負載係為一類比至數位轉換器之一部分。
  18. 如申請專利範圍第15項所述之電路，其中當該隔離電路斷接該緩衝電路的該控制節點與該電壓調整電路時，該電荷儲存元件係基本上同步耦接至該第一接地路徑且斷接該第二接地路徑。
  19. 如申請專利範圍第18項所述之電路，其中當該隔離電路連接該緩衝電路的該控制節點與該電壓調整電路時，該電荷儲存元件係基本上同步耦接至該第二接地路徑且斷接該第一接地路徑。
  20. 如申請專利範圍第18項所述之電路，其中該隔離電路係基於一控制一類比至數位轉換器的控制訊號而運作。
  21. 如申請專利範圍第15項所述之電路，其中該等第一及第二接地路徑係相互連接於一聯合接地(star-ground)連結。
  22. 如申請專利範圍第14項所述之電路，其中在該第二N型半導體的該閘極端與該源極端間的一電壓，在該切換期間中大致上與該第一N型半導體的該閘極端與該源極端間的一電壓相同。
  23. 一種類比至數位轉換電路，當其取樣一輸入訊號並將該訊號自類比域轉換成數位域時具有經改善精度；該類比至數位轉換電路包含：一數位至類比轉換器電路，其具有複數個切換式電容；一電壓參考驅動器電路，其耦接至該數位至類比轉換器電路，且經組態設定以提供一大致固定輸出電壓至該等複數個切換式電容，該電壓參考驅動器電路包含：複數個連結，其允許該電壓參考電路之多個部分可選擇性地連接至複數個接地路徑中至少一者；一電壓調整電路，其產生一大致固定電壓； 一緩衝電路，其耦接至該電壓調整電路，該緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該等複數個切換式電容；一隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以當切換該等複數個切換式電容導致的一脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路；其中一電荷儲存元件、該緩衝電路及該等複數個切換式電容於一切換期間係耦接至一第一接地路徑，使得於該切換期間該大致固定輸出電壓可大致維持住，而不受到該第一接地路徑內電壓降之影響。
  24. 如申請專利範圍第23項所述之類比至數位轉換電路，其中該隔離電路及該電荷儲存元件至該第一接地路徑之耦接，係由一控制該類比至數位轉換器的控制訊號所控制。
  25. 如申請專利範圍第23項所述之類比至數位轉換電路，其中當該隔離電路斷接該緩衝電路與該電壓調整電路時，該電荷儲存元件係基本上同步自一第二接地路徑耦接至該第一接地路徑且斷接該第二接地路徑。
  26. 如申請專利範圍第23項所述之類比至數位轉換電路，其中當該隔離電路連接該緩衝電路與該電壓調整電 路時，該電荷儲存元件係基本上同步自該第一接地路徑耦接至一第二接地路徑。
  27. 如申請專利範圍第26項所述之類比至數位轉換電路，其中該調整電路產生的該大致固定電壓，係相對於該第二接地路徑中一參考點而大致固定。
  28. 如申請專利範圍第26項所述之類比至數位轉換電路，其中該等第一及第二接地路徑係相互連接於一聯合接地(star-ground)連結。
  29. 一種電子電路，經組態設定以提供一大致固定輸出電壓至複數個負載，至少包含：一電壓調整電路，其產生一大致固定電壓；一第一緩衝電路，其耦接至該電壓調整電路，該第一緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至一第一負載；一第二緩衝電路，其耦接至該電壓調整電路，該第二緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至一第二負載；及一隔離電路，其耦接至該電壓調整電路及該第等一及第二緩衝電路，用以在一切換期間當該等複數個負載所導致的一脈衝發生時或發生前，可選擇性地斷接該等第一及第二緩衝電路與該電壓調整電路。
  30. 如申請專利範圍第29項所述之電子電路，其中該等第一及第二負載係切換式電容負載。
  31. 如申請專利範圍第30項所述之電子電路，其中該等第一及第二切換式電容負載係為一類比至數位轉換器之一部分。
  32. 如申請專利範圍第31項所述之電子電路，其中該類比至數位轉換器係一逐步逼近類比至數位轉換器，且其中該第一切換式電容負載係一MDAC，而該第二切換式電容負載係一LDAC。
  33. 如申請專利範圍第30項所述之電子電路，更包含一第三緩衝電路及一第三切換式電容負載。
  34. 如申請專利範圍第31項所述之電子電路，其中該隔離電路係基於一控制該類比至數位轉換器的控制訊號而運作。
  35. 如申請專利範圍第30項所述之電子電路，其中該隔離電路係基本上與該等第一及第二切換式電容負載同步運作。
  36. 如申請專利範圍第29項所述之電子電路，其中該第一負載係一處理一第一類比輸入訊號之第一類比至數位轉換器電路之一部分，該第二負載係一處理一第二類比輸入訊號之第二類比至數位轉換器電路之一部分，且其中該第一類比輸入訊號基本上不受該第二類比輸入訊號之影響。
  37. 一種類比至數位轉換電路，當其取樣一輸入訊號並將該自類比域轉換成數位域時具有經改善精度；該類比至數位轉換電路包含：一數位至類比轉換器電路，其具有複數個切換式電容，其包含一MDAC及一LDAC；一電壓參考驅動器電路，其耦接至該數位至類比轉換器電路，且經組態設定以提供一大致固定輸出電壓至該等複數個切換式電容，該電壓參考驅動器電路包含：一電壓調整電路，其產生一大致固定電壓；一第一緩衝電路，其耦接至該電壓調整電路，該第一緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該MDAC；一第二緩衝電路，其耦接至該電壓調整電路，該第二緩衝電路依據該電壓調整電路產生的該大致固定電壓，來提供該大致固定輸出電壓至該LDAC；及一隔離電路，其耦接至該電壓調整電路及該等第一及第二緩衝電路，用以在該等複數個切換式電容導致的一 脈衝發生時或發生前，可選擇性地斷接該等第一及第二緩衝電路與該電壓調整電路；其中選擇性地斷接該等第一及第二緩衝電路，可大大降低或避免該脈衝傳播回至該電壓調整電路。
  38. 如申請專利範圍第37項所述之類比至數位轉換電路，其中該隔離電路與該MDAC及LDAC同步運作。
  39. 一種電子電路，其接收一大致固定輸入電壓並經組態設定以提供一大致固定輸出電壓至一負載，該電子電路至少包含：一電壓調整電路，其依據該大致固定輸入電壓來產生一大致固定偏壓；一緩衝電路，其依據一大致固定推動偏壓，來提供該大致固定輸出電壓；及一電壓推動器隔離電路，其耦接至該電壓調整電路及該緩衝電路，當該負載所導致的一脈衝發生時或發生前，該電壓推動器隔離電路可選擇性地斷接該緩衝電路與該電壓調整電路，該電壓推動器隔離電路係經組態設定以於一切換期間提供該推動偏壓至該緩衝電路。
  40. 如申請專利範圍第39項所述之電子電路，其中該負載係一切換式電容負載。
  41. 如申請專利範圍第40項所述之電子電路，其中該切換式電容負載係為一類比至數位轉換器之一部分。
  42. 如申請專利範圍第41項所述之電子電路，其中該電壓推動器隔離電路包含一第一電荷儲存裝置，當該電壓推動器隔離電路斷接該電壓調整電路與該緩衝電路時，該裝置之一第一端之電位係增加。
  43. 如申請專利範圍第42項所述之電子電路，其中該電壓推動器隔離電路係基於一控制訊號而運作，該控制訊號係取自一時間訊號用以控制該類比至數位轉換器。
  44. 如申請專利範圍第40項所述之電子電路，其中該電壓推動器隔離電路與該切換式電容負載同步運作。
  45. 如申請專利範圍第44項所述之電子電路，其中該電壓推動器隔離電路包含：一第一電荷儲存裝置，當該電壓推動器隔離電路斷接該電壓調整電路與該緩衝電路時，該裝置之一第一端之電位係增加；及一第二電荷儲存裝置，其一端連接至該第一電荷儲存裝置之一第二端。
  46. 如申請專利範圍第44項所述之電子電路，其中該 推動偏壓超過一供應電壓。
  47. 如申請專利範圍第39項所述之電子電路，其中該電壓調整電路包含一第一互導元件、一第一電阻及一第二電阻，及其中該緩衝電路包含一第二互導元件及一第三電阻，且其中該等第一、第二及第三電阻係經比例分配，使得該第一及第二互導元件於一切換期間具有大致相同電流密度及端對端電壓。
  48. 如申請專利範圍第44項所述之電子電路，其中該電壓推動器隔離電路包含複數個電容，其具有一共同節點，該共同節點於切換期間連接至該緩衝電路之一輸入節點，且其中該等複數個電容之該共同節點於一調整期間係充電至該電壓調整電路產生的該大致固定偏壓。
  49. 如申請專利範圍第39項所述之電子電路，更包含用以改善功率供應斥拒比之電路系統。
  50. 如申請專利範圍第39項所述之電子電路，其中該用以改善功率供應斥拒比之電路系統，包括提供一第一經調整電壓之電路系統，該第一經調整電壓係作為該電壓調整電路之至少一部分的電源。
  51. 如申請專利範圍第50項所述之電子電路，其中該用以改善功率供應斥拒比之電路系統，包括提供一第二經調整電壓之電路系統，該第二經調整電壓係作為該緩衝電路之電源，其中當該電壓推動器隔離電路斷接該電壓調整電路與該緩衝電路時，該第二經調整電壓係大於該第一經調整電壓。
  52. 一種類比至數位轉換電路，當其將一輸入訊號自類比域轉換成數位域時具有經改善精度；該類比至數位轉換電路包含：一數位至類比轉換器電路，其具有複數個切換式電容；一電壓參考驅動器電路，其耦接至該數位至類比轉換器電路，且經組態設定以提供一大致固定輸出電壓至該等複數個切換式電容，該電壓參考驅動器電路包含：一電壓調整電路，其產生一大致偏壓；一緩衝電路，其依據一大致固定推動偏壓，來提供該大致固定輸出電壓；一電壓推動隔離電路，其耦接至該電壓調整電路及該緩衝電路，用以當切換該等複數個切換式電容導致的一脈衝發生時或發生前，可選擇性地斷接該緩衝電路與該電壓調整電路，該電壓推動器隔離電路係經組態設定以於一切換期間提供該推動偏壓至該緩衝電路；其中選擇性地斷接該緩衝電路，可大大降低或避免該脈衝傳播回至該電壓調整電路，而降低該大致固定輸出 電壓之偏移。
  53. 如申請專利範圍第52項所述之類比至數位轉換電路，其中該電壓推動隔離電路包含一第一電荷儲存裝置，當該電壓推動器隔離電路斷接該電壓調整電路與該緩衝電路時，該裝置之一第一端之電位係增加。
  54. 如申請專利範圍第52項所述之類比至數位轉換電路，其中該電壓推動器隔離電路係基於一控制訊號而運作，該控制訊號係取自一時間訊號用以控制該類比至數位轉換器。
  55. 如申請專利範圍第52項所述之類比至數位轉換電路，其中該電壓推動器隔離電路包含：一第一電荷儲存裝置，當該電壓推動器隔離電路斷接該電壓調整電路與該緩衝電路時，該裝置之一第一端之電位係增加；及一第二電荷儲存裝置，其一端連接至該第一電荷儲存裝置之一第二端。
  56. 如申請專利範圍第52項所述之類比至數位轉換電路，其中該推動偏壓超過一供應電壓。
  57. 如申請專利範圍第52項所述之類比至數位轉換電 路，其中該電壓調整電路包含一第一互導元件、一第一電阻及一第二電阻，及其中該緩衝電路包含一第二互導元件及一第三電阻，且其中該等第一、第二及第三電阻係經比例分配，使得該第一及第二互導元件於切換期間具有大致相同電流密度及端對端電壓。
  58. 如申請專利範圍第52項所述之類比至數位轉換電路，其中該電壓推動器隔離電路包含複數個電容，其具有一共同節點，該共同節點於切換期間連接至該緩衝電路之一輸入節點，且其中該等複數個電容之該共同節點於一調整期間係充電至該電壓調整電路產生的該大致固定偏壓。
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