JP2011108153A - 半導体装置 - Google Patents

Abstract

【課題】出力電圧から電源供給される回路を安定に動作させる。
【解決手段】第１の電位を基準とした基準電圧Ｖｅｒｆ１を入力するＶＲＥＦ１補正回路２と、第２の電位を基準として入力端の電圧に比例する出力電圧Ｖｉｎｔを発生する内部電源発生回路１と、を備え、ＶＲＥＦ１補正回路２は、基準電圧Ｖｅｒｆ１に比例する電流値を有する定電流を発生する定電流源４と、定電流が供給されると共に一端を出力回路の入力端に接続し、他端を第２の電位に接続する抵抗素子Ｒ３と、を備える。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、降圧電位を発生する半導体装置に係る。

半導体装置において、内部電源として用いられる降圧電位を発生する回路が広く知られている。例えば、特許文献１には、出力トランジスタの飽和を確実に防止できるとともに、その飽和を防止するために設置されたトランジスタの飽和をも防止するレギュレータ回路が記載されている。また、特許文献２には、２種類の降圧回路を電圧領域に応じて使い分けることで、広い電圧領域において集積回路の待機時、活性時ともに、消費電流の大小にかかわらず安定した内部降圧電位を供給することができる半導体集積回路が記載されている。

図３は、特許文献１、２等において記載される降圧回路の主要部の回路図である。図３において、降圧回路である内部電源発生回路１は、降圧電位を出力する素子として、ＰＭＯＳトランジスタを用いた回路であり、ＰＭＯＳトランジスタＰ１と、オペアンプ回路ＯＰ１と、２個の抵抗素子Ｒ１、Ｒ２とから構成される。

オペアンプ回路ＯＰ１は、非反転端子（＋）をノードＶＦＢ１に接続し、反転端子（−）をノードＶＲＥＦ１に接続し、出力端子をノードＶＧ１に接続する。ＰＭＯＳトランジスタＰ１は、外部電源電位を与えるノードＶＥＸＴにソースを接続し、負荷回路の内部電源として出力電圧である電位Ｖｉｎｔを発生するノードＶＩＮＴにドレインを接続し、ノードＶＧ１にゲートを接続する。また、抵抗素子Ｒ１はノードＶＩＮＴとノードＶＦＢ１間に接続され、抵抗素子Ｒ２はノードＶＦＢ１と接地ＧＮＤ２間に接続され、電位Ｖｉｎｔを２個の抵抗素子Ｒ１、Ｒ２の抵抗値の比で分割した中間電位をノードＶＦＢ１に供給する。さらに、ノードＶＲＥＦ１には基準電圧発生回路５の出力端が接続され、外部電源が立ち上がっている状態では常に安定した基準電位Ｖｒｅｆ１が与えられる。

以上のような構成において、オペアンプ回路ＯＰ１の出力ノードＶＧ１は、オペアンプ回路ＯＰ１の２つの入力端に接続されるノードＶＲＥＦ１とノードＶＦＢ１の電位が等しくなるような電位で安定する。出力ノードＶＧ１の電位に従って、ＰＭＯＳトランジスタＰ１を介して外部電源電位ＶＥＸＴからノードＶＩＮＴへ供給される電流が決まり、これによって電位Ｖｉｎｔが決まる。ここで、ノードＶＩＮＴの負荷電流が増加し、過渡的に電位Ｖｉｎｔがわずかに低下した場合、抵抗素子Ｒ１、Ｒ２の抵抗比に従って、ノードＶＦＢ１の電位もわずかに低下する。オペアンプ回路ＯＰ１は、このノードＶＦＢ１の電位の低下を検知すると、この変動を増幅して、ノードＶＧ１の電位が低下するようにフィードバックをかける。この結果、ＰＭＯＳトランジスタＰ１を介してノードＶＩＮＴへ供給される電流が増加し、電位Ｖｉｎｔは回復してゆく。この様な帰還経路によって常にノードＶＦＢ１の電位をモニターすることで、ノードＶＩＮＴは所定の電位Ｖｉｎｔに設定される。

特許第２６９８７０２号公報 特許第３４３１４４６号公報

以下の分析は本発明において与えられる。

ＤＲＡＭ等の大容量、大電流のメモリ等の半導体装置を設計する際、電源およびＧＮＤ配線は、チップ内部の電源およびＧＮＤが動作状態であってもほとんどＩＲ―Ｄｒｏｐの影響を受けないように強化して設計しなければならない。しかし、パッケージやチップ面積等の制限によって電源およびＧＮＤ配線を十分に強化できない場合がある。この場合、配線抵抗が高い状態で動作すると大電流が発生する箇所で局所的にＧＮＤが浮く（ＧＮＤの電位が上昇する）ため、基準電圧発生部のＧＮＤと動作状態にある箇所のＧＮＤ間に電位差が生じ、ＧＮＤ浮きにより内部電源電位が相対的に小さくなり、アクセス遅延等の誤動作の原因になる。

例えば、図３において、Ｖｒｅｆ１を発生する基準電圧発生回路５における接地ＧＮＤ１と内部電源電位発生回路１における接地ＧＮＤ２との間に電位差Ｖｇｎｄ２が生じたとする。この場合、ＧＮＤ１を基準とするノードＶＲＥＦ１の電位Ｖｒｅｆ１は一定であるので、ＧＮＤ２から見たノードＶＩＮＴの電位Ｖｉｎｔは、抵抗素子Ｒ１の抵抗値をｒ１、抵抗素子Ｒ２の抵抗値をｒ２とすると、以下の式（１）で表される。
Ｖｉｎｔ＝（Ｖｒｅｆ１−Ｖｇｎｄ２）＊（ｒ１／ｒ２＋１） ・・・式（１）

式（１）において、ＧＮＤ１の電位よりもＧＮＤ２の電位が高くなる（Ｖｇｎｄ２＞０）と、電位Ｖｉｎｔが低下してＶＩＮＴ−ＧＮＤ２間に接続されている回路のアクセス遅延等の誤動作の原因となる。一方、ＧＮＤ１の電位よりもＧＮＤ２の電位が低くなる（Ｖｇｎｄ２＜０）と、電位Ｖｉｎｔが上昇して耐圧違反となり故障の原因となる可能性が高まる。

本発明の１つのアスペクト（側面）に係る半導体装置は、第１の電位を基準とした基準電圧を入力する基準電圧補正回路と、第２の電位を基準として入力端の電圧に比例する出力電圧を発生する出力回路と、を備え、基準電圧補正回路は、基準電圧に比例する電流値を有する定電流を発生する定電流源回路と、定電流が供給されると共に一端を出力回路の入力端に接続し、他端を第２の電位に接続する第１の抵抗素子と、を備える。

本発明によれば、第１および第２の電位に電位差が生じても出力電圧の変動を抑制することができる。したがって、出力電圧で電源供給される回路を安定に動作させることができる。

本発明の実施例に係る半導体装置の回路図である。 本発明の実施例に係る半導体装置の詳細を示す回路図である。 従来の降圧回路の主要部の回路図である。

本発明の実施形態に係る半導体装置は、第１の電位を基準とした基準電圧（図１のｖｅｒｆ１）を入力する基準電圧補正回路（図１の２に相当）と、第２の電位を基準として入力端の電圧に比例する出力電圧を発生する出力回路（図１の１に相当）と、を備え、基準電圧補正回路は、基準電圧に比例する電流値を有する定電流を発生する定電流源回路（図１の４に相当）と、定電流が供給されると共に一端を出力回路の入力端に接続し、他端を第２の電位に接続する第１の抵抗素子（図１のＲ３に相当）と、を備える。

半導体装置において、第１および第２の電位は、接地配線における電位差を有する２点におけるそれぞれの電位であってもよい。

半導体装置において、基準電圧補正回路は、基準電圧に比例する内部電流を発生し、内部電流に比例する定電流を発生するように定電流源回路を駆動する電流調整回路（図１の３に相当）をさらに備えてもよい。

半導体装置において、電流調整回路は、反転入力端子に基準電圧が与えられる演算増幅器（図２のＯＰ２に相当）と、ソースを所定の電源に接続し、ゲートを演算増幅器の出力に接続し、ドレインを演算増幅器の非反転入力端子に接続する第１のＭＯＳトランジスタ（図２のＰ２に相当）と、一端を第１のＭＯＳトランジスタのドレインに接続し、他端を第１の電位に接続する第２の抵抗素子（図２のＲ４に相当）と、を備え、定電流源回路は、ソースを所定の電源に接続し、ゲートを演算増幅器の出力に接続し、ドレインから定電流を第１の抵抗素子に供給する、第１のＭＯＳトランジスタと同一の導電型の第２のＭＯＳトランジスタ（図２のＰ３に相当）を備えてもよい。

以上のような半導体装置によれば、出力回路の出力電圧（図１のＶｉｎｔに相当）は、第１および第２の電位における電位差によらず一定の電位になる。すなわち、第１および第２の電位に電位差が生じても、出力電圧で電源供給される内部回路は、電源電圧が一定の電位であって安定に動作する。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の実施例に係る半導体装置の回路図である。図１において、図３と同一の符号は同一物を表し、その説明を省略する。半導体装置は、内部電源発生回路１、ＶＲＥＦ１補正回路２、基準電圧発生回路５を備える。

ＶＲＥＦ１補正回路２は、電流調整回路３、定電流源４、抵抗素子Ｒ３を備え、電位Ｖｒｅｆ１を入力して補正し、電位Ｖｒｅｆ１ｇとして内部電源発生回路１に出力する。

電流調整回路３は、ノードＶＲＥＦ１において基準電圧発生回路５から基準電位Ｖｒｅｆ１を入力し、定電流源４の電流値調整電圧をノードＶＧ２に出力する。定電流源４は、ノードＶＧ２における電流値調整電圧に基づいた定電流を抵抗素子Ｒ３を介してＧＮＤ２に流す。ここで定電流源４と抵抗素子Ｒ３との接続点であるノードＶＲＥＦ１Ｇは、内部電源発生回路１の入力端に接続される。

電流調整回路３は、定電流源４における定電流Ｉ２を以下の式（２）となるようにノードＶＧ２の電圧を調整して定電流源４を駆動する。
Ｉ２＝Ｖｒｅｆ１／ｒ４ ・・・式（２）
ただし、ｒ４は、変換係数に相当する等価抵抗値である。

ここで抵抗素子Ｒ３の抵抗値をｒ３とする。定電流源４に流れる電流Ｉ２が抵抗素子Ｒ３に流れるので、ＧＮＤ１を基準としたノードＶＲＥＦ１Ｇの電位Ｖｒｅｆ１ｇは、ＧＮＤ１に対するＧＮＤ２の電位差をＶｇｎｄ２とすると、式（３）で表される。
Ｖｒｅｆ１ｇ−Ｖｇｎｄ２＝ｒ３＊Ｉ２ ・・・式（３）

式（２）を式（３）に代入すると、以下の式（４）が得られる。
Ｖｒｅｆ１ｇ−Ｖｇｎｄ２＝ｒ３／ｒ４＊Ｖｒｅｆ１ ・・・式（４）

ノードＶＲＥＦ１Ｇにおいて、電位「ｒｅｆ１ｇ−Ｖｇｎｄ２」が内部電源発生回路１に入力されるので、ＧＮＤ２を基準とする電位Ｖｉｎｔは、式（４）を式（１）に代入して、Ｖｇｎｄ２の項が打ち消され、以下の式（５）として表される。
Ｖｉｎｔ＝Ｖｒｅｆ１＊ｒ３／ｒ４＊（ｒ１／ｒ２＋１） ・・・式（５）

式（５）によれば、Ｖｉｎｔは、Ｖｇｎｄ２によらず一定の電位になる。すなわち、内部電源発生回路１の出力電圧であるＶｉｎｔは、ＧＮＤ１およびＧＮＤ２に電位差が生じても、その影響を受けず一定の電位となる。

次に、ＶＲＥＦ１補正回路２の具体的な回路構成について説明する。図２は、本発明の実施例に係る半導体装置の詳細を示す回路図である。図２において、図１と同一の符号は同一物を表し、その説明を省略する。電流調整回路３は、オペアンプ回路ＯＰ２と、ＰＭＯＳトランジスタＰ２と、抵抗素子Ｒ４から構成され、定電流源４は、ＰＭＯＳトランジスタＰ３から構成される。

オペアンプ回路ＯＰ２は、非反転入力（＋）端子をノードＶＦＢ２に接続し、反転入力（−）端子をノードＶＲＥＦ１に接続し、出力端子をノードＶＧ２に接続することで、ＰＭＯＳトランジスタＰ２、Ｐ３のゲート電位を制御する。ＰＭＯＳトランジスタＰ２は、ソースをノードＶＲＥＦ２に接続し、ドレインをノードＶＦＢ２に接続し、ゲートをノードＶＧ２に接続する。また、抵抗素子Ｒ４はノードＶＦＢ２とＧＮＤ１間に接続される。

ＰＭＯＳトランジスタＰ３は、ソースをノードＶＲＥＦ２に接続し、ドレインをノードＶＲＥＦ１Ｇに接続し、ゲートをノードＶＧ２に接続する。また、抵抗素子Ｒ３はノードＶＲＥＦ１ＧとＧＮＤ２間に接続される。ＰＭＯＳトランジスタＰ３に流れる電流がＶＲＥＦ１Ｇ−ＧＮＤ２間に流れることによりノードＶＲＥＦ１Ｇの電位Ｖｒｅｆ１ｇが決定される。

ノードＶＲＥＦ２は、ＩＲ−ＤＲＯＰのないノードＶＥＸＴ（電源分離等で作成可能）に接続される。あるいは、ノードＶＲＥＦ２の電位は、基準電圧発生回路５から発生させた第２の基準電圧であっても良い。但し、ノードＶＲＥＦ２の電位は、ＰＭＯＳトランジスタＰ２、Ｐ３が飽和領域で動作するような電位である必要がある。

このような構成の電流調整回路３において、オペアンプ回路ＯＰ２の出力であるノードＶＧ２は、オペアンプ回路ＯＰ２の非反転入力端子および反転入力端子に接続されるノードＶＲＥＦ１とノードＶＦＢ２の電位が等しくなるような電位で安定する。

抵抗素子Ｒ４に流れる電流Ｉ１は、ＰＭＯＳトランジスタＰ２に流れる電流と等しく、抵抗素子Ｒ４の抵抗値をｒ４とすると、以下の式（６）のように表される。
Ｉ１＝Ｖｒｅｆ１／ｒ４ ・・・式（６）

ここでＰＭＯＳトランジスタＰ２、Ｐ３は、同じサイズ、すなわち同じＷ／Ｌで構成されるものとする。ＰＭＯＳトランジスタＰ２、Ｐ３は、Ｗ／Ｌが等しくゲートソース間の電位が等しいので、飽和領域で動作している状態において、ＰＭＯＳトランジスタＰ３に流れる電流Ｉ２は、
Ｉ２＝Ｉ１ ・・・式（７）
となる。

式（６）、（７）が意味する所は、式（２）で示したｒ４が抵抗素子Ｒ４によって実現されることを示している。

ここで抵抗素子Ｒ３の抵抗値ｒ３は、抵抗素子Ｒ２の抵抗値と等しくｒ２とする。また、抵抗素子Ｒ４の抵抗値ｒ４は、抵抗素子Ｒ１の抵抗値と等しくｒ１とする。この場合、式（５）は、式（８）に示すように簡単化して表される。
Ｖｉｎｔ＝Ｖｒｅｆ１＊（ｒ２／ｒ１）＊（ｒ１／ｒ２＋１）＝Ｖｒｅｆ１＊（ｒ２／ｒ１＋１） ・・・式（８）

以上、内部降圧電源のＧＮＤ補正方法について説明したが、本発明は、これに限定することなく他の分野にも適用することができる。例えば、ＧＮＤ１を基準に作成したＶｉｎｔとＧＮＤ２を基準に作成したＶｉｎｔとを比較することによりＧＮＤ浮きをモニターする回路に適用することもできる。さらに、ＧＮＤ２を別のアナログ電位に置き換えれば、電位差をアナログ電位分シフトすることができるので、アナログ電位のレベルシフターとしても適用可能である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 内部電源発生回路
２ ＶＲＥＦ１補正回路
３ 電流調整回路
４ 定電流源
５ 基準電圧発生回路
ＯＰ１、ＯＰ２ オペアンプ回路
Ｐ１、Ｐ２、Ｐ３ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗素子

Claims (4)

1. 第１の電位を基準とした基準電圧を入力する基準電圧補正回路と、
   第２の電位を基準として入力端の電圧に比例する出力電圧を発生する出力回路と、
   を備え、
   前記基準電圧補正回路は、
   前記基準電圧に比例する電流値を有する定電流を発生する定電流源回路と、
   前記定電流が供給されると共に一端を前記出力回路の入力端に接続し、他端を前記第２の電位に接続する第１の抵抗素子と、
   を備えることを特徴とする半導体装置。
2. 前記第１および第２の電位は、接地配線における電位差を有する２点におけるそれぞれの電位であることを特徴とする請求項１記載の半導体装置。
3. 前記基準電圧補正回路は、前記基準電圧に比例する内部電流を発生し、前記内部電流に比例する前記定電流を発生するように前記定電流源回路を駆動する電流調整回路をさらに備えることを特徴とする請求項１記載の半導体装置。
4. 前記電流調整回路は、
   反転入力端子に前記基準電圧が与えられる演算増幅器と、
   ソースを所定の電源に接続し、ゲートを前記演算増幅器の出力に接続し、ドレインを前記演算増幅器の非反転入力端子に接続する第１のＭＯＳトランジスタと、
   一端を前記第１のＭＯＳトランジスタのドレインに接続し、他端を前記第１の電位に接続する第２の抵抗素子と、
   を備え、
   前記定電流源回路は、
   ソースを前記所定の電源に接続し、ゲートを前記演算増幅器の出力に接続し、ドレインから前記定電流を前記第１の抵抗素子に供給する、前記第１のＭＯＳトランジスタと同一の導電型の第２のＭＯＳトランジスタを備えることを特徴とする請求項３記載の半導体装置。

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