KR100753034B1 - 내부 전원전압 발생 회로 - Google Patents

Abstract

본 발명은 내부 전원전압 발생 회로에 관한 것으로서, 특히, 반도체 메모리 소자의 초기 파워 업 동작시 기준전압이 생성되기 이전의 내부 전원전압을 안정적으로 제어할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 기준전압이 생성되기 이전까지 리셋신호를 활성화시켜 출력하고, 기준전압이 생성된 이후에 리셋신호를 비활성화시켜 출력하는 내부 전원 리셋 제어부와, 리셋신호의 비활성화시 기준전압과 내부 전원전압의 분할전압을 비교하여 내부 전원전압을 생성하기 위한 구동신호를 출력하고, 리셋신호의 활성화시 구동신호를 하이로 프리차지시켜 내부 전원전압의 생성 경로를 차단하여 내부 전원전압이 발생되지 않도록 하는 내부전원 발생부를 구비하여 초기의 파워 업 동작시 내부 전원전압이 외부 전원전압을 따라 상승하는 것을 방지하도록 한다.

메모리, 내부전원, 파워-업, 기준전압

Description

내부 전원전압 발생 회로{Circuit for generating internal power voltage}

도 1은 종래의 내부 전원전압 발생 회로에 관한 구성도.

도 2는 도 1의 내부 전원 발생부에 관한 상세 회로도.

도 3은 도 2의 증폭부에 관한 상세 회로도.

도 4는 종래의 내부 전원전압 발생 회로에 관한 동작 타이밍도.

도 5는 본 발명에 따른 내부 전원전압 발생 회로에 관한 구성도.

도 6은 도 5의 내부전원 발생부 및 내부 전원 리셋 제어부에 관한 상세 회로도.

도 7은 도 6의 내부전원 발생부에 관한 상세 회로도.

도 8은 본 발명에 따른 내부 전원전압 발생 회로에 관한 동작 타이밍도.

본 발명은 내부 전원전압 발생 회로에 관한 것으로서, 특히, 반도체 메모리 소자의 초기 파워 업 동작시 기준전압이 생성되기 이전의 내부 전원전압을 안정적 으로 제어할 수 있도록 하는 기술이다.

도 1은 종래의 내부 전원전압 발생 회로에 관한 구성도이다.

종래의 내부 전원전압 발생 회로는 기준전압 발생부(10), 내부 전원 발생부(20) 및 내부 회로(30)를 구비한다.

여기서, 기준전압 발생부(10)는 외부 전원전압 VEXT를 입력받아 기준전압 VREF을 발생한다. 그리고, 내부 전원 발생부(20)는 외부 전원전압 VEXT과 기준전압 VREF에 따라 내부 전원전압 VINT를 내부 회로(30)의 전원으로 공급한다.

도 2는 도 1의 내부 전원 발생부(20)에 관한 상세 회로도이다.

내부 전원 발생부(20)는 차동증폭기(21), 전원 구동부(22) 및 저항 분할부(23)를 구비한다.

여기서, 차동증폭기(21)는 동작 활성화 신호 EN1의 제어에 따라 기준전압 VREF과 분할전압 VD을 비교하고, 그 비교 결과에 따라 구동신호 SWB의 전압 레벨을 제어한다.

그리고, 전원 구동부(22)는 외부 전원전압 VEXT 인가단과 내부 전원전압 VINT 출력단 사이에 연결되어 게이트 단자를 통해 구동신호 SWB가 인가되는 PMOS트랜지스터 P1를 구비한다. 저항 분할부(23)는 내부 전원전압 VINT 출력단과 접지전압단 사이에 직렬 연결되어 내부 전원전압 VINT의 분할전압 VD을 출력하는 저항 R1,R2을 구비한다.

도 3은 도 2의 차동증폭기(21)에 관한 상세 회로도이다.

차동증폭기(21)는 PMOS트랜지스터 P2,P3와, NMOS트랜지스터 N1~N3를 구비한 다.

여기서, PMOS트랜지스터 P2,P3는 공통 소스 단자를 통해 외부 전원전압 VEXT가 인가되고, 게이트 단자가 공통 연결된다. NMOS트랜지스터 N1,N2는 PMOS트랜지스터 P2,P3와 NMOS트랜지스터 N3 사이에 연결되어, 각각의 게이트 단자를 통해 기준전압 VREF과 분할전압 VD이 인가된다. NMOS트랜지스터 N3는 NMOS트랜지스터 N1,N2와 접지전압단 사이에 연결되어 게이트 단자를 통해 동작 활성화 신호 EN1가 인가된다.

이러한 구성을 갖는 종래의 내부 전원전압 발생 회로에 관한 동작 과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 외부 전원전압 VEXT가 인가되면 기준전압 발생부(10)는 기준전압 VREF을 생성한다. 그리고, 동작 활성화 신호 EN1에 의해 차동증폭기(21)가 활성화되면, 기준전압 VREF과 내부 전원전압 VINT의 저항 분배 전압인 분할전압 VD이 차동증폭기(21)에 각각 인가된다.

이후에, 차동증폭기(21)는 기준전압 VREF과 분할전압 VD을 비교하여, 내부 전원전압 VINT의 레벨에 따라 구동신호 SWB를 제어한다. PMOS트랜지스터 P1는 구동신호 SWB에 따라 내부 전원전압 VINT을 일정한 레벨로 유지시킨다. 여기서, 내부 전원전압 VINT=((R1+R2)/R2)*VREF로 유지된다.

만약, 내부 전원전압 VINT가 기설정된 내부 전원전압 VINT=((R1+R2)/R2)*VREF 레벨 이하로 강하될 경우, NMOS트랜지스터 N1의 게이트 소스 전압 Vgs가 NMOS트랜지스터 N2의 게이트 소스 전압 Vgs 보다 커지게 된다. 이 에 따라, 구동신호 SWB의 전압 레벨이 낮아지게 되고, PMOS트랜지스터 P1의 구동 능력이 커지게 되어 내부 전원전압 VINT의 레벨을 상승시킨다.

반면에, 내부 전원전압 VINT가 기설정된 내부 전원전압 VINT=((R1+R2)/R2)*VREF 레벨 이상으로 상승할 경우, NMOS트랜지스터 N1의 게이트 소스 전압 Vgs가 NMOS트랜지스터 N2의 게이트 소스 전압 Vgs 보다 작아지게 된다. 이에 따라, 구동신호 SWB의 전압 레벨이 상승하게 되고, PMOS트랜지스터 P1의 구동 능력이 작아지게 되어 내부 전원전압 VINT 레벨을 하강시킨다.

따라서, 구동신호 SWB의 제어에 의해 내부 전원전압 VINT의 레벨이 상승 또는 하강하게 되어, 내부 회로(30)에 기설정된 내부 전원전압 VINT을 안정적으로 공급할 수 있도록 한다.

그런데, 이러한 종래의 내부 전원전압 발생 회로는, 초기의 파워 업 동작시 외부 전원전압 VEXT가 인가되면, 도 3에 도시된 바와 같이, 기준전압 VREF이 생성되기 이전에 내부 전원전압 VINT이 외부 전원전압 VEXT의 영향을 받아 목표로 하는 레벨의 전압(B)보다 높게 상승하게 된다. 이러한 경우 내부 회로(30)의 오동작을 유발할 수 있는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 반도체 메모리 소자의 초기 파워 업 동작시 기준전압이 생성되기 이전의 내부 전원전압을 안정적으로 제어하여 내부 회로의 오동작을 방지할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 내부 전원전압 발생 회로는, 기준전압이 생성되기 이전까지 리셋신호를 활성화시켜 출력하고, 기준전압이 생성된 이후에 리셋신호를 비활성화시켜 출력하는 내부 전원 리셋 제어부; 및 리셋신호의 비활성화시 기준전압과 내부 전원전압의 분할전압을 비교하여 내부 전원전압을 생성하기 위한 구동신호를 출력하고, 리셋신호의 활성화시 구동신호를 하이로 프리차지시켜 내부 전원전압의 생성 경로를 차단하는 내부전원 발생부를 구비함을 특징으로 하는 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 5는 본 발명에 따른 내부 전원전압 발생 회로에 관한 구성도이다.

본 발명은 기준전압 발생부(100), 내부전원 리셋 제어부(200), 내부 전원 발생부(300) 및 내부회로(400)를 구비한다.

여기서, 기준전압 발생부(100)는 외부 전원전압 VEXT를 입력받아 기준전압 VREF을 발생한다. 그리고, 내부전원 리셋 제어부(200)는 기준전압 VREF에 따라 리셋신호 RSTB를 생성하여 내부 전원 발생부(300)를 리셋시킨다. 이에 따라, 초기 파워 업 동작시 기준전압 VREF이 생성되어 안정화된 레벨에 도달하기 이전까지 내부 전원전압 VINT이 외부 전원전압 VEXT를 따라 상승하는 것을 방지한다. 내부 전원 발생부(300)는 외부 전원전압 VEXT, 기준전압 VREF 및 리셋신호 RSTB에 따라 내부 전원전압 VINT를 내부 회로(400)의 전원으로 공급한다.

도 6은 도 5의 내부전원 리셋 제어부(200)와 내부 전원 발생부(300)에 관한 상세 회로도이다.

먼저, 내부전원 리셋 제어부(200)는 저항 R5, NMOS트랜지스터 N4 및 인버터 IV1를 구비한다. 여기서, 저항 R5는 외부 전원전압 VEXT과 노드 (A) 사이에 연결된다. 그리고, NMOS트랜지스터 N4는 노드 (A)와 접지전압단 사이에 연결되어 게이트 단자를 통해 기준전압 VREF가 인가된다. 인버터 IV1는 노드 (A)의 출력신호를 반전한다.

그리고, 내부전원 발생부(300)는 차동증폭기(310), 전원 구동부(320) 및 저항 분할부(330)를 구비한다.

여기서, 차동증폭기(310)는 동작 활성화 신호 EN2와 리셋신호 RSTB의 제어에 따라 기준전압 VREF과 분할전압 VD을 비교하고, 그 비교 결과에 따라 구동신호 SWB의 전압 레벨을 제어한다.

그리고, 전원 구동부(320)는 외부 전원전압 VEXT 인가단과 내부 전원전압 VINT 출력단 사이에 연결되어 게이트 단자를 통해 구동신호 SWB가 인가되는 PMOS트랜지스터 P4를 구비한다. 저항 분할부(330)는 내부 전원전압 VINT 출력단과 접지전압단 사이에 직렬 연결되어 내부 전원전압 VINT의 분할전압 VD을 출력하는 저항 R3,R4을 구비한다.

도 7은 도 6의 내부 전원 발생부(300)에 대한 상세 회로도로서, 차동증폭기(310)를 상세히 나타낸 회로도이다.

차동증폭기(310)는 복수개의 PMOS트랜지스터 P5~P8와, 복수개의 NMOS트랜지 스터 N5~N7를 구비한다.

여기서, PMOS트랜지스터 P5는 외부 전원전압 VEXT 인가단과 노드 ND1 사이에 연결되어 게이트 단자를 통해 리셋신호 RSTB가 인가된다. 그리고, PMOS트랜지스터 P6는 외부 전원전압 VEXT와 출력노드 ND2 사이에 연결되어 게이트 단자를 통해 리셋신호 RSTB가 인가된다.

또한, PMOS트랜지스터 P7,P8는 공통 소스 단자를 통해 외부 전원전압 VEXT가 인가되고, 게이트 단자가 노드 ND1에 공통 연결된다. NMOS트랜지스터 N5,N6는 PMOS트랜지스터 P7,P8와 NMOS트랜지스터 N7 사이에 연결되어, 각각의 게이트 단자를 통해 기준전압 VREF과 분할전압 VD이 인가된다. NMOS트랜지스터 N7는 NMOS트랜지스터 N5,N6와 접지전압단 사이에 연결되어 게이트 단자를 통해 동작 활성화 신호 EN2가 인가된다.

이러한 구성을 갖는 본 발명의 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 외부 전원전압 VEXT가 인가되면 기준전압 발생부(100)는 기준전압 VREF을 생성한다. 그리고, 동작 활성화 신호 EN2에 의해 차동증폭기(310)가 활성화되면, 기준전압 VREF과 내부 전원전압 VINT의 저항 분배 전압인 분할전압 VD이 차동증폭기(310)에 각각 인가된다.

이후에, 차동증폭기(310)는 기준전압 VREF과 분할전압 VD을 비교하여, 내부 전원전압 VINT의 레벨에 따라 구동신호 SWB를 제어한다. PMOS트랜지스터 P4는 구동신호 SWB에 따라 내부 전원전압 VINT을 일정한 레벨로 유지시킨다. 여기서, 내 부 전원전압 VINT=((R3+R4)/R4)*VREF로 유지된다.

만약, 내부 전원전압 VINT가 기설정된 내부 전원전압 VINT=((R3+R4)/R4)*VREF 레벨 이하로 강하될 경우, NMOS트랜지스터 N5의 게이트 소스 전압 Vgs가 NMOS트랜지스터 N6의 게이트 소스 전압 Vgs 보다 커지게 된다. 이에 따라, 구동신호 SWB의 전압 레벨이 낮아지게 되고, PMOS트랜지스터 P4의 구동 능력이 커지게 되어 내부 전원전압 VINT의 레벨을 상승시킨다.

반면에, 내부 전원전압 VINT가 기설정된 내부 전원전압 VINT=((R3+R4)/R4)*VREF 레벨 이상으로 상승할 경우, NMOS트랜지스터 N5의 게이트 소스 전압 Vgs가 NMOS트랜지스터 N6의 게이트 소스 전압 Vgs 보다 작아지게 된다. 이에 따라, 구동신호 SWB의 전압 레벨이 상승하게 되고, PMOS트랜지스터 P4의 구동 능력이 작아지게 되어 내부 전원전압 VINT 레벨을 하강시킨다.

따라서, 구동신호 SWB의 제어에 의해 내부 전원전압 VINT의 레벨이 상승 또는 하강하게 되어, 내부 회로(400)에 기설정된 내부 전원전압 VINT을 안정적으로 공급할 수 있도록 한다.

그런데, 초기의 파워 업 동작시 내부 전원전압 발생 회로의 초기화가 이루어지지 않을 경우, 내부 전원전압 VINT가 외부 전원전압 VEXT를 따라 상승하게 된다. 따라서, 본 발명은 이를 해결하기 위해 기준전압 VREF이 생성되기 이전에 리셋신호 RSTB를 로우로 활성화시키게 된다.

즉, 내부 전원 리셋 제어부(200)는 초기의 파워 업 동작시, 외부 전원전압 VEXT는 저항 R5에 의해 노드(A)를 하이로 출력한다. 그리고, 인버터 IV1는 노드 (A)의 하이 신호를 반전하여 리셋신호 RSTB를 로우로 출력한다. 이때, 기준전압 발생부(100)에서 기준전압 VREF이 생성되지 않는 상태이므로 기준전압 VREF는 로우 상태를 유지한다.

이후에, 리셋신호 RSTB가 로우가 될 경우 차동증폭기(310)의 PMOS트랜지스터 P6가 턴온된다. 이에 따라, 구동신호 SWB가 하이가 되어 PMOS트랜지스터 P4가 턴오프 상태를 유지한다. 따라서, 초기 파워 업 동작시에는 내부 전원전압 VINT이 생성되지 않도록 하여 내부 전원전압 VINT이 비정상적으로 상승되는 문제를 해결할 수 있도록 한다.

다음에, 기준전압 발생부(100)에서 기준전압 VREF이 생성될 경우 NMOS트랜지스터 N4가 턴온되어 노드 (A)가 로우가 된다. 그리고, 인버터 IV1는 노드 (A)의 로우 신호를 반전하여 리셋신호 RSTB가 하이가 된다. 리셋신호 RSTB가 하이가 될 경우 PMOS트랜지스터 P6가 턴오프되어 정상적인 내부 전원전압 VINT이 생성되도록 한다.

이상에서 설명한 바와 같이, 본 발명은 반도체 메모리 소자의 초기 파워 업 동작시 기준전압이 생성되기 이전에 내부 전원전압을 안정적으로 제어하여 내부 회로의 오동작을 방지할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 기준전압이 예정된 레벨에 이르기 전까지 리셋신호를 활성화시켜 출력하고, 상기 기준전압이 예정된 레벨에 이른 후에 상기 리셋신호를 비활성화시켜 출력하는 내부 전원 리셋 제어부; 및

   상기 리셋신호의 비활성화시 기준전압과 내부 전원전압의 분할전압을 비교하여 상기 내부 전원전압을 생성하기 위한 구동신호를 출력하고, 상기 리셋신호의 활성화시 상기 구동신호를 하이로 프리차지시켜 상기 내부 전원전압의 생성 경로를 차단하는 내부전원 발생부를 구비함을 특징으로 하는 내부 전원전압 발생 회로.
2. 제 1항에 있어서, 상기 기준전압이 예정된 레벨에 이른 시점으로부터 상기 리셋신호가 비활성화되기 까지 일정 지연시간을 갖는 것을 특징으로 하는 내부 전원전압 발생 회로.
3. 제 1항에 있어서, 상기 내부 전원 리셋 제어부는 상기 기준전압이 접지 레벨일 경우 저항을 통한 외부 전원전압 레벨을 반전하여 상기 리셋신호를 로우로 활성화시키고, 상기 기준전압이 예정된 레벨일 경우 접지전압 레벨을 반전하여 상기 리셋신호를 하이로 비활성화시킴을 특징으로 하는 내부 전원전압 발생 회로.
4. 제 1항 또는 제 3항에 있어서, 상기 내부 전원 리셋 제어부는

   상기 외부 전원전압단과 제 1노드 사이에 연결된 저항;

   상기 제 1노드와 접지전압단 사이에 연결되어 상기 기준전압의 레벨에 따라 구동이 제어되는 제 1구동소자; 및

   상기 제 1노드의 출력을 반전하여 상기 리셋신호를 출력하는 인버터를 구비함을 특징으로 하는 내부 전원전압 발생 회로.
5. 제 1항에 있어서, 상기 내부 전원 발생부는

   상기 리셋신호와 동작 활성화 신호에 따라 상기 기준전압과 상기 분할전압을 비교하여 상기 구동신호를 출력하는 차동증폭기;

   외부 전원전압단과 상기 내부 전원전압의 출력단 사이에 연결되어 상기 구동신호의 전압 레벨에 따라 선택적으로 구동되는 전원 구동부; 및

   상기 전원 구동부와 접지전압단 사이에 연결되어 상기 분할전압을 출력하는 저항 분할부를 구비함을 특징으로 하는 내부 전원전압 발생 회로.
6. 제 5항에 있어서, 상기 차동증폭기는

   상기 외부 전원전압단과 제 2노드 사이에 연결되어 게이트 단자를 통해 상기 리셋신호가 인가되는 제 2구동소자;

   상기 외부 전원전압단과 제 3노드 사이에 연결되어 게이트 단자를 통해 상기 리셋신호가 인가되는 제 3구동소자;

   상기 제 3노드와 게이트 단자가 공통 연결되어 외부 전원전압을 선택적으로 공급하는 제 4구동소자 및 제 5구동소자;

   상기 동작 활성화 신호에 따라 접지전압을 선택적으로 공급하는 제 6구동소자; 및

   상기 제 4구동소자 및 상기 제 5구동소자와 상기 제 6구동소자 사이에 연결되어 각각의 게이트 단자를 통해 상기 기준전압과 상기 분할전압이 인가되는 제 7구동소자 및 제 8구동소자를 구비함을 특징으로 하는 내부 전원전압 발생 회로.
7. 제 6항에 있어서, 상기 제 2구동소자는 제 1PMOS트랜지스터임을 특징으로 하는 내부 전원전압 발생 회로.
8. 제 6항에 있어서, 상기 제 3구동소자는 제 2PMOS트랜지스터임을 특징으로 하는 내부 전원전압 발생 회로.

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