KR100383769B1 - 펌핑 전압 레귤레이션 회로 - Google Patents

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Abstract

본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 제 1 클럭 신호 및 제 1 제어 신호의 조합 및 제 1 클럭 신호 및 제 2 제어 신호의 조합에 따라 각기 다른 전위의 클럭 신호를 발생시키기 위한 클럭 조절 수단과, 상기 클럭 조절 수단에서 발생된 클럭 신호에 따라 펌핑 전압을 출력하기 위한 펌핑 수단과, 상기 펌핑 수단에서 출력된 펌핑 전압을 분배하기 위한 다이오드 체인과, 상기 다이오드 체인 및 기준 전압에 따라 제 2 제어 신호를 출력하기 위한 센스 증폭기를 포함하여 이루어져, 전원 전압의 변화에 의한 펌핑 전압의 변화를 방지할 수 있는 펌핑 전압 레귤레이션 회로가 제시된다.

Description

펌핑 전압 레귤레이션 회로{Pumping voltage regulation circuit}
본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 특히 펌핑 전압을 소정 전압으로 유지하기 위한 센스 증폭기의 출력에 의해 펌핑 회로에 입력되는 클럭 신호를 조절함으로써 전원 전압의 변화에 의한 펌핑 전압의 변화를 방지할 수 있는 펌핑 전압 레귤레이션 회로에 관한 것이다.
플래쉬 메모리 소자는 전원 전압보다 높은 펌핑 전압으로 메모리 셀을 프로그램 또는 소거시키게 된다. 이러한 펌핑 전압을 생성하기 위해 펌핑 회로를 사용하며, 펌핑 전압을 일정한 레벨로 유지하기 위해 레귤레이션한다.
도 1에 도시된 일반적인 펌핑 전압 레귤레이션 회로의 구성도를 이용하여 종래의 펌핑 전압 레귤레이션 방법을 설명하면 다음과 같다.
오실레이터(oscilator)로부터 클럭 신호(clock)를 입력한 펌핑 회로(11)는 약 9V 정도의 펌핑 전압을 발생시킨다. 이 펌핑 전압은 플래쉬 메모리 셀을 프로그램 또는 소거시키기 위한 전압으로 사용된다. 다수의 다이오드가 직렬 연결된 다이오드 체인(13)으로부터의 전압과 기준 전압(Vref)을 입력하고, 이 두 전압을 비교하는 센스 증폭기(12)에 의해 펌핑 전압이 상승하는 것을 방지한다. 센스 증폭기 (12)의 출력 신호는 출력 단자와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터 (N11)를 구동시켜 상승되는 펌핑 전압을 안정화시킨다. 즉, 센스 증폭기(12)에 입력되는 기준 전압(Vref)를 약 1V로 설정하고, 약 9V의 정상적인 펌핑 전압이 출력될 때 약 1V의 전압을 출력하도록 다수의 다이오드를 직렬 연결하여 다이오드 체인 (13)을 구성한다. 이러한 구성에서 펌핑 전압이 설정된 전압인 약 9V로 출력되면 센스 증폭기(12)는 신호를 출력하지 않아 NMOS 트랜지스터(N11)을 구동시키지 않는다. 그러나, 펌핑 전압이 상승하면 다이오드 체인(13)에 의해 출력되는 전압은 1V 이상이 되기 때문에 센스 증폭기(12)는 소정 전압을 출력하고, 이 전압에 의해 NMOS 트랜지스터(N11)가 구동되어 출력 단자의 소정 전위를 접지 단자로 패스시킨다. 이러한 방법으로 펌핑 전압을 설정된 전압으로 유지시킨다.
그런데, 상기와 같은 펌핑 전압 레귤레이션 회로는 클럭 신호의 레벨이 전원 전압(Vcc)으로 고정되어 있어 전원 전압이 상승할수록 펌핑 레벨의 오버슈트 (overshot)가 심하게 발생된다. 이와 같이 전원 전압 레벨로 클럭 신호가 인가될 때 펌핑 전압의 파형을 도 2의 그래프로 나타내었다. 또한, 펌핑 회로에서 출력된 전위보다 높은 전위를 접지 단자로 디스차지시켜 펌핑 전압을 유지하는 방법을 사용하기 때문에 언더슈트(undershot)도 존재하게 된다.
따라서, 이러한 회로를 이용하여 펌핑 전압을 생성할 경우 일정한 펌핑 전압을 구현할 수 없기 때문에 플래쉬 메모리 셀의 프로그램 또는 소거 문턱 전압을 제어할 수 없고, 이에 따라 소자의 신뢰성을 저하시키게 된다.
본 발명의 목적은 전원 전압이 상승하더라도 일정한 펌핑 전압을 출력할 수 있는 펌핑 전압 레귤레이션 회로를 제공하는데 있다.
본 발명의 다른 목적은 전원 전압 레벨보다 낮은 레벨의 클럭 신호를 사용하여 펌핑 전압을 출력하는 펌핑 전압 레귤레이션 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 펌핑 전압 레귤레이션 회로는 제 1 클럭 신호 및 제 1 제어 신호의 조합 및 제 1 클럭 신호 및 제 2 제어 신호의 조합에 따라 각기 다른 전위의 클럭 신호를 발생시키기 위한 클럭 조절 수단과, 상기 클럭 조절 수단에서 발생된 클럭 신호에 따라 펌핑 전압을 출력하기 위한 펌핑 수단과, 상기 펌핑 수단에서 출력된 펌핑 전압을 분배하기 위한 다이오드 체인과, 상기 다이오드 체인 및 기준 전압에 따라 제 2 제어 신호를 출력하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 펌핑 전압 레귤레이션 회로의 구성도.
도 2는 종래의 펌핑 전압 레귤레이션 회로의 출력 파형도.
도 3은 본 발명에 따른 펌핑 전압 레귤레이션 회로의 구성도.
도 4는 본 발명에 따른 펌핑 전압 레귤레이션 회로에 적용된 센스 증폭기의 회로도.
도 5는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 출력 파형도.
도 6은 종래 및 본 발명에 따른 센스 증폭기의 이득에 따른 출력 파형도.
도 7은 기준 전압과 다이오드 체인으로부터의 출력 전압을 비교한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 펌핑 회로 12 및 22 : 센스 증폭기
13 및 23 : 다이오드 체인 24 : 클럭 조절부
P21 및 P22 : 제 1 및 제 2 PMOS 트랜지스터
N21 및 N22 : 제 1 및 제 2 NMOS 트랜지스터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 펌핑 전압 레귤레이션 회로의 구성도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 1 클럭 신호(clock1)에 따라 구동되는 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 제 1 NMOS 트랜지스터(N21) 및 제 2 PMOS 트랜지스터(P22)가 병렬 접속되는데, 제 1 NMOS 트랜지스터(N21)는 센스 증폭기(22)의 출력 신호에 따라 구동되고, 제 2 PMOS 트랜지스터(P22)는 초기 로우 상태를 유지하며, 펌핑 전압(VPPI)이 출력되는 것을 감지하여 소정의 전압을 출력하는 제 1 전압원(HVPP)에 의해 구동된다. 제 2 노드(Q22)의 전위를 제 2 클럭 신호(clock2)로 사용된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 1 클럭 신호(clock1)에 따라 구동되는 제 2 NMOS 트랜지스터(N22)가 접속된다. 이와 같은 트랜지스터의 구성에 의해 클럭 조절부(240가 구성된다. 펌핑 회로(21)는 제 2 클럭 신호(clock2)에 따라 펌핑 전압(VPPI)을 출력한다. 센스 증폭기(22)는 약 1V 정도로 설정된 기준 전압(Vref)과 다수의 다이오드가 직렬 접속되어 펌핑 전압(VPPI)을 소정의 전압으로 분배하기 위한 다이오드 체인(23)으로부터의 전압을 입력으로 하고, 이들을 비교하여 신호를 출력한다. 센스 증폭기(22)의 출력 신호는 제 1 NMOS 트랜지스터(N21)의 게이트 단자로 입력되어 제 1 NMOS 트랜지스터(N21)를 구동시키는데 사용된다.
상기와 같이 구성되는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 구동 방법을 설명하면 다음과 같다.
전원 전압(Vcc) 레벨로 제 1 클럭 신호(clock1)가 인가되면 제 1 클럭 신호(clock1)의 로우 상태에서 제 1 PMOS 트랜지스터(P21)가 턴온되어 전원 전압(Vcc)이 제 1 노드(Q21)로 인가된다. 펌핑 전압(VPPI)이 발생되기 이전이므로 제 1 전압원(HVPP)은 로우 상태를 유지하고 있기 때문에 이에 의해 제 2 PMOS 트랜지스터(P22)가 턴온된다. 따라서, 전원 전압(Vcc)이 제 2 노드(Q22)로 인가되고,제 2 노드(Q22)의 전위가 제 2 클럭 신호(clock2)로 동작된다. 전원 전압(Vcc) 레벨의 제 2 클럭 신호(clock2)를 펌핑 회로(21)에서 입력하여 약 9V 정도의 펌핑 전압(VPPI)를 출력한다. 센스 증폭기(22)는 다수의 다이오드가 직렬 연결된 다이오드 체인(23)으로부터의 전압과 기준 전압(Vref)을 입력하고, 이 두 전압을 비교하여 그에 따라 신호를 출력한다. 만약, 상승하는 전원 전압(Vcc)에 의해 펌핑 전압(VPPI)이 상승하게 되면 다이오드 체인(23)으로부터 출력되는 전압은 설정된 전압 이상이 된다. 따라서, 센스 증폭기(22)는 하이 상태의 신호를 출력하게 되고, 이 신호에 의해 클럭 조절부(24)의 제 1 NMOS 트랜지스터(N21)가 턴온된다. 이때, 제 1 전압원(HVPP)은 펌핑 전압(VPPI)이 출력된 이후에 이를 검출하여 출력되므로 하이 상태로 출력되고, 이에 의해 제 2 PMOS 트랜지스터(P22)는 턴오프된다. 한편, 센스 증폭기(22)로부터 출력되는 신호는 센스 증폭기(22)에 따라 그 전위가 결정되는데, 0V와 전원 전압(Vcc)의 중간 레벨을 갖는다. 이에 의해 제 2 노드(Q22)에 인가되는 전압은 전원 전압(Vcc) 이하의 전위를 갖게 된다. 즉, 전원 전압(Vcc) 이하의 전위를 갖는 제 2 클럭 신호(clock2)에 의해 펌핑 전압이 출력된다. 이와 같이 변화하는 클럭 신호에 따른 펌핑 전압의 출력 파형을 도 5에 도시하였다. 도시된 바와 같이 리플이 발생되지 않는 펌핑 전압이 출력된다.
상기와 같이 센스 증폭기에서 출력되는 신호를 전원 전압(Vcc) 이하의 레벨로 유지하기 위해서는 센스 증폭기의 이득(gain)을 줄여야 하는데, 이에 따른 센스 증폭기의 구성을 도 4에 도시하였다. 도시된 바와 같이 일반적인 센스 증폭기의 구성에서 신호를 입력하는 제 1 및 제 2 NMOS 트랜지스터(N31 및 N32)를 문턱 전압이 0V인 트랜지스터로 구성하고, 출력 단자에 저항(R31)을 구성함으로써 이득을 줄인다.
도 6은 종래의 이득이 큰 센스 증폭기에 의한 출력(A)과 본 발명에 따른 이득이 적은 센스 증폭기의 출력(B)을 비교한 것으로, 이득이 적은 센스 증폭기의 변화폭이 이득이 큰 센스 증폭기의 변화폭보다 작음을 알 수 있다.
도 7은 기준 전압과 다이오드 체인의 출력 전압을 비교한 그래프로서, 전원 전압이 상승할수록 다이오드 체인의 출력 전압도 상승함을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 펌핑 전압을 유지하기 위한 센스 증폭기의 출력 신호에 의해 펌핑 회로에 입력되는 클럭 신호를 조절함으로써 전원 전압의 변화에 따른 펌핑 전압의 변화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 제 1 클럭 신호 및 제 1 제어 신호의 조합 및 제 1 클럭 신호 및 제 2 제어 신호의 조합에 따라 각기 다른 전위의 클럭 신호를 발생시키기 위한 클럭 조절 수단과,
    상기 클럭 조절 수단에서 발생된 클럭 신호에 따라 펌핑 전압을 출력하기 위한 펌핑 수단과,
    상기 펌핑 수단에서 출력된 펌핑 전압을 분배하기 위한 다이오드 체인과,
    상기 다이오드 체인 및 기준 전압에 따라 제 2 제어 신호를 출력하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  2. 제 1 항에 있어서, 상기 클럭 조절 수단은 전원 단자와 제 1 노드 사이에 접속되어 제 1 클럭 신호에 따라 구동되는 제 1 PMOS 트랜지스터와,
    상기 제 1 노드와 제 2 노드 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 제 2 PMOS 트랜지스터와,
    상기 제 1 노드 및 상기 제 2 노드 사이에 접속되어 상기 제 2 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 2 노드 및 접지 단자 사이에 접속되어 상기 제 1 클럭 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  3. 제 1 항에 있어서, 상기 센스 증폭기는 입력 단자와 접속된 NMOS 트랜지스터의 문턱 전압이 0V이고, 출력 단자에 저항이 더 접속된 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
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