KR101019993B1 - 내부전압 생성회로 및 그를 이용한 반도체 메모리 장치 - Google Patents

내부전압 생성회로 및 그를 이용한 반도체 메모리 장치 Download PDF

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KR101019993B1 KR1020090131005A KR20090131005A KR101019993B1 KR 101019993 B1 KR101019993 B1 KR 101019993B1 KR 1020090131005 A KR1020090131005 A KR 1020090131005A KR 20090131005 A KR20090131005 A KR 20090131005A KR 101019993 B1 KR101019993 B1 KR 101019993B1
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Abstract

반도체 메모리 장치는 비트라인 제어전압을 내부 전압라인으로 구동하되, 상기 내부 전압라인의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압라인에 싱크 전류경로를 형성하는 비트라인 제어전압 생성부; 및 상기 내부 전압라인을 통해서 전달되는 상기 비트라인 제어전압을 복수의 전압제어신호의 제어에 따라 제1 비트라인 및 제2 비트라인으로 공급하는 비트라인 제어전압 공급부를 구비한다. 반도체 메모리 장치는 상기 제1 비트라인에 제1 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되며 상기 제2 비트라인에 제2 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되는 것을 특징으로 한다.
Figure R1020090131005
반도체 메모리 장치, 내부전압, 제어전압, 비휘발성, 전압비교

Description

내부전압 생성회로 및 그를 이용한 반도체 메모리 장치{INTERNAL VOLTAGE GENERATOR AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 내부전압을 생성하는 기술에 관한 것이다.
일반적으로 반도체 장치 및 반도체 메모리 장치는 전력소모를 감소시키고 효율적으로 전원을 이용하기 위해서, 외부에서 인가되는 전원전압을 이용하여 내부전압을 생성하는 내부전압 생성회로를 구비하고 있다. 내부전압 생성회로에서 생성되는 내부전압은 전원이 안정되지 않았을 때, 전원전압의 레벨이 상승하면 그에 대응하여 상승하게 된다. 이때, 내부전압은 전원전압이 목표된 전압레벨에 도달한 이후에는 일정한 전압레벨을 유지하게 된다.
한편, 내부전압이 안정화된 이후에 내부전압을 동작전원으로 이용하는 회로 및 전원 노이즈 등의 영향으로 내부전압이 목표된 레벨보다 과도하게 상승하는 경우가 발생할 수 있다. 이와 같이 내부전압이 목표된 레벨보다 상승하는 경우 내부 전압을 동작전원으로 이용하는 회로의 오동작을 유발할 수 있으므로, 빠른 시간 내에 내부전압을 안정화시켜야 한다.
본 발명은 안정적인 내부전압을 생성할 수 있는 내부전압 생성회로를 제공한다.
또한, 본 발명은 안정적인 동작을 확보할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 측면에 따르면, 기준 전압 및 피드백 전압의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 전압 비교부; 상기 제어전압의 제어에 따라 내부 전압단으로 내부전압 - 상기 제어전압에 대응하는 전압레벨을 가짐 - 을 구동하는 전압 구동부; 상기 내부 전압단의 전압레벨에 대응하는 전압레벨을 갖는 상기 피드백 전압을 상기 전압 비교부에 제공하는 피드백부; 및 상기 내부 전압단의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압단에 싱크 전류경로(Sink Current Path)를 형성하는 전류 싱킹부를 구비하는 내부전압 생성회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 비트라인 제어전압을 내부 전압라인으로 구동하되, 상기 내부 전압라인의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압라인에 싱크 전류경로를 형성하는 비트라인 제어전압 생성부; 및 상기 내부 전압라인을 통해서 전달되는 상기 비트라인 제어전압을 복수의 전압제어신호의 제어에 따라 제1 비트라인 및 제2 비트라인으로 공급하는 비트라인 제어전압 공급부를 구비하며, 상기 제1 비트라인에 제1 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되며 상기 제2 비트라인에 제2 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 내부전압 생성회로에 대한 구성도이다.
도 1을 참조하면, 내부전압 생성회로는 전압 비교부(10)와, 전압 구동부(20)와, 피드백부(30)를 구비한다.
전압 비교부(10)는 기준 전압(V_REF) 및 피드백 전압(V_FEED)의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 출력한다. 일반적으로 전압 비교부(10)는 차동증폭회로 형태로 구성될 수 있다.
전압 구동부(20)는 제어전압(V_CTRL)의 제어에 따라 내부 전압단(N0)으로 내부전압(V_INT)을 구동한다. 여기에서 내부전압(V_INT)은 제어전압(V_CTRL)에 대응하는 전압레벨을 가진다. 전압 구동부(20)는 전원전압단(VDD)과 내부 전압단(N0) 사이에 접속되며 제어전압(V_CTRL)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다. 따라서 제어전압(V_CTRL)의 전압레벨이 낮아질수록 내부 전압단(N0)에 구동되는 내부전압(V_INT)의 전압레벨은 상승한다.
피드백부(30)는 내부 전압단(N0)의 전압레벨에 대응하는 전압레벨을 갖는 피드백 전압(V_FEED)을 전압 비교부(10)에 제공한다. 여기에서 피드백부(30)는 내부 전압단(N0)과 접지전압단(VSS) 사이에 접속되는 제1 및 제2 전압강하소자(R1,R2)로 구성된다. 제1 및 제2 전압강하소자(R1,R2)는 서로 직렬로 접속되어 있으며, 피드백 전압(V_FEED)의 전압레벨은 제1 전압강하소자(R1) 및 제2 전압강하소자(R2)의 저항값 비율에 의해서 결정된다. 따라서 내부전압(V_INT)의 레벨이 상승하면 피드백 전압(V_FEED)의 레벨도 상승하게 된다.
한편, 전원 노이즈 등의 영향으로 인하여 내부 전압단(N0)의 전압레벨이 목표된 레벨보다 순간적으로 과도하게 상승하는 경우가 발생할 수 있다. 이와 같은 경우, 내부 전압단(N0)과 접지전압단(VSS) 사이에 접속된 제1 및 제2 전압강하소자(R1,R2)를 통해서 전류경로(Current Path)가 형성되어 있으므로 내부 전압단(N0)의 전압레벨이 안정화된다. 하지만, 내부 전압단(N0)과 접지전압단(VSS) 사이에 접속된 제1 및 제2 전압강하소자(R1,R2)는 전류소모를 감소시키기 위해 큰 저항값을 가지도록 설계되어 있다. 따라서 전류경로를 통해서 흐르는 전류량이 매우 적으므로 내부 전압단(N0)의 전압레벨이 안정화 되는 시간이 길어진다.
도 2는 본 발명의 다른 실시예에 따른 내부전압 생성회로에 대한 구성도이다.
본 실시예에 따른 내부전압 생성회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면, 내부전압 생성회로는 전압 비교부(10)와, 전압 구동부(20)와, 피드백부(30)와, 전류 싱킹부(40)를 구비한다.
상기와 같이 구성되는 내부전압 생성회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
전압 비교부(10)는 기준 전압(V_REF) 및 피드백 전압(V_FEED)의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 출력한다. 일반적으로 전압 비교부(10)는 차동증폭회로 형태로 구성될 수 있다.
전압 구동부(20)는 제어전압(V_CTRL)의 제어에 따라 내부 전압단(N0)으로 내부전압(V_INT)을 구동한다. 여기에서 내부전압(V_INT)은 제어전압(V_CTRL)에 대응하는 전압레벨을 가진다. 전압 구동부(20)는 전원전압단(VDD)과 내부 전압단(N0) 사이에 접속되며 제어전압(V_CTRL)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다. 따라서 제어전압(V_CTRL)의 전압레벨이 낮아질수록 내부 전압단(N0)에 구동되는 내부전압(V_INT)의 전압레벨은 상승한다.
피드백부(30)는 내부 전압단(N0)의 전압레벨에 대응하는 전압레벨을 갖는 피드백 전압(V_FEED)을 전압 비교부(10)에 제공한다. 여기에서 피드백부(30)는 내부 전압단(N0)과 접지전압단(VSS) 사이에 접속되는 제1 및 제2 전압강하소자(R1,R2)로 구성된다. 제1 및 제2 전압강하소자(R1,R2)는 서로 직렬로 접속되어 있으며, 피드백 전압(V_FEED)의 전압레벨은 제1 전압강하소자(R1) 및 제2 전압강하소자(R2)의 저항값 비율에 의해서 결정된다. 즉, 제1 및 제2 전압강하소자(R1,R2) 사이의 제1 노드(N1)에서 피드백 전압이 출력된다. 따라서 내부전압(V_INT)의 레벨이 상승하면 피드백 전압(V_FEED)의 레벨도 상승하게 된다.
전류 싱킹부(40)는 내부 전압단(N0)의 전압레벨이 목표된 레벨 이상 상승하면 내부 전압단(N0)과 접지전압단(VSS) 사이에 전류경로(Current Path)를 형성한다. 전류 싱킹부(40)는 내부 전압단(N0)과 제2 노드(N2) 사이에 접속되는 MOS 다이오드(MD1)와, 제2 노드(N2)와 접지전압단(VSS) 사이에 접속되며 제1 기준전압(V_REF1)의 제어를 받는 PMOS 트랜지스터(MP2)로 구성된다. 참고적으로 제1 기준전압(VREF)은 전압 비교부(10)에 입력되는 기준 전압(V_REF)과 동일한 전압레벨로 설계될 수도 있으며, 이는 실시예에 따라 변경될 수 있다.
한편, 전원 노이즈 등의 영향으로 인하여 내부 전압단(N0)의 전압레벨이 목표된 레벨보다 순간적으로 과도하게 상승하는 경우가 발생할 수 있다. 이와 같은 경우, 내부 전압단(N0)과 접지전압단(VSS) 사이에 접속된 제1 및 제2 전압강하소자(R1,R2)를 통해서 제1 전류경로(Current Path)가 형성되어 있으므로 내부 전압단(N0)의 전압레벨은 하강하게 된다. 이때, 전류 싱킹부(40)가 제2 전류경로(Current Path) 즉, 싱크 전류경로(Sink Current Path)를 추가적으로 형성하게 된다. 특히, 싱크 전류경로(Sink Current Path)를 통해서 흐르는 전류는 내부 전압단(N0)의 전압레벨에 대응하여 지수적(Exponential)으로 증가하므로 내부 전압단(N0)의 전압레벨이 빠르게 하강하여 안정화 된다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 비트라인 제어전압 생성부(100)와, 비트라인 제어전압 공급부(210)와, 제1 메모리 스트링(Memory String, 220)과, 제2 메모리 스트링(Memory String, 230)을 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
비트라인 제어전압 생성부(100)는 비트라인 제어전압(VIRPWR)을 내부 전압라인(VIRPWR LINE)으로 구동한다. 비트라인 제어전압 생성부(100)는 내부 전압라인(VIRPWR LINE)의 전압레벨이 목표된 레벨 이상 상승하면 내부 전압라인(VIRPWR LINE)에 싱크 전류경로(Sink Current Path)를 형성하게 된다.
비트라인 제어전압 생성부(100)는 전압 비교부(110)와, 전압 구동부(120)와, 피드백부(130)와, 전류 싱킹부(140)로 구성된다.
전압 비교부(110)는 기준 전압(V_REF) 및 피드백 전압(V_FEED)의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 출력한다. 일반적으로 전압 비교부(110)는 차동증폭회로 형태로 구성될 수 있다.
전압 구동부(120)는 제어전압(V_CTRL)의 제어에 따라 내부 전압라인(VIRPWR LINE)으로 비트라인 제어전압(VIRPWR)을 구동한다. 여기에서 비트라인 제어전압(VIRPWR)은 제어전압(V_CTRL)에 대응하는 전압레벨을 가진다. 전압 구동부(120)는 전원전압단(VDD)과 내부 전압라인(VIRPWR LINE) 사이에 접속되며 제어전압(V_CTRL)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다. 따라서 제어전압(V_CTRL)의 전압레벨이 낮아질수록 내부 전압라인(VIRPWR LINE)에 구동되는 비트라인 제어전압(VIRPWR)의 전압레벨은 상승한다.
피드백부(130)는 내부 전압라인(VIRPWR LINE)의 전압레벨에 대응하는 전압레벨을 갖는 피드백 전압(V_FEED)을 전압 비교부(110)에 제공한다. 여기에서 피드백부(130)는 내부 전압라인(VIRPWR LINE)과 접지전압단(VSS) 사이에 접속되는 제1 및 제2 전압강하소자(R1,R2)로 구성된다. 제1 및 제2 전압강하소자(R1,R2)는 서로 직렬로 접속되어 있으며, 피드백 전압(V_FEED)의 전압레벨은 제1 전압강하소자(R1) 및 제2 전압강하소자(R2)의 저항값 비율에 의해서 결정된다. 즉, 제1 및 제2 전압강하소자(R1,R2) 사이의 제1 노드(N1)에서 피드백 전압이 출력된다. 따라서 비트라인 제어전압(VIRPWR)의 레벨이 상승하면 피드백 전압(V_FEED)의 레벨도 상승하게 된다.
전류 싱킹부(140)는 내부 전압라인(VIRPWR LINE)의 전압레벨이 목표된 레벨 이상 상승하면 내부 전압라인(VIRPWR LINE)과 접지전압단(VSS) 사이에 전류경 로(Current Path)를 형성한다. 전류 싱킹부(140)는 내부 전압라인(VIRPWR LINE)과 제2 노드(N2) 사이에 접속되는 MOS 다이오드(MD1)와, 제2 노드(N2)와 접지전압단(VSS) 사이에 접속되며 제1 기준전압(V_REF1)의 제어를 받는 PMOS 트랜지스터(MP2)로 구성된다. 참고적으로 제1 기준전압(VREF)은 전압 비교부(110)에 입력되는 기준 전압(V_REF)과 동일한 전압레벨로 설계될 수도 있으며, 이는 실시예에 따라 변경될 수 있다.
한편, 전원 노이즈 등의 영향으로 인하여 내부 전압라인(VIRPWR LINE)의 전압레벨이 목표된 레벨보다 순간적으로 과도하게 상승하는 경우가 발생할 수 있다. 이와 같은 경우, 내부 전압라인(VIRPWR LINE)과 접지전압단(VSS) 사이에 접속된 제1 및 제2 전압강하소자(R1,R2)를 통해서 제1 전류경로(Current Path)가 형성되어 있으므로 내부 전압라인(VIRPWR LINE)의 전압레벨은 하강하게 된다. 이때, 전류 싱킹부(140)가 제2 전류경로(Current Path) 즉, 싱크 전류경로(Sink Current Path)를 추가적으로 형성하게 된다. 특히, 싱크 전류경로(Sink Current Path)를 통해서 흐르는 전류는 내부 전압라인(VIRPWR LINE)의 전압레벨에 대응하여 지수적(Exponential)으로 증가하므로 내부 전압라인(VIRPWR LINE)의 전압레벨이 빠르게 하강하여 안정화 된다.
비트라인 제어전압 공급부(210)는 내부 전압라인(VIRPWR LINE)을 통해서 전달되는 비트라인 제어전압(VIRPWR)을 복수의 전압제어신호(CTRL_E,CTRL_O)의 제어에 따라 EVEN 비트라인(BL_E) 및 ODD 비트라인(BL_O)으로 공급한다.
EVEN 비트라인(BL_E)에는 제1 메모리 스트링(Memory String, 220)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(Memory String, 230)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(Memory String, 220)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 32개의 비휘발성 메모리 셀(MC0E~MC31E)이 직렬로 접속되어 있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 32개의 비휘발성 메모리 셀(MC0E~MC31E)은 해당 워드라인(WL0~WL31)의 전압레벨에 의해서 액세스가 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.
한편, 비트라인 제어전압 공급부(210)는 데이터 프로그래밍 동작모드에서 제1 메모리 스트링(Memory String, 220) 및 제2 메모리 스트링(Memory String, 230) 중 프로그래밍 동작이 비활성화된 메모리 스트링에 비트라인 제어전압(VIRPWR)을 공급하여 해당 메모리 스트링이 프로그래밍 되지 않도록 한다. 따라서 비트라인 제어전압(VIRPWR)이 안정적인 전압레벨을 유지하는 것은 매우 중요하다. 본 실시예에 따른 반도체 메모리 장치는 비트라인 제어전압(VIRPWR)을 전달하는 내부 전압라인(VIRPWR LINE)의 전압레벨이 순간적으로 상승하는 경우 빠른 시간내에 하강시켜 안정화 시킬 수 있으므로 동작 안정성을 확보할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 내부전압 생성회로에 대한 구성도이다.
도 2는 본 발명의 다른 실시예에 따른 내부전압 생성회로에 대한 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
20, 120 : 전압 구동부
30, 130 : 피드백부
40, 140 : 전류 싱킹부
100 : 비트라인 제어전압 생성부
210 : 비트라인 제어전압 공급부
220 : 제1 메모리 스트링
230 : 제2 메모리 스트링
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (9)

  1. 기준 전압 및 피드백 전압의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 전압 비교부;
    상기 제어전압의 제어에 따라 내부 전압단으로 내부전압 - 상기 제어전압에 대응하는 전압레벨을 가짐 - 을 구동하는 전압 구동부;
    상기 내부 전압단의 전압레벨에 대응하는 전압레벨을 갖는 상기 피드백 전압을 상기 전압 비교부에 제공하는 피드백부; 및
    상기 내부 전압단의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압단에 싱크 전류경로(Sink Current Path)를 형성하는 전류 싱킹부
    를 구비하는 내부전압 생성회로.
  2. 제1항에 있어서,
    상기 싱크 전류경로를 통해서 흐르는 전류는 상기 내부 전압단의 전압레벨에 대응하여 지수적으로 증가하는 것을 특징으로 하는 내부전압 생성회로.
  3. 제1항에 있어서,
    상기 전류 싱킹부는,
    상기 내부 전압단과 제1 노드 사이에 접속되는 MOS 다이오드; 및
    상기 제1 노드와 접지전압단 사이에 접속되며 제1 기준전압의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성회로.
  4. 비트라인 제어전압을 내부 전압라인으로 구동하되, 상기 내부 전압라인의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압라인에 싱크 전류경로를 형성하는 비트라인 제어전압 생성부; 및
    상기 내부 전압라인을 통해서 전달되는 상기 비트라인 제어전압을 복수의 전압제어신호의 제어에 따라 제1 비트라인 및 제2 비트라인으로 공급하는 비트라인 제어전압 공급부를 구비하며,
    상기 제1 비트라인에 제1 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되며 상기 제2 비트라인에 제2 메모리 스트링 - 복수의 메모리 셀이 직렬로 접속되어 구성됨 - 이 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 메모리 스트링에 포함된 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 비트라인 제어전압 공급부는,
    데이터 프로그래밍 동작모드에서 상기 제1 메모리 스트링 및 상기 제2 메모리 스트링 중 프로그래밍 동작이 비활성화된 메모리 스트링에 상기 비트라인 제어전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 비트라인 제어전압 생성부는,
    기준 전압 및 피드백 전압의 전압레벨을 비교하여 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 전압 비교부;
    상기 제어전압의 제어에 따라 상기 내부 전압라인으로 상기 비트라인 제어전압 - 상기 제어전압에 대응하는 전압레벨을 가짐 - 을 구동하는 전압 구동부;
    상기 내부 전압라인의 전압레벨에 대응하는 전압레벨을 갖는 상기 피드백 전압을 상기 전압 비교부에 제공하는 피드백부; 및
    상기 내부 전압라인의 전압레벨이 목표된 레벨 이상 상승하면 상기 내부 전압라인에 상기 싱크 전류경로(Sink Current Path)를 형성하는 전류 싱킹부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 싱크 전류경로를 통해서 흐르는 전류는 상기 내부 전압라인의 전압레벨에 대응하여 지수적으로 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 전류 싱킹부는,
    상기 내부 전압라인과 제1 노드 사이에 접속되는 MOS 다이오드; 및
    상기 제1 노드와 접지전압단 사이에 접속되며 제1 기준전압의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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