KR20080061955A - 내부 전압 발생 회로 - Google Patents

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KR20080061955A
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정호돈
구자승
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치에 사용되는 내부 전압을 생성하는 내부 전압 발생 회로에 관한 것으로서, 외부 전압을 분배하여 기준 전압을 생성하는 기준 전압 생성부; 외부 명령 신호를 디코딩하여 메모리 동작 모드를 선택하는 모드 선택 신호로 출력하는 모드 선택부; 및 상기 기준 전압을 이용하여 내부 전압을 생성 및 유지하고, 상기 모드 선택 신호의 상태에 따라 상기 내부 전압의 레벨을 조절하는 내부 전압 생성부;를 포함함을 특징으로 한다.

Description

내부 전압 발생 회로{INNER VOLTAGE GENERATION CIRCUIT}
도 1은 종래의 내부 전압 발생 회로의 일 예를 나타내는 회로도.
도 2는 본 발명의 내부 전압 발생 회로를 나타내는 블럭도.
도 3은 도 2의 내부 전압 생성부(50)의 일 예를 나타내는 회로도.
도 4는 도 2의 내부 전압 생성부(50)의 다른 예를 나타내는 회로도.
도 5는 본 발명의 전압 발생 회로에서 제어 신호 CTRL에 따른 내부 전압 VOUT1 레벨의 변화를 설명하기 위한 파형도.
본 발명은 전압 발생 회로에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 사용되는 내부 전압을 생성하는 내부 전압 발생 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 안정적인 동작을 위해 일정한 레벨을 갖는 내부 전압을 만들어 사용한다.
종래의 내부 전압 발생 회로는, 도 1에 도시된 바와 같이, 인에이블 신호 EN에 의해 동작하여 기준 전압 VREF보다 높은 레벨을 갖는 내부 전압 VOUT0을 생성하고, 생성된 내부 전압 VOUT0을 일정 범위(통상적으로 10% 내외)의 레벨로 유지시킨 다.
한편, 메모리 동작 중 스탠바이(stand-by) 모드에 대응되는 메모리 동작, 예를 들어, 파워다운 모드(power down mode) 및 셀프 리프레쉬 모드(self refresh mode) 등에서는 전류 소모를 줄이기 위해 액티브(active) 모드보다 내부 전압 VOUT0 레벨이 낮게 설정되는 것이 바람직하다.
하지만, 종래의 내부 전압 발생 회로는 메모리 동작 모드에 관계없이 항상 일정한 레벨을 갖는 내부 전압 VOUT0을 생성하고, 생성된 내부 전압 VOUT0을 일정 레벨로 유지시키므로, 스탠바이 모드에 대응되는 메모리 동작에서 불필요한 전류 소모가 발생할 수 있는 문제점이 있다.
또한, 종래의 내부 전압 발생 회로는 외부 전압의 레벨이 하강하는 경우, 구동 능력이 떨어져서 기준 전압 VREF 레벨보다 낮은 레벨을 갖는 내부 전압 VOUT0을 생성할 수 있으므로, 타겟 레벨보다 낮은 레벨을 갖는 내부 전압 VOUT0으로 인하여 메모리 동작 오류가 발생할 수 있는 문제점이 있다.
본 발명의 목적은 반도체 메모리 장치의 동작 모드에 따라 내부 전압의 레벨을 조절하여 내부 전압 구동에 따른 불필요한 전류 소모를 줄이고자 함에 있다.
본 발명의 다른 목적은 외부 전압 레벨 변화에 따라 내부 전압의 레벨을 조절하여 메모리 동작 오류를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 내부 전압 발생 회로는, 외부 전압을 분배하여 기준 전압을 생성하는 기준 전압 생성부; 외부 명령 신호를 디코딩하여 메모리 동작 모드를 선택하는 모드 선택 신호로 출력하는 모드 선택부; 및 상기 기준 전압을 이용하여 내부 전압을 생성 및 유지하고, 상기 모드 선택 신호의 상태에 따라 상기 내부 전압의 레벨을 조절하는 내부 전압 생성부;를 포함함을 특징으로 한다.
여기서, 상기 내부 전압 생성부는 스탠바이 모드에 대응되는 메모리 동작, 즉, 셀프 리프레쉬 모드와 파워다운 모드 등에서 상기 내부 전압의 레벨을 하강시킴이 바람직하다.
상기 내부 전압 생성부는, 상기 기준 전압을 이용하여 내부 전압을 생성하고, 상기 기준 전압과 피드백 전압의 레벨을 비교하여 상기 내부 전압의 레벨을 조절 및 유지시키는 구동부; 및 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하고, 상기 모드 선택 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 내부 전압 레벨 조정부;를 포함함이 바람직하다.
상기 내부 전압 생성부의 구성에서, 상기 구동부는, 상기 기준 전압과 상기 피드백 전압의 전위차를 감지 증폭하여 구동 신호를 출력하는 차동 증폭 수단; 및 상기 구동 신호에 따라 상기 내부 전압의 레벨을 조절하는 구동 수단;을 포함함이 바람직하다.
또한, 상기 내부 전압 레벨 조정부는, 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 분배 수단; 및 상기 모드 선택 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 전압 레벨 조절 수단;을 포함함이 바람직하다.
상기 내부 전압 레벨 조정부의 구성에서, 상기 분배 수단은 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 다수의 저항 수단을 포함함이 바람직하다.
또한, 상기 전압 레벨 조절 수단은, 상기 모드 선택 신호의 상태에 따라 상기 분배 수단과 접지 전압 라인 사이에서 스위칭하는 스위칭 수단; 및 상기 분배 수단과 상기 접지 전압 라인 사이에 연결되는 저항 수단;을 포함함이 바람직하다.
상기 전압 레벨 조절 수단의 구성에서, 상기 스위칭 수단은 상기 모드 선택 신호에 의해 턴 온되어 상기 분배 수단과 상기 접지 전압 라인 사이를 연결하는 MOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 저항 수단은 상기 분배 수단과 상기 접지 전압 라인 사이에 연결되는 MOS 트랜지스터형 다이오드를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 내부 전압 발생 회로는, 외부 전압을 분배하여 기준 전압을 생성하는 기준 전압 생성부; 상기 외부 전압의 레벨을 검출하여 검출 신호로 출력하는 외부 전압 레벨 검출부; 및 상기 기준 전압을 이용하여 내부 전압을 생성 및 유지하고, 상기 검출 신호의 상태에 따라 상기 내부 전압의 레벨을 조절하는 내부 전압 생성부;를 포함함을 특징으로 한다.
여기서, 상기 내부 전압 생성부는 상기 외부 전압의 레벨이 하강하면 상기 검출 신호에 의해 상기 내부 전압의 레벨을 상승시킴이 바람직하다.
상기 내부 전압 생성부는, 상기 기준 전압을 이용하여 내부 전압을 생성하 고, 상기 기준 전압과 피드백 전압의 레벨을 비교하여 상기 내부 전압의 레벨을 조절 및 유지시키는 구동부; 및 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하고, 상기 검출 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 내부 전압 레벨 조정부;를 포함함이 바람직하다.
상기 내부 전압 생성부의 구성에서, 상기 구동부는, 상기 기준 전압과 상기 피드백 전압의 전위차를 감지 증폭하여 구동 신호를 출력하는 차동 증폭 수단; 및 상기 구동 신호에 따라 상기 내부 전압의 레벨을 조절하는 구동 수단;을 포함함이 바람직하다.
또한, 상기 내부 전압 레벨 조정부는, 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 분배 수단; 및 상기 검출 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 전압 레벨 조절 수단;을 포함함이 바람직하다.
상기 내부 전압 레벨 조정부의 구성에서, 상기 분배 수단은 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 다수의 저항 수단을 포함함이 바람직하다.
또한, 상기 전압 레벨 조절 수단은 상기 검출 신호의 상태에 따라 상기 각 저항 수단을 연결하는 노드들 중 어느 하나와 접지 전압 라인 사이에서 스위칭하는 스위칭 수단을 포함함이 바람직하다.
상기 전압 레벨 조절 수단의 구성에서, 상기 스위칭 수단은 상기 검출 신호에 의해 턴 온되어 상기 각 저항 수단을 연결하는 노드들 중 어느 하나와 상기 접지 전압 라인 사이를 연결하는 MOS 트랜지스터를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 메모리 동작 모드와 외부 전압 레벨 따라 내부 전압의 레벨을 조절하며, 특히, 파워다운 모드 및 셀프 리프레쉬 모드 등 스탠바이 모드에 대응되는 메모리 동작에서 상기 내부 전압의 레벨을 낮추고, 상기 외부 전압의 레벨이 하강할 때 상기 내부 전압의 레벨을 높이도록 구성된다.
구체적으로, 본 발명의 내부 전압 발생 회로는 도 2에 도시된 바와 같이, 기준 전압 생성부(10), 모드 선택부(20), 외부 전압 레벨 검출부(30), 제어부(40), 및 내부 전압 생성부(50)를 포함한다.
기준 전압 생성부(10)는 전원 전압을 분배하여 내부 전압 VOUT의 타겟 레벨을 설정하는 기준 전압 VREF을 생성한다.
모드 선택부(20)는 외부 명령 신호 CMD_EXT, 예를 들어, 칩 선택신호 CS, 로오 어드레스 스트로브 신호 RAS, 컬럼 어드레스 스트로브 신호 CAS, 및 라이트 인에이블 신호 WE 등을 디코딩하여 메모리 동작 모드를 선택하는 모드 선택 신호 MOD_SEL를 출력한다.
여기서, 모드 선택 신호 MOD_SEL는 파워다운 모드 및 셀프 리프레쉬 모드 등 스탠바이 모드에 대응되는 메모리 동작에서 디스에이블되고, 액티브 동작에서 인에이블됨이 바람직하다.
외부 전압 레벨 검출부(30)는 인에이블 신호 EN_DET에 의해 동작하며, 외부 전압 VCC의 레벨을 검출하여 검출 신호 VDET로 출력한다.
여기서, 검출 신호 DET는 외부 전압 VCC의 레벨이 하강할 때 인에이블됨이 바람직하다.
제어부(40)는 모드 선택 신호 MOD_SEL와 검출 신호 VDET를 논리 조합하여 내부 전압 VOUT 레벨을 조절하는 제어 신호 VCTRL로 출력하며, 제어 신호 VCTRL는 모드 선택 신호 MOD_SEL와 검출 신호 VDET 중 최소한 하나가 인에이블될 때 인에이블된다. 제어부(40)는 모드 선택 신호 MOD_SEL와 검출 신호 VDET를 노아 조합하여 제어 신호 VCTRL로 출력하는 노아 게이트(NR)로 구성될 수 있다.
내부 전압 생성부(50)는 인에이블 신호 EN에 의해 동작하며, 기준 전압 VREF을 이용하여 내부 전압 VOUT을 생성하고 제어 신호 VCTRL에 따라 내부 전압 VOUT1의 레벨을 조절한다.
상기의 내부 전압 생성부(50)는 다양한 실시 예로 구현될 수 있으며, 일 예로, 도 3 및 도 4와 같이 구동부(51)와 내부 전압 레벨 조정부(52)로 구성될 수 있다.
이하, 도 3 및 도 4를 참조하여 내부 전압 생성부(50)의 구성 및 동작을 상세히 살펴보기로 한다.
구동부(51)는 도 3 및 도 4에 도시된 바와 같이, 기준 전압 VREF과 후술할 내부 전압 레벨 조정부(52)에서 제공되는 피드백 전압 VFB의 전위차를 감지 증폭하여 노드(ND1)의 전위를 조절하는 PMOS 트랜지스터들(P1,P2)과 NMOS 트랜지스터들(N1,N2), 인에이블 신호 EN에 의해 상기 감지 증폭 동작을 제어하는 PMOS 트랜지스터들(P3,P4)과 NMOS 트랜지스터(N3), 및 노드(ND1)의 전위에 따라 내부 전압 VOUT1의 레벨을 결정하는 PMOS 트랜지스터(P5)를 포함한다.
여기서, PMOS 트랜지스터(P1)는 노드(ND2)의 전위에 의해 턴 온되어 노드(ND1)를 전원 전압 VCC 레벨로 풀 업시키고, PMOS 트랜지스터(P2)는 노드(ND2)의 전위에 의해 턴 온되어 노드(ND2)를 전원 전압 VCC 레벨로 풀 업시킨다.
또한, NMOS 트랜지스터(N1)는 기준 전압 VREF에 의해 턴 온되어 노드(ND1)와 노드(ND_COMM) 사이를 연결하고, NMOS 트랜지스터(N2)는 피드백 전압 VFB에 의해 턴 온되어 노드(ND2)와 노드(ND_COMM) 사이를 연결한다.
그리고, PMOS 트랜지스터(P3)는 인에이블 신호 EN에 의해 턴 온되어 노드(ND1)를 전원 전압 VCC 레벨로 풀 업시키고, PMOS 트랜지스터(P4)는 인에이블 신호 EN에 의해 턴 온되어 노드(ND2)를 전원 전압 VCC 레벨로 풀 업시킨다.
아울러, PMOS 트랜지스터(P5)는 노드(ND1)의 전위에 의해 턴 온되어 내부 전압 VOUT1을 전원 전압 VCC 레벨로 상승시킨다.
내부 전압 레벨 조정부(52)는 도 3에 도시된 바와 같이, 내부 전압 VOUT1을 일정한 저항비로 분배하여 피드백 전압 VFB을 생성하는 NMOS 트랜지스터들(N4,N5)과, 제어 신호 VCTRL에 의해 피드백 전압 VFB의 레벨을 조절하는 NMOS 트랜지스터들(N6,N7)을 포함한다.
여기서, NMOS 트랜지스터들(N4~N6)은 내부 전압 VOUT1 라인과 접지 전압 VSS 라인 사이에 직렬로 연결되며, 게이트와 드레인이 서로 연결된 다이오드 구조를 갖는다.
그리고, NMOS 트랜지스터(N7)는 제어 신호 VCTRL에 의해 턴 온되어 노 드(ND3)와 접지 전압 VSS 라인 사이를 연결한다. 즉, NMOS 트랜지스터(N7)가 제어 신호 VCTRL에 의해 턴 온되면, NMOS 트랜지스터(N6)의 저항보다 작은 NMOS 트랜지스터(N7)의 저항이 노드(ND3)에 형성되어 대부분의 전류가 NMOS 트랜지스터(N7)를 통해 접지 전압 VSS 라인으로 흐르게 된다.
또한, 내부 전압 레벨 조정부(52)는 도 4에 도시된 바와 같이, NMOS 트랜지스터들(N4~N6)이 저항들(R1~R3)로 대체될 수도 있다.
상기의 구성을 갖는 내부 전압 생성부(50)의 동작을 상세히 살펴보면, 우선, 구동부(51)는 인에이블 신호 EN가 인에이블될 때 기준 전압 VREF의 레벨과 피드백 전압 VFB의 레벨을 동일화시킨다.
즉, 구동부(51)는 차동 증폭 구조로 이루어진 PMOS 트랜지스터들(P1,P2)과 NMOS 트랜지스터들(N1,N2)로써 피드백 전압 VFB이 기준 전압 VREF과 동일한 전압이 되도록 노드(ND1)의 전위를 조절한다.
예를 들어, 피드백 전압 VFB의 레벨이 기준 전압 VREF 레벨보다 높다면, NMOS 트랜지스터(N2)에서 흐르는 전류의 양이 NMOS 트랜지스터(N1)에서 흐르는 전류의 양보다 커지므로, 노드(ND2)의 전위가 낮아진다.
노드(ND2)의 전위가 낮아짐에 따라, PMOS 트랜지스터들(P1,P2)에서 전보다 많은 양의 전류가 흐르게 되므로, 노드(ND1)의 전위가 상승하여 PMOS 트랜지스터(P5)에서 흐르는 전류의 양이 줄어들게 된다. 따라서, 내부 전압 VOUT1의 레벨이 하강하고, 내부 전압 VOUT1이 일정한 저항비로 분배된 전압인 피드백 전압 VFB의 레벨도 하강하게 된다.
반대로, 피드백 전압 VFB의 레벨이 기준 전압 VREF 레벨보다 낮다면, NMOS 트랜지스터(N1)에서 흐르는 전류의 양이 NMOS 트랜지스터(N2)에서 흐르는 전류의 양보다 커지므로, 노드(ND2)의 전위가 상승한다.
노드(ND2)의 전위가 상승함에 따라, PMOS 트랜지스터들(P1,P2)에서 전보다 적은 양의 전류가 흐르게 되므로, 노드(ND1)의 전위가 하강하여 PMOS 트랜지스터(P5)에서 흐르는 전류의 양이 늘어나게 된다. 따라서, 내부 전압 VOUT1의 레벨이 상승하고, 피드백 전압 VFB의 레벨도 상승하게 된다.
이와 같은 동작으로 기준 전압 VREF의 레벨과 피드백 전압 VFB의 레벨이 항상 동일하게 유지된다.
이때, NMOS 트랜지스터(N4)와 NMOS 트랜지스터(N5)의 사이즈가 동일하다고 가정하면, 도 5에 도시된 바와 같이, 제어 신호 VCTRL가 인에이블인 경우 피드백 전압 VFB 레벨은 내부 전압 VOUT1 레벨의 1/2이 되므로, 내부 전압 VOUT1 레벨은 항상 기준 전압 VREF 레벨의 2배가 된다.
즉, 액티브 동작시 또는 외부 전압 VCC의 레벨이 하강한 경우, NMOS 트랜지스터(N7)가 턴 온되어 노드(ND3)의 대부분의 전류가 NMOS 트랜지스터(N7)를 경유하여 접지 전압 VSS 라인으로 흐르게 된다.
따라서, 노드(ND3)와 접지 전압 VSS 라인 사이에 연결된 NMOS 트랜지스터(N6)가 거의 영향을 미치지 않게 되므로, 피드백 전압 VFB의 레벨은 'VOUT1* Ron(N5)/Ron(N4+N5)'로 된다. 여기서, 'Ron(N4)'은 NMOS 트랜지스터(N4) 저항을 나타내고, 'Ron(N5)'은 NMOS 트랜지스터(N5) 저항을 나타낸다.
그리고, 파워다운 모드 및 셀프 리프레쉬 모드 등 스탠바이 모드에 대응되는 메모리 동작으로 진입하거나 외부 전압 VCC의 레벨이 상승하는 경우, 제어 신호 VCTRL에 의해 NMOS 트랜지스터(N7)가 턴 오프되어 NMOS 트랜지스터(N6) 저항이 노드(ND3)와 접지 전압 VSS 라인 사이에 보이게 된다.
즉, 제어 신호 VCTRL가 디스에이블되면, 피드백 전압 VFB의 레벨은 액티브 동작시 또는 외부 전압 VCC의 레벨이 하강한 경우에 비해 'VOUT1*Ron(N5+N6)/Ron (N4+N5+N6)'로 상승한다. 여기서, 'Ron(N6)'은 NMOS 트랜지스터(N6) 저항을 나타낸다.
피드백 전압 VFB 레벨이 상승함에 따라 노드(ND1)의 전위는 상승하므로, 출력 전압 VOUT1의 레벨은 'Ron(N5+N6)/Ron(N4+N5+N6)' 비만큼 하강하게 된다. 이때, NMOS 트랜지스터들(N4~N6)의 사이즈가 동일하다고 가정하면, 도 4에 도시된 바와 같이, 출력 전압 VOUT1의 레벨은 피드백 전압 VFB 레벨의 3/4이 된다.
이상에서 살펴본 바와 같이, 본 발명의 내부 전압 발생 회로는 메모리 동작과 외부 전압의 레벨 변동에 따라 출력 전압 VOUT1의 레벨을 조절할 수 있다.
즉, 본 발명의 내부 전압 발생 회로는 스탠바이 모드에 대응되는 메모리 동작시 액티브 모드보다 내부 전압 VOUT1의 레벨을 낮추어줌으로써, 액티브 모드에 비해 내부 전압 구동에 따른 전류 소모를 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 내부 전압 발생 회로는 외부 전압 VCC의 레벨이 하강하면, 외부 전압 VCC의 레벨이 충분히 높을 때의 내부 전압 VOUT1 레벨보다 레벨을 높여줌으로써, 내부 전압 VOUT1의 레벨 하강에 따른 메모리 동작 오류를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 메모리 동작 모드에 따라 내부 전압의 레벨을 조절함으로써, 내부 전압 레벨을 높게 유지할 필요가 없는 메모리 동작 모드에서 내부 전압 구동에 따른 불필요한 전류 소모를 줄일 수 있는 효과가 있다.
또한, 본 발명은 외부 전압의 레벨 변동에 따라 내부 전압의 레벨을 조절함으로써, 내부 전압 레벨 변동으로 인한 메모리 동작 오류를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (18)

  1. 외부 전압을 분배하여 기준 전압을 생성하는 기준 전압 생성부;
    외부 명령 신호를 디코딩하여 메모리 동작 모드를 선택하는 모드 선택 신호로 출력하는 모드 선택부; 및
    상기 기준 전압을 이용하여 내부 전압을 생성 및 유지하고, 상기 모드 선택 신호의 상태에 따라 상기 내부 전압의 레벨을 조절하는 내부 전압 생성부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 내부 전압 생성부는 스탠바이 모드에 대응되는 메모리 동작에서 상기 내부 전압의 레벨을 하강시킴을 특징으로 하는 내부 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 내부 전압 생성부는 셀프 리프레쉬 모드와 파워다운 모드 중 어느 하나일 때 상기 내부 전압의 레벨을 하강시킴을 특징으로 하는 내부 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 내부 전압 생성부는,
    상기 기준 전압을 이용하여 내부 전압을 생성하고, 상기 기준 전압과 피드백 전압의 레벨을 비교하여 상기 내부 전압의 레벨을 조절 및 유지시키는 구동부; 및
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하고, 상기 모드 선택 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 내부 전압 레벨 조정부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 구동부는,
    상기 기준 전압과 상기 피드백 전압의 전위차를 감지 증폭하여 구동 신호를 출력하는 차동 증폭 수단; 및
    상기 구동 신호에 따라 상기 내부 전압의 레벨을 조절하는 구동 수단;을 포함함을 특징으로 하는 내부 전압 발생 회로.
  6. 제 4 항에 있어서,
    상기 내부 전압 레벨 조정부는,
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 분배 수단; 및
    상기 모드 선택 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 전압 레벨 조절 수단;을 포함함을 특징으로 하는 내부 전압 발생 회로.
  7. 제 6 항에 있어서,
    상기 분배 수단은 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 다수의 저항 수단을 포함함을 특징으로 하는 내부 전압 발생 회로.
  8. 제 6 항에 있어서,
    상기 전압 레벨 조절 수단은,
    상기 모드 선택 신호의 상태에 따라 상기 분배 수단과 접지 전압 라인 사이에서 스위칭하는 스위칭 수단; 및
    상기 분배 수단과 상기 접지 전압 라인 사이에 연결되는 저항 수단;을 포함함을 특징으로 하는 내부 전압 발생 회로.
  9. 제 8 항에 있어서,
    상기 스위칭 수단은 상기 모드 선택 신호에 의해 턴 온되어 상기 분배 수단과 상기 접지 전압 라인 사이를 연결하는 MOS 트랜지스터를 포함함을 특징으로 하는 내부 전압 발생 회로.
  10. 제 8 항에 있어서,
    상기 저항 수단은 상기 분배 수단과 상기 접지 전압 라인 사이에 연결되는 MOS 트랜지스터형 다이오드를 포함함을 특징으로 하는 내부 전압 발생 회로.
  11. 외부 전압을 분배하여 기준 전압을 생성하는 기준 전압 생성부;
    상기 외부 전압의 레벨을 검출하여 검출 신호로 출력하는 외부 전압 레벨 검 출부; 및
    상기 기준 전압을 이용하여 내부 전압을 생성 및 유지하고, 상기 검출 신호의 상태에 따라 상기 내부 전압의 레벨을 조절하는 내부 전압 생성부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
  12. 제 11 항에 있어서,
    상기 내부 전압 생성부는 상기 외부 전압의 레벨이 하강하면 상기 검출 신호에 의해 상기 내부 전압의 레벨을 상승시킴을 특징으로 하는 내부 전압 발생 회로.
  13. 제 11 항에 있어서,
    상기 내부 전압 생성부는,
    상기 기준 전압을 이용하여 내부 전압을 생성하고, 상기 기준 전압과 피드백 전압의 레벨을 비교하여 상기 내부 전압의 레벨을 조절 및 유지시키는 구동부; 및
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하고, 상기 검출 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 내부 전압 레벨 조정부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
  14. 제 13 항에 있어서,
    상기 구동부는,
    상기 기준 전압과 상기 피드백 전압의 전위차를 감지 증폭하여 구동 신호를 출력하는 차동 증폭 수단; 및
    상기 구동 신호에 따라 상기 내부 전압의 레벨을 조절하는 구동 수단;을 포함함을 특징으로 하는 내부 전압 발생 회로.
  15. 제 14 항에 있어서,
    상기 내부 전압 레벨 조정부는,
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 분배 수단; 및
    상기 검출 신호의 상태에 따라 상기 피드백 전압의 레벨을 조절하는 전압 레벨 조절 수단;을 포함함을 특징으로 하는 내부 전압 발생 회로.
  16. 제 15 항에 있어서,
    상기 분배 수단은 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하는 다수의 저항 수단을 포함함을 특징으로 하는 내부 전압 발생 회로.
  17. 제 16 항에 있어서,
    상기 전압 레벨 조절 수단은 상기 검출 신호의 상태에 따라 상기 각 저항 수단을 연결하는 노드들 중 어느 하나와 접지 전압 라인 사이에서 스위칭하는 스위칭 수단을 포함함을 특징으로 하는 내부 전압 발생 회로.
  18. 제 17 항에 있어서,
    상기 스위칭 수단은 상기 검출 신호에 의해 턴 온되어 상기 각 저항 수단을 연결하는 노드들 중 어느 하나와 상기 접지 전압 라인 사이를 연결하는 MOS 트랜지스터를 포함함을 특징으로 하는 내부 전압 발생 회로.
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