KR100893578B1 - 내부전압 생성장치 - Google Patents

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Abstract

본 발명은 외부전압의 레벨 변동 시에도 안정적인 전압레벨을 유지하는 내부전압을 공급하기 위한 내부전압 생성장치를 제공하기 위한 것으로, 내부전압의 레벨을 감지하기 위한 출력전원 레벨감지수단과, 상기 출력전원 레벨감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 발진수단과, 구동전원의 레벨 하강을 감지하기 위한 제1 구동전원 레벨감지수단과, 상기 구동전원의 레벨 상승을 감지하기 위한 제2 구동전원 레벨감지수단과, 상기 제1 및 제2 구동전원 레벨감지수단의 출력신호에 응답하여 상기 주기신호의 주기를 변경하기 위한 주기 조절수단, 및 상기 주기 조절수단의 출력신호에 응답하여 상기 구동전원을 차지 펌핑하여 상기 내부전압을 생성하기 위한 차지 펌핑수단을 구비하는 내부전압 생성장치를 제공한다.
Figure R1020070112036
고전압, 차지 펌핑, 주기, 상승, 하강

Description

내부전압 생성장치{INTERNAL VOLTAGE GENERATOR}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 생성장치에 관한 것이다.
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부전압(VDD)의 레벨 불안정 시에도 안정적인 레벨의 내부전압을 생성할 수 있는 내부전압 생성장치에 관한 것이다.
반도체 메모리 소자 내의 내부전압 생성장치(Internal Voltage generator)는 외부 전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전압(Internal voltage)을 만드는 회로이다.
한편, 일반적으로 내부전압 생성장치는 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것을 목적으로 하고 있다.
도 1은 종래기술에 따른 내부전압 생성장치의 블록 구성도이다.
도 1을 참조하면, 종래기술의 내부전압 생성장치는 고전압(VPP)의 레벨을 감 지하기 위한 레벨 감지부(10)와, 레벨 감지부(10)의 감지신호(VPP_DET)에 응답하여 주기신호(OSC_OUT)를 생성하기 위한 발진부(20)와, 주기신호(OSC_OUT)에 응답하여 외부전압(VDD)을 차지 펌핑하여 보다 높은 전압의 고전압(VPP)을 생성하기 위한 차지 펌핑부(30)를 구비한다.
종래기술에 따른 내부전압 생성장치의 구동을 간략히 살펴보도록 한다.
먼저, 레벨 감지부(10)를 통해 고전압(VPP)의 레벨이 하강하는 경우를 감지하여, 발진부(20)를 구동시켜 주기신호(OSC_OUT)를 생성한다. 그리고 차지 펌핑부(30)는 주기신호(OSC_OUT)의 주기에 응답하여 고전압(VPP)이 원하는 전압 레벨을 유지하도록 한다.
이와 같이, 생성된 고전압(VPP)은 반도체 메모리 소자 내 내부블록(도시되지 않음.)에 인가되어 소모된다. 이때, 차지 펌핑부(30)에 의해 공급되는 전류량은 내부블록에서 소모하는 전류량보다 커야된다. 만약, 내부블록에서 소모하는 전류량이 공급되는 전류량보다 많으면, 고전압(VPP)의 레벨이 하강하여 셀 커패시터에 셀 데이터가 정상적으로 저장되지 못할 수 있다. 따라서, 차지 펌핑부(30)에 의해 공급되는 전류량은 내부블록에서 소모하는 전류량 이상으로 유지되어야 한다.
그런데, 반도체 메모리 소자의 여러 동작 중 예컨대, 오토리프레쉬(auto refresh), 버스트 쓰기 읽기(burst write/read)와 같은 동작 수행 시 내부블록에서 외부전압(VDD)에 대한 전류소모가 크게 발생하여 외부전압(VDD)의 레벨이 하강한다. 즉, 외부전압(VDD)에 대한 순간 전류소모가 과도한 경우 외부전압(VDD)의 레벨이 순간적으로 하강한다.
이와 같이, 외부전압(VDD)의 레벨이 하강하는 경우, 구동전원인 외부전압(VDD)이 충분히 공급되지 않으므로, 이를 펌핑하여 생성하는 고전압(VPP)의 레벨도 하강한다. 따라서, 고전압(VPP)의 레벨 하강으로 셀 데이터를 읽고 쓰는 구동에 있어 오동작이 발생한다. 더욱이, 그래픽 DRAM과 같이 낮은 외부전압(VDD)을 사용하며, 고속 동작으로 전류소모가 많은 제품일 경우 더욱 큰 문제가 된다. 또한, 외부전압(VDD)의 레벨이 높은 경우에는, 차지 펌핑부(30)에 의해 공급되는 전류량이 외부전압(VDD)의 레벨 상승과 비례하여 증가한다. 이러한 경우, 불필요한 전류소모가 발생하며, 고전압(VPP)의 레벨이 과도하게 상승하여 오버슈팅(overshooting)이 발생할 수 있다.
앞서 언급한 바와 같이, 외부전압(VDD)의 레벨이 변동됨에 따라, 공급되는 고전압(VPP)에 대한 전류량이 변경되어 실제 고전압(VPP)이 부족하거나 과잉으로 공급되는 문제점이 발생하는데, 이에 관해 수학식 1을 참조하여 다시 한번 살펴보도록 한다.
Figure 112007079270523-pat00001
Figure 112007079270523-pat00002
상기 수학식 1과 같이, 차지 펌핑부(30)에 의해 공급되는 전류량은 외부전압(VDD)과 차지 펌핑부(30) 내 커패시터의 용량(C)과 시간(주기신호(OSC_OUT)가 갖 는 주기, △t)의 함수이다. 여기서, 커패시터의 용량(C)은 설계자에 의해 결정되는 상수 값일 뿐 아니라, 이는 칩의 크기 증가를 초래하므로 증가시키는 데 한계가 있다. 또한, 발진부(20)의 주기신호(OSC_OUT)는 외부전압(VDD)의 레벨 변동 시에도 일정한 주기를 갖는다.(스큐나 온도 변동에 약간의 변화가 있으나 이는 실질적으로 무시 가능하다.)
따라서, 차지 펌핑부(30)의 공급 전류량은 외부전압(VDD)에 의해 변동된다. 예를 들어, 외부전압(VDD)이 DC 전원으로 들어온다 하더라도, 반도체 메모리 소자 내부 동작과 전류소모 변동량에 따라 외부전압(VDD)의 레벨이 변동될 수 있다. 이때, 외부전압(VDD)의 레벨 변동에 따라 차지 펌핑부(30)의 공급 전류량이 변동하게 된다. 즉, 내부블록에서 소모하는 전류량은 일정하더라도 외부전압(VDD)이 낮아지면 차지 펌핑부(30)의 공급 전류량도 감소하여 고전압(VPP)의 레벨이 하강한다. 또한, 외부전압(VDD)이 높아지면 공급 전류량도 증가하여 고전압(VPP)의 레벨이 상승한다. 이는 상기 수학식 1에 도시된 바와 같이, 공급되는 전류량은 외부전압(VDD)의 레벨에 비례하기 때문임을 알 수 있다.
그러므로, 종래기술에 따른 내부전압 생성장치를 사용하는 경우, 발진부(20)의 주기신호(OSC_OUT)가 외부전압(VDD)의 레벨과 관계없이 일정한 주기를 갖기 때문에, 외부전압(VDD)이 낮아지면 차지 펌핑부(30)에 의해 공급되는 전류량이 줄어들어 고전압(VPP)의 레벨이 하강한다. 이와 같이, 고전압(VPP)의 레벨이 하강하면, 고전압(VPP)을 인가받아 구동되는 워드라인이 충분한 레벨을 확보하지 못해 셀 커패시터로 저장되는 셀 데이터나 셀 커패시터에서 출력되는 셀 데이터의 신뢰성이 떨어진다.
또한, 외부전압(VDD)의 레벨이 높아지면, 차지 펌핑부(30)의 전류 공급량이 증가하므로, 고전압(VPP)의 레벨이 상승하여 오버 슈팅이 발생할 수 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부전압의 레벨 변동 시에도 안정적인 레벨을 유지하는 내부전압을 생성하기 위한 내부전압 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 내부전압 생성장치는 내부전압의 레벨을 감지하기 위한 출력전원 레벨감지수단; 상기 출력전원 레벨감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 발진수단; 구동전원의 레벨 하강을 감지하기 위한 제1 구동전원 레벨감지수단; 상기 구동전원의 레벨 상승을 감지하기 위한 제2 구동전원 레벨감지수단; 상기 제1 및 제2 구동전원 레벨감지수단의 출력신호에 응답하여 상기 주기신호의 주기를 변경하기 위한 주기 조절수단; 및 상기 주기 조절수단의 출력신호에 응답하여 상기 구동전원을 차지 펌핑하여 상기 내부전압을 생성하기 위한 차지 펌핑수단을 구비한다.
전술한 본 발명은 외부전압의 레벨이 일정 이상으로 하강하거나, 상승하는 경우를 감지하고 이에 따라 차지 펌핑되는 주기을 조절함으로써, 외부전압의 레벨 변동 시에도 고전압의 레벨이 일정하게 유지되도록 한다. 따라서, 셀 데이터의 신 뢰성을 향상시키고, 오버슈팅을 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 내부전압 생성장치의 블록 구성도이다.
도 2를 참조하면, 본 발명에 따른 내부전압 생성장치는 고전압(VPP)의 레벨을 감지하기 위한 출력전원 레벨감지부(100)와, 출력전원 레벨감지부(100)의 감지신호(VPP_DET)에 응답하여 주기신호(OSC_OUT)를 생성하기 위한 발진부(200)와, 외부전압(VDD)의 레벨 하강을 감지하기 위한 제1 구동전원 레벨감지부(300)와, 외부전압(VDD)의 레벨 상승을 감지하기 위한 제2 구동전원 레벨감지부(400)와, 제1 및 제2 구동전원 레벨감지부(300, 400)의 출력신호(FAST_OSC, SLOW_OSC)에 응답하여 주기신호(OSC_OUT)의 주기를 변경하기 위한 주기 조절부(500)와, 주기 조절부(500)의 출력신호에 응답하여 외부전압(VDD)을 차지 펌핑하여 보다 높은 레벨의 고전압(VPP)을 생성하기 위한 차지 펌핑부(600)를 구비한다.
참고적으로, 고전압(VPP)은 셀 트랜지스터의 게이트단에 인가되는 전압으로, 셀 데이터를 안정적으로 읽고 쓰기 위해서는 비트라인에 인가되는 외부전압(VDD)보다 높은 전압 레벨을 가져야 한다. 일반적으로, 저전압 반도체 메모리 소자의 경우, 외부전압(VDD)은 1.5V, 고전압(VPP)는 3.1V의 전압 레벨을 갖는다.
또한, 차지 펌핑부(600)는 주기 조절부(500)의 출력신호에 응답하여 외부전압(VDD) 펌핑 구동을 수행한다. 앞서 언급한 바와 같이, 저전압 반도체 메모리 소자의 경우 고전압(VPP)의 목표레벨이 3.1V이므로, 차지 펌핑부(600)는 트리플러 타입(tripler type)을 포함하여 외부전압(VDD)을 대략 3배가량 차지 펌핑하여 고전압(VPP)을 생성한다. 트리플러 타입의 차지 펌핑부(600)는 이상적으로 3배의 외부전압(VDD)에 대응되는 레벨을 갖는 고전압(VPP)을 생성할 수 있다.
본 발명에 따른 내부전압 생성장치는 제1 및 제2 구동전원 레벨 감지부(300, 400)와 주기 조절부(500)를 더 포함한다. 그리고 구동전원인 외부전압(VDD) 레벨의 하강 또는 상승을 감지하여, 주기신호(OSC_OUT)의 주기를 증가시키거나 감소시킨다. 외부전압(VDD)의 레벨이 상승한 경우에는 주기신호(OSC_OUT)의 주기를 증가시켜 차지 펌핑부(600)의 구동 횟수를 줄이고, 외부전압(VDD)의 레벨이 하강한 경우에는 주기신호(OSC_OUT)의 주기를 감소시켜 차지 펌핑부(600)의 구동 횟수를 늘린다. 따라서, 외부전압(VDD)의 레벨 변동을 차지 펌핑부(600)의 구동 횟수를 통해 상쇄하여 줌으로써, 고전압(VPP)이 일정한 레벨로 유지되도록 한다.
도 3은 도 2의 제1 구동전원 레벨 감지부(300)의 내부 회로도이다.
도 3을 참조하면, 제1 구동전원 레벨 감지부(300)는 구동전원인 외부전압(VDD)의 레벨을 분배하기 위한 전압분배부(320)와, 전압분배부(320)에서 출력되는 분배전압이 로우기준전압(LOW_REF)보다 하강하는 경우를 감지하여 하강감지신호(FAST_OSC)를 출력하기 위한 하강감지신호 생성부(340)를 구비한다.
전압분배부(320)는 직렬 연결되어 외부전압(VDD)을 분배하기 위한 제1 및 제 2 저항(R1, R2)를 포함하여, 제1 및 제2 저항(R1, R2)의 연결 노드에 걸린 전압을 분배전압으로 출력한다.
하강감지신호 생성부(340)는 바이어스전압(VBIAS)의 활성화에 응답하여 로우기준전압(LOW_REF)과 분배전압의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동증폭부(342)와, 차동증폭부(342)의 출력을 반전하여 하강감지신호(FAST_OSC)로 출력하기 위한 인버터(I1)를 포함한다.
구동을 간략히 살펴보면, 먼저 전압분배부(320)는 외부전압(VDD)의 레벨을 분배하여 분배전압으로 출력한다.
이어, 차동증폭부(342)는 분배전압의 레벨이 로우기준전압(LOW_REF)보다 높은 경우에는 출력신호를 논리레벨 'H'로 출력하며, 이어 인버터(I1)는 이를 반전하여 하강감지신호(FAST_OSC)를 논리레벨 'L'로 비활성화한다. 또한, 로우기준전압(LOW_REF)보다 낮아지는 경우에는 출력신호를 논리레벨 'L'로, 이어 인버터(I1)는 하강감지신호(FAST_OSC)를 논리레벨 'H'로 활성화한다.
즉, 제1 구동전원 레벨 감지부(300)는 외부전압(VDD)에 대응되는 전압레벨을 갖는 분배전압이 로우기준전압(LOW_REF)보다 하강하는 경우를 감지하여, 하강감지신호(FAST_OSC)를 논리레벨 'H'로 활성화한다.
참고적으로, 로우기준전압(LOW_REF)은 일정한 전압 레벨을 갖는 기준신호로서, 밴드갭(bandgap) 또는 위들러 발생기(widlar generator)를 이용하여 만든다. 이때, 제1 및 제2 저항(R1, R2)이 같은 저항값은 갖는 경우, 로우기준전압(LOW_REF)의 전압 레벨은 외부전압(VDD)에 대해 1/2배를 갖는다. 따라서, 제1 및 제2 저항(R1, R2)의 비율을 변경함으로써, 설계자가 임의로 로우기준전압(LOW_REF)의 레벨을 조정할 수 있다.
또한, 바이어스전압(VBIAS)은 밴드갭 또는 위들러 발생기를 이용하여 만들어지며, 일정한 레벨을 갖는 전압이다. 외부전압(VDD)에 인가되는 노이즈에 의한 차동증폭부(342)의 오동작을 방지하고자, 외부전압(VDD)과 분리된 독립적인 전원을 사용한다.
도 4는 도 2에 도시된 제2 구동전원 레벨감지부(400)의 내부 회로도이다.
도 4를 참조하면, 제2 구동전원 레벨감지부(400)는 구동전원인 외부전압(VDD)의 레벨을 분배하기 위한 전압분배부(420)와, 전압분배부(420)에서 출력되는 분배전압이 하이기준전압(HIGH_REF)보다 상승하는 경우를 감지하여 상승감지신호(SLOW_OSC)를 출력하기 위한 상승감지신호 생성부(440)를 구비한다. 여기서, 하이기준전압(HIGH_REF)은 로우기준전압(LOW_REF)보다 높은 전압레벨을 가지는 것이 바람직히다.
전압분배부(420)는 직렬 연결되어 외부전압(VDD)을 분배하기 위한 제3 및 제4 저항(R3, R4)를 포함하여, 제3 및 제4 저항(R3, R4)의 연결 노드에 걸린 전압을 분배전압으로 출력한다.
상승감지신호 생성부(440)는 바이어스전압(VBIAS)의 활성화에 응답하여 하이기준전압(HIGH_REF)과 분배전압의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동증폭부(442)와, 차동증폭부(442)의 출력을 드라이빙하여 상승감지신호(SLOW_OSC)로 출력하기 위한 드라이버(444)를 포함한다. 여기서, 드라이버(444)는 두 개의 인 버터를 구비할 수 있다.
구동을 간략히 살펴보면, 먼저 전압분배부(420)는 외부전압(VDD)의 레벨을 분배하여 분배전압으로 출력한다.
이어, 차동증폭부(442)는 분배전압의 레벨이 하이기준전압(HIGH_REF)보다 높은 경우에는 출력신호를 논리레벨 'H'로 출력하며, 이어 드라이버(444)는 이를 전달하고 상승감지신호(SLOW_OSC)는 논리레벨 'H'로 활성화된다. 또한, 하이기준전압(HIGH_REF)보다 낮아지는 경우에는 출력신호를 논리레벨 'L'로, 이어 드라이버(444)는 상승감지신호(SLOW_OSC)를 논리레벨 'L'로 활성화한다.
즉, 제2 구동전원 레벨 감지부(400)는 분배전압의 레벨이 하이기준전압(HIGH_REF)보다 상승하는 경우를 감지하여, 상승감지신호(SLOW_OSC)를 논리레벨 'H'로 활성화한다. 참고적으로, 제3 및 제4 저항(R3, R4)이 같은 저항값은 갖는 경우, 하이기준전압(HIGH_REF)은 외부전압(VDD)에 대해 1/2배의 전압 레벨을 갖는다.
이하, 설명의 편의를 위해 외부전압(VDD)과 이를 분배한 분배전압을 동일하게 취급하기로 하며, 이를 적용하면 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF)과 로우기준전압(LOW_REF) 사이에 위치하는 경우, 상승감지신호(SLOW_OSC)와 하강감지신호(FAST_OSC)는 모두 논리레벨 'L'를 갖게 된다.
도 5는 도 2의 발진부(200)의 내부 회로도이다.
도 5를 참조하면, 발진부(200)는 감지신호(VPP_DET)에 응답하여 서로 다른 위상을 갖는 제1 내지 제4 기본위상신호(A, B, C, D)를 생성하기 위한 위상신호 생성부(220)와, 제1 내지 제4 기본위상신호(A, B, C, D)를 인가받아 주기신 호(OSC_OUT)를 생성하기 위한 주기신호 생성부(240)를 포함한다.
위상신호 생성부(220)는 감지신호(VPP_DET)에 응답하여 제2 및 제3 기본위상신호(B, C)를 90° 위상 변경하여 정/부 출력신호를 생성하기 위한 제1 위상 변경부(222)와, 제1 위상 변경부(222)의 정/부 출력신호를 90° 위상 변경하여 제1 및 제4 기본위상신호(A, D)로 출력하기 위한 제2 위상 변경부(224)와, 제2 위상 변경부(224)의 제1 및 제4 기본위상신호(A, D)를 90° 위상 변경하여 정/부 출력신호를 생성하기 위한 제3 위상 변경부(226)와, 제3 위상 변경부(226)의 정/부 출력신호를 90° 위상 변경하여 제2 및 제3 기본위상신호(B, C)로 출력하기 위한 제4 위상 변경부(228)를 포함한다. 여기서, 제2 내지 제4 위상 변경부(224, 226, 228)는 동일한 회로적 구현을 갖는다. 따라서, 다음에서는 제1 위상 변경부(222)와 제2 위상 변경부(224)와, 주기신호 생성부(240)의 내부 회로도를 살펴보도록 한다.
도 6은 도 5의 제1 위상 변경부(222)의 내부 회로도이다.
도 6을 참조하면, 제1 위상 변경부(222)는 감지신호(VPP_DET)의 활성화에 응답하여 차동 입력인 제2 및 제3 기본위상신호(B, C)를 감지 및 증폭하기 위한 차동 증폭부(222A)와, 차동 증폭부(222A)의 제1 및 제2 출력노드에 접속된 제1 및 제2 커패시터(CP1, CP2)와, 감지신호(VPP_DET)에 응답하여 제1 출력노드를 초기화하기 위한 구동 제어부(222B)를 포함하여, 제1 출력노드에 걸린 전압을 정 출력신호(OUT1)로, 제2 출력노드에 걸린 전압을 부 출력신호(OUT2)로 출력한다.
여기서, 구동 제어부(222B)는 감지신호(VPP_DET)를 반전하기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 제1 출력노드와 접지 전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)를 포함한다.
구동을 간략히 살펴보면, 먼저, 구동 제어부(222B)는 감지신호(VPP_DET)가 논리레벨 'L'로 비활성화된 경우, 제1 출력노드를 논리레벨 'L'로 초기화한다. 이때, 제1 출력노드의 논리레벨에 의해 제2 출력노드는 논리레벨 'H'로 초기화된다.
이어, 감지신호(VPP_DET)가 논리레벨 H로 활성화되면, 차동 증폭부(222A)가 액티브되어, 차동 입력인 제2 및 제3 기본위상신호(B, C)를 감지 및 증폭하여 정/부 출력신호(OUT1, OUT2)로 출력한다. 이때, 정 출력신호(OUT1)은 제2 기본위상신호(B)에 대해, 부 출력신호(OUT2)는 제3 기본위상신호(C)에 대해 각각 90°의 위상 차이를 갖는다.
즉, 제1 위상 변경부(222)는 감지신호(VPP_DET)의 활성화 시 제2 및 제3 기본위상신호(B, C)에 대해 각각 90°의 위상 차이를 갖는 정/부 출력신호를 생성한다.
도 7은 도 5의 제2 위상 변경부(224)의 내부 회로도이다.
도 7을 참조하면, 제2 위상 변경부(224)는 차동 입력인 제1 위상 변경부(222)의 정/부 출력신호(OUT1, OUT2)를 입력신호(IN1, IN2)로 인가받아 감지 및 증폭하기 위한 차동 증폭부(224A)와, 차동 증폭부(224A)의 제1 및 제2 출력노드에 접속된 제1 및 제2 커패시터(CP3, CP4)를 포함하여, 제1 출력노드에 걸린 전압을 제1 기본위상신호(A)로, 제2 출력노드에 걸린 전압을 제4 기본위상신호(D)로 출력한다.
참고적으로, 제2 위상 변경부(224)는 도 6에 도시된 제1 위상 변경부(222)에 비해 구동 제어부(222B)가 없으며, 차동 증폭부(224A)는 감지신호(VPP_DET)에 제어받지 않는 점만이 다르고 동일한 회로적 구현을 갖는다. 따라서, 구체적인 언급은 생략하도록 한다.
구동을 간략히 살펴보면, 차동 증폭부(224A)는 제1 위상 변경부(222)의 정/부 출력신호(OUT1, OUT2)를 입력신호(IN1, IN2)로 인가받아 감지 및 증폭하여, 제1 기본위상신호(A)와 제4 기본위상신호(D)로 출력한다. 이때, 제1 기본위상신호(A)와 제2 기본위상신호(D)는 각각 제1 위상 변경부(222)의 정/부 출력신호(OUT1, OUT2)인 입력신호(IN1, IN2) 대해 각각 90°의 위상 차이를 갖는다.
도 8은 도 5에 도시된 주기신호 생성부(240)의 내부 회로도이다.
도 8을 참조하면, 주기신호 생성부(240)는 제2 기본위상신호(B)를 반전하기 위한 인버터(I3)와, 인버터(I3)의 출력신호와 제1 기본위상신호(A)를 입력으로 갖는 낸드게이트(ND1)와, 제4 기본위상신호(D)를 반전하기 위한 인버터(I4)와, 인버터(I4)의 출력신호와 제3 기본위상신호(C)를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트 ND1 및 ND2의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전하여 주기신호(OSC_OUT)로 출력하기 위한 인버터(I5)를 포함한다.
구동을 간략히 살펴보면, 주기신호 생성부(240)는 제1 내지 제4 기본위상신호(A, B, C, D)를 인가받아, 기본위상신호(A, B, C, D)에 비해 1/2배의 주기를 갖는 주기신호(OSC_OUT)를 생성한다.
그러므로, 도 5 내지 도 8에 도시된 발진부(200)의 구동을 살펴보면, 위상신 호 생성부(220)는 감지신호(VPP_DET)에 응답하여 서로 90°의 위상 차이를 갖는 제1 내지 제4 기본위상신호(A, B, C, D)를 생성한다. 이어, 주기신호 생성부(240)는 제1 내지 제4 기본위상신호(A, B, C, D)를 인가받아, 제1 내지 제4 기본위상신호(A, B, C, D)에 비해 1/2배의 주기를 갖는 주기신호(OSC_OUT)를 생성한다.
도 9는 도 2에 도시된 제1 분주부(520)의 내부 회로도이다. 참고적으로, 제1 및 제2 분주부(520, 540)는 유사한 회로적 구현을 가지므로, 제1 분주부(520)만을 예시적으로 살펴보도록 한다.
도 9를 참조하면, 제1 분주부(520)는 주기신호(OSC_OUT)에 응답하여 입력신호를 생성하기 위한 입력부(526)와, 입력신호와 하강감지신호(FAST_OSC)를 인가받아 구동제어신호를 생성하기 위한 제어신호 생성부(527)와, 구동제어신호와 피드백신호에 응답하여 입력신호의 주기를 2배 증가시켜 출력하거나 주기 변경없이 출력하기 위한 주기 변경부(528)와, 주기 변경부(528)의 출력신호를 반전하여 제1 분주신호(OSC_OUT1)로 출력하는 출력부(524)와, 제1 분주신호(OSC_OUT1)를 반전하여 제1 인버팅부(521)로 피드백하는 피드백부(525)를 포함한다.
여기서, 입력부(526)는 주기신호(OSC_OUT)를 반전하여 입력신호로 출력하기 위한 인버터(I6)를 포함한다.
제어신호 생성부(527)는 하강감지신호(FAST_OSC)와 입력신호를 입력으로 가져 부 구동제어신호로 출력하기 위한 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전하여 정 구동제어신호로 출력하기 위한 인버터(I7)를 포함한다.
주기 변경부(528)는 입력신호에 응답하여 피드백부(525)의 출력신호를 반전 하여 출력하기 위한 제1 인버팅부(521)와, 제1 인버팅부(521)의 출력신호에 응답하여 입력신호를 반전하여 출력하기 위한 제2 인버팅부(522)와, 입력신호에 응답하여 제2 인버팅부(522)의 출력신호를 반전하여 출력하기 위한 제3 인버팅부(523)와, 구동제어신호에 응답하여 제2 및 제3 인버팅부(522, 523)의 출력노드를 초기화하기 위한 구동 제어부(NM2, PM1)를 포함한다.
구동 제어부(PM1, NM2)는 부 구동제어신호를 게이트 입력으로 가지며 외부전압(VDD)의 공급단과 제3 인버팅부(523)의 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 정 구동제어신호를 게이트 입력으로 가지며 제2 인버팅부(522)의 출력노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)를 포함한다.
제1 인버팅부(521)는 제1 분주신호(OSC_OUT1)를 게이트 입력으로 가지며 외부전압(VDD)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, 입력신호를 게이트 입력으로 가지며 출력노드에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 제1 분주신호(OSC_OUT1)를 게이트 입력으로 가지며 NMOS트랜지스터(NM3)의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)를 포함한다.
제2 인버팅부(522)는 입력신호를 게이트 입력으로 가지며 외부전압(VDD)의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM3)와, 제1 인버팅부(521)의 출력신호를 게이트 입력으로 가지며 PMOS트랜지스터(PM3)의 드레인단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 입력신호를 게이트 입력으 로 가지며 출력노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)를 포함한다.
제3 인버팅부(523)는 제1 인버팅부(521)와 입력만 다르고 동일한 구현을 가지므로, 언급을 생략한다.
구동을 간략히 살펴보면, 먼저 하강감지신호(FAST_OSC)가 논리레벨 'L'로 비활성화된 경우, 제어신호 생성부(527)는 부 구동제어신호를 논리레벨 'H'로, 정 구동제어신호를 논리레벨 'L'로 각각 비활성화한다. 이어, 구동 제어부(PM1, NM2)가 정 및 부 구동제어신호의 비활성화에 응답하여 턴 오프된다.
이어, 입력부(526)는 주기신호(OSC_OUT)를 반전하여 입력신호를 출력한다. 제1 인버팅부(521)는 입력신호의 논리레벨 'H' 동안 제5 인버팅부(5225)의 출력 신호를 반전하여 출력한다. 제2 인버팅부(522)는 제1 인버팅부(521)의 출력신호가 논리레벨 'L' 동안 자신의 입력신호를 반전하며, 제3 인버팅부(523)는 입력신호의 논리레벨 'L' 동안 제2 인버팅부(522)의 출력신호를 반전하여 출력한다. 이러한 동작을 통해 주기 변경부(528)는 입력신호보다 주기가 2배인 신호를 생성한다.
이어, 출력부(524)는 제1 분주신호(OSC_OUT1)를 출력하고, 피드백부(525)는 제1 분주신호(OSC_OUT1)를 반전하여 제1 인버팅부(521)로 피드백한다. 이때, 제1 분주신호(OSC_OUT1)는 주기신호(OSC_OUT)에 비해 2배의 주기를 갖는다.
한편, 하강감지신호(FAST_OSC)가 논리레벨 'H'로 활성화된 경우, 제어신호 생성부(527)는 입력신호를 반전하여 부 구동제어신호를 출력하고, 입력신호를 지연하여 정 구동제어신호를 출력한다. 이어, 구동 제어부(PM1, NM2)는 정 및 부 구동 제어신호의 레벨에 따라 턴온/턴오프을 반복적으로 수행한다. 이때, 제1 분주신호(OSC_OUT1)는 주기신호(OSC_OUT)와 동일한 주기를 갖는다.
그러므로, 제1 분주부(520)는 하강감지신호(FAST_OSC)의 논리레벨 'L'에 응답하여, 주기신호(OSC_OUT)의 주기를 2배로 증가시킨 제1 분주신호(OSC_OUT1)를 출력한다. 그리고 하강감지신호(FAST_OSC)의 논리레벨 'H'에 응답하여, 주기신호(OSC_OUT)와 동일한 주기를 갖는 제1 분주신호(OSC_OUT1)를 출력한다.
참고적으로, 제2 분주부(540)는 제1 분주부(520)와 유사한 구성을 갖되, 제어신호 생성부(527)가 다르다. 간략히 보면, 제2 분주부(540) 내 제어신호 생성부는 상승감지신호(SLOW_OSC)를 반전하기 위한 인버터와, 입력신호와 인버터의 출력신호를 입력으로 가져 부 구동제어신호로 출력하기 위한 낸드게이트와, 낸드게이트의 출력신호를 반전하여 부 구동제어신호로 출력하기 위한 인버터를 포함한다. 즉, 제2 분주부(540) 내 제어신호 생성부에 의해, 제2 분주부(540)는 상승감지신호(SLOW_OSC)의 논리레벨 'H'에 응답하여 제1 분주신호(OSC_OUT1)의 주기를 2배 증가시킨 제2 분주신호(OSC_OUT2)를 출력한다. 그리고 상승감지신호(SLOW_OSC)의 논리레벨 'L'에 응답하여 제1 분주신호(OSC_OUT1)와 동일한 주파수를 갖는 제2 분주신호(OSC_OUT2)를 출력한다.
한편, 다음에는 도 2 내지 도 9에 도시된 본 발명에 따른 내부전압 생성장치의 구동을 간략히 살펴보도록 한다.
먼저, 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF)과 로우기준전압(LOW_REF) 사이에 위치하는 'A'경우를 살펴보도록 한다.
출력전원 레벨 감지부(100)는 고전압(VPP)의 레벨이 목표전압 이하로 하강하면, 감지신호(VPP_DET)를 활성화한다.
이어, 발진부(200)는 감지신호(VPP_DET)에 응답하여 주기신호(OSC_OUT)를 생성한다.
이때, 제1 및 제2 구동전원 레벨 감지부(300, 400)는 외부전압(VDD)에 응답하여, 각각 하강감지신호(FAST_OSC)와 상승감지신호(SLOW_OSC)를 모두 논리레벨 'L'로 비활성화한다.
이어, 제1 분주부(520)는 하강감지신호(FAST_OSC)의 논리레벨 'L'에 응답하여 주기신호(OSC_OUT)에 비해 2배 긴 주기를 갖는 제1 분주신호(OSC_OUT1)를 출력한다. 또한, 제2 분주부(540)는 상승감지신호(SLOW_OSC)의 논리레벨 'L'에 응답하여 제1 분주신호(OSC_OUT1)와 동일한 주기를 갖는 제2 분주신호(OSC_OUT2)로 출력한다. 즉, 주기 조절부(500)는 제1 분주부(520)를 통해 주기신호(OSC_OUT)의 주기에 비해 2배 긴 주기를 갖는 제2 분주신호(OSC_OUT2)를 출력한다.
이어, 차지 펌핑부(600)는 제2 분주신호(OSC_OUT2)의 주기에 응답하여 외부전압(VDD)을 차지 펌핑하여 보다 높은 레벨의 고전압(VPP)을 생성한다.
한편, 외부전압(VDD)의 레벨이 로우기준전압(LOW_REF) 보다 낮아지는 'B'경우를 살펴보도록 한다. 참고적으로, 외부전압(VDD)의 레벨에 따라 제1 및 제2 구동전원 레벨 감지부(300, 400)와 주기 조절부(500)의 구동만이 달라지므로, 이에 대해서만 언급하도록 한다.
제1 구동전원 레벨 감지부(300)는 외부전압(VDD)의 레벨이 로우기준전 압(LOW_REF)보다 하강하므로, 하강감지신호(FAST_OSC)를 논리레벨 'H'로 활성화한다. 또한, 제2 구동전원 레벨 감지부(400)는 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF)보다 낮으므로, 상승감지신호(SLOW_OSC)를 논리레벨 'L'로 비활성화한다.
이어, 제1 분주부(520)는 하강감지신호(FAST_OSC)의 논리레벨 'H'에 응답하여 주기신호(OSC_OUT)와 동일한 주기를 갖는 제1 분주신호(OSC_OUT1)로 출력한다. 또한, 제2 분주부(540)는 상승감지신호(SLOW_OSC)의 논리레벨 'L'에 응답하여 제1 분주신호(OSC_OUT1)와 동일한 주기를 갖는 제2 분주신호(OSC_OUT2)로 출력한다. 즉, 주기 조절부(500)는 하강감지신호(FAST_OSC)와 상승감지신호(SLOW_OSC)에 응답하여, 주기신호(OSC_OUT)의 주기와 동일한 주기를 갖는 제2 분주신호(OSC_OUT2)를 출력한다.
결국, 외부전압(VDD)이 로우기준전압(LOW_REF) 이하로 하강하는 'B'경우 주기 조절부(500)의 제2 분주신호(OSC_OUT2)가 갖는 주기는, 'A'경우에 비해 1/2배 짧은 것을 알 수 있다. 따라서, 'B'경우에 차지 펌핑부(600)가 'A'경우보다 자주 구동된다.
이와 같이, 본 발명은 외부전압(VDD)의 레벨이 로우기준전압(LOW_REF)보다 하강하는 것을 감지하기 위한 제1 구동전원 레벨 감지부(300)를 포함하여, 외부전압(VDD)의 레벨 하강을 감지한다. 따라서, 외부전압(VDD)의 레벨이 하강하면, 주기 조절부(500)의 출력신호가 갖는 주기를 1/2배 짧게 하여, 외부전압(VDD)의 레벨 하락에 따른 고전압(VPP)의 공급전류 감소분을 보상한다. 이는 앞서 수학식 1에 도시 된 바와 같이, 주기조절부(500)의 출력신호가 갖는 주기 △t와 전류 공급능력은 반비례 관계에 있으며, 외부전압(VDD)과 차지 펌핑부(600)의 공급전류량은 비례 관계에 있기 때문이다.
끝으로, 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF) 보다 높아지는 'C'경우를 살펴보도록 한다. 참고적으로, 외부전압(VDD)의 레벨에 따라 제1 및 제2 구동전원 레벨 감지부(300, 400)와 주기 조절부(500)의 구동만이 달라지므로, 이에 대해서만 언급하도록 한다.
제2 구동전원 레벨 감지부(400)는 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF)보다 상승하므로, 상승감지신호(SLOW_OSC)를 논리레벨 'H'로 활성화한다. 또한, 제1 구동전원 레벨 감지부(300)는 외부전압(VDD)의 레벨이 로우기준전압(LOW_REF)보다 높으므로, 하강감지신호(FAST_OSC)를 논리레벨 'L'로 비활성화한다.
이어, 제1 분주부(520)는 하강감지신호(FAST_OSC)의 논리레벨 'L'에 응답하여 주기신호(OSC_0UT)보다 2배 긴 주기를 갖는 제1 분주신호(OSC_0UT1)를 출력한다. 또한, 제2 분주부(540)는 상승감지신호(SLOW_OSC)의 논리레벨 'H'에 응답하여 제1 분주신호(OSC_0UT1)보다 2배 긴 주기를 갖는 제2 분주신호(OSC_0UT2)를 출력한다. 즉, 주기 조절부(500)는 하강감지신호(FAST_OSC)와 상승감지신호(SLOW_OSC)에 응답하여, 주기신호(OSC_OUT)의 주기보다 4배 긴 주기를 갖는 제2 분주신호(OSC_0UT2)를 출력한다.
결국, 외부전압(VDD) 레벨이 하이기준전압(HIGH_REF)과 로우기준전 압(LOW_REF) 사이인 'A'경우에 따른 제2 분주신호(OSC_OUT2)가 갖는 주기는 'B'경우에 비해 2배 길며, 'C'경우에 비해 2배 짧게 된다. 따라서, 차지 펑핑부(600)의 단위 시간당 구동 횟수는 'B'경우 > 'A'경우 > 'C'경우 순으로 정해진다.
이와 같이, 본 발명은 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF)보다 상승하는 경우를 감지하기 위한 제2 구동전원 레벨 감지부(400)를 더 포함하여, 외부전압(VDD)의 레벨 상승을 감지한다. 이 경우, 주기 조절부(500)는 주기신호의 주기를 추가로 2배 증가시켜 출력함으로써, 외부전압(VDD)의 레벨 상승으로 인해 차지 펌핑부(600)의 공급 전류량이 증가하는 것을 상쇄한다.
그러므로, 전술한 본 발명에 따른 내부전압 생성장치는 외부전압(VDD)의 레벨 변동에 따라 발생하는 차지 펌핑부(600)의 전류 공급량 변동을 제2 분주신호(OSC_OUT2)의 주기로 보상한다. 다시 설명하면, 외부전압(VDD)의 레벨이 로우기준전압(LOW_REF) 이하로 하강하는 경우에는, 차지 펌핑부(600)에 인가되는 신호의 주기를 짧게 함으로써 구동 횟수를 증가시킨다. 또한, 외부전압(VDD)의 레벨이 하이기준전압(HIGH_REF) 이상으로 상승하는 경우에는, 차지 펌핑부(600)에 인가되는 신호의 주기를 길게 함으로써 구동 횟수를 줄여준다. 즉, 외부전압(VDD)의 레벨 변동에 따라 발생하는 차지 펌핑부(600)의 공급 전류량의 증가분 혹은 감소분을, 주기조절부(500)를 통해 제2 분주신호(OSC_0UT2)의 주기를 조절함으로써 상쇄한다.
따라서, 종래 외부전압(VDD)의 레벨이 하강하여 차지 펌핑부(600)의 공급 전류량이 감소하거나, 높은 외부전압(VDD)으로 인해 차지 펌핑부(600)의 공급 전류량이 증가하여 발생하는 불필요한 전류소모를 방지할 수 있다. 궁극적으로, 외부전 압(VDD)의 레벨 변동과 관계없이 차지 펌핑부(600)의 공급 전류량을 안정적으로 유지할 수 있어, 고전압(VPP)의 레벨이 유지된다.
한편, 전술한 본 발명에서는 주기 조절부를 통해 주기신호의 주기를 2배 증가시키거나, 2배 감소시키는 경우를 예시하였으나, 이는 하나의 실시 예로서 주기의 분주 횟수에 의해 본 발명의 사상은 제한받지 않는다. 분주부의 수의 증가를 통해 원하는 수 만큼으로 주기신호를 분주할 수 있다. 예를 들어, 분주부를 4개 구비하는 경우에는, 주기신호를 4배부터 1/4배로 분주하는 횟수를 조절 가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 내부전압 생성장치의 블록 구성도.
도 2는 본 발명의 일 실시 예에 따른 내부전압 생성장치의 블록 구성도.
도 3은 도 2의 제1 구동전원 레벨 감지부의 내부 회로도.
도 4는 도 2에 도시된 제2 구동전원 레벨감지부의 내부 회로도.
도 5는 도 2의 발진부의 내부 회로도.
도 6은 도 5의 제1 위상 변경부의 내부 회로도.
도 7은 도 5의 제2 위상 변경부의 내부 회로도.
도 8은 도 5에 도시된 주기신호 생성부의 내부 회로도.
도 9는 도 2에 도시된 제1 분주부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 출력전원 레벨감지부 200 : 발진부
300 : 제1 구동 전원 레벨 감지부 400 : 제2 구동 전원 레벨 감지부
500 : 주기조절부 510 : 제1 분주부
520 : 제2 분주부 600 : 차지 펌핑부

Claims (22)

  1. 삭제
  2. 삭제
  3. 내부전압의 레벨을 감지하기 위한 출력전원 레벨감지수단;
    상기 출력전원 레벨감지수단의 감지신호에 응답하여 주기신호를 생성하기 위한 발진수단;
    구동전원의 레벨 하강을 감지하기 위한 제1 구동전원 레벨감지수단;
    상기 구동전원의 레벨 상승을 감지하기 위한 제2 구동전원 레벨감지수단;
    상기 제1 및 제2 구동전원 레벨감지수단의 출력신호에 응답하여 상기 주기신호의 주기를 변경하기 위한 주기 조절수단; 및
    상기 주기 조절수단의 출력신호에 응답하여 상기 구동전원을 차지 펌핑하여 상기 내부전압을 생성하기 위한 차지 펌핑수단을 구비하되,
    상기 주기 조절수단은,
    상기 제1 구동전원 레벨감지수단의 하강감지신호에 응답하여 상기 주기신호의 주기를 증가시키거나 상기 주기신호와 동일한 주기의 제1 분주신호로 출력하기 위한 제1 분주부와,
    상기 제2 구동전원 레벨감지수단의 상승감지신호에 응답하여 상기 제1 분주신호의 주기를 증가시키거나 상기 제1 분주신호와 동일한 주기의 제2 분주신호로 출력하기 위한 제2 분주부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  4. 제3항에 있어서,
    상기 제1 분주부는,
    상기 주기신호에 응답하여 입력신호를 생성하기 위한 입력부;
    상기 입력신호와 상기 하강감지신호를 인가받아 구동제어신호를 생성하기 위한 제어신호 생성부;
    상기 구동제어신호와 상기 입력신호 및 피드백신호에 응답하여 상기 입력신호의 주기를 증가시켜 출력하거나 동일한 주기를 출력하기 위한 주기 변경부;
    상기 주기 변경부의 출력신호에 응답하여 상기 제1 분주신호를 출력하기 위한 분주신호출력부; 및
    상기 제1 분주신호에 대응하는 상기 피드백신호를 상기 주기 변경부로 피드백하기 위한 피드백부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  5. 제4항에 있어서,
    상기 입력부는,
    상기 주기신호를 반전하여 상기 입력신호로 출력하기 위한 인버터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  6. 제4항에 있어서,
    상기 주기 변경부는,
    상기 입력신호에 응답하여 상기 피드백신호를 반전하여 출력하기 위한 제1 인버팅부;
    상기 제1 인버팅부의 출력신호에 응답하여 상기 입력신호를 반전하여 출력하기 위한 제2 인버팅부;
    상기 입력신호에 응답하여 상기 제2 인버팅부의 출력신호를 반전하여 출력하기 위한 제3 인버팅부와,
    상기 구동제어신호에 응답하여 상기 제2 및 제3 인버팅부의 출력노드를 초기화하기 위한 구동 제어부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  7. 제6항에 있어서,
    상기 제어신호 생성부는,
    상기 하강감지신호와 상기 입력신호에 응답하여 부 구동제어신호로 출력하기 위한 부 구동제어신호 출력부와,
    상기 부 구동제어신호와 반대 위상을 가지는 정 구동제어신호를 출력하기 위한 정 구동제어신호 출력부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  8. 제7항에 있어서,
    상기 구동 제어부는,
    상기 부 구동제어신호를 게이트 입력으로 가지며 상기 구동전원의 공급단과 상기 제3 인버팅부의 출력노드 사이에 소스-드레인 경로를 갖는 제1 MOS트랜지스터와,
    상기 정 구동제어신호를 게이트 입력으로 가지며 상기 제2 인버팅부의 출력노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 MOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  9. 제3항에 있어서,
    상기 제2 분주부는,
    상기 제1 분주신호에 응답하여 입력신호를 생성하기 위한 입력부;
    상기 입력신호와 상기 상승감지신호를 인가받아 구동제어신호를 생성하기 위한 제어신호 생성부;
    상기 구동제어신호와 상기 입력신호 및 피드백신호에 응답하여 상기 입력신호의 주기를 증가시켜 출력하거나 동일한 주기를 출력하기 위한 주기 변경부;
    상기 주기 변경부의 출력신호에 응답하여 상기 제2 분주신호를 출력하기 위한 분주신호출력부; 및
    상기 제2 분주신호에 대응하는 상기 피드백신호를 상기 주기 변경부로 피드백하기 위한 피드백부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  10. 제9항에 있어서,
    상기 입력부는,
    상기 제1 분주신호를 반전하여 상기 입력신호로 출력하기 위한 인버터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  11. 제9항에 있어서,
    상기 주기 변경부는,
    상기 입력신호에 응답하여 상기 피드백신호를 반전하여 출력하기 위한 제4 인버팅부;
    상기 제4 인버팅부의 출력신호에 응답하여 상기 입력신호를 반전하여 출력하기 위한 제5 인버팅부;
    상기 입력신호에 응답하여 상기 제5 인버팅부의 출력신호를 반전하여 출력하기 위한 제6 인버팅부와,
    상기 구동제어신호에 응답하여 상기 제5 및 제6 인버팅부의 출력노드를 초기화하기 위한 구동 제어부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  12. 제11항에 있어서,
    상기 제어신호 생성부는,
    상기 상승감지신호를 반전하기 위한 인버터;
    상기 인버터의 출력신호와 상기 입력신호에 응답하여 부 구동제어신호로 출력하기 위한 부 구동제어신호 출력부와,
    상기 부 구동제어신호와 반대 위상을 가지는 정 구동제어신호를 출력하기 위한 정 구동제어신호 출력부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  13. 제12항에 있어서,
    상기 구동 제어부는,
    상기 부 구동제어신호를 게이트 입력으로 가지며 상기 구동전원의 공급단과 상기 제5 인버팅부의 출력노드 사이에 소스-드레인 경로를 갖는 제3 MOS트랜지스터와,
    상기 정 구동제어신호를 게이트 입력으로 가지며 상기 제4 인버팅부의 출력노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제4 MOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  14. 제3항에 있어서,
    상기 제1 구동전원 레벨 감지수단은,
    상기 구동전원의 레벨을 분배하기 위한 제1 전압분배부와,
    상기 제1 전압분배부에서 출력되는 분배전압이 로우기준전압보다 하강하는 경우를 감지하여 하강감지신호를 출력하기 위한 하강감지신호 생성부를 구비하는 것을 특징으로 하는 내부전압 생성장치.
  15. 제14항에 있어서,
    상기 제1 전압분배부는,
    구동전원단과 접지전압단 사이에 직렬 연결된 제1 및 제2 저항을 포함하여,
    상기 제1 및 제2 저항의 연결 노드에 걸린 전압을 제1 분배전압으로 출력하는 것을 특징으로 하는 내부전압 생성장치.
  16. 제14항에 있어서,
    상기 하강감지신호 생성부는,
    바이어스전압의 활성화에 응답하여 상기 로우기준전압과 상기 제1 분배전압의 레벨 차이를 감지 및 증폭하여 출력하기 위한 제1 차동증폭부와,
    상기 제1 차동증폭부의 출력에 응답하여 상기 하강감지신호로 출력하기 위한 제1 출력부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  17. 제14항에 있어서,
    상기 제2 구동전원 레벨감지수단은,
    상기 구동전원의 레벨을 분배하기 위한 제2 전압분배부와,
    상기 제2 전압분배부에서 출력되는 분배전압이 하이기준전압보다 상승하는 경우를 감지하여 상승감지신호를 출력하기 위한 상승감지신호 생성부를 구비하는 것을 특징으로 하는 내부전압 생성장치.
  18. 제17항에 있어서,
    상기 하이기준전압은 상기 로우기준전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 것을 특징으로 하는 내부전압 생성장치.
  19. 제17항에 있어서,
    상기 제2 전압분배부는,
    구동전원단과 접지전압단 사이에 직렬 연결된 제3 및 제4 저항을 포함하여,
    상기 제3 및 제4 저항의 연결 노드에 걸린 전압을 제2 분배전압으로 출력하는 것을 특징으로 하는 내부전압 생성장치.
  20. 제17항에 있어서,
    상기 상승감지신호 생성부는,
    바이어스전압의 활성화에 응답하여 상기 하이기준전압과 상기 제2 분배전압의 레벨 차이를 감지 및 증폭하여 출력하기 위한 제2 차동증폭부와,
    상기 제2 차동증폭부의 출력에 응답하여 상기 상승감지신호로 출력하기 위한 제2 출력부를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  21. 제17항에 있어서,
    상기 분배전압이 상기 하이기준전압과 상기 로우기준전압 사이인 경우의 상기 제2 분주신호의 주기는 상기 분배전압이 상기 로우기준전압보다 낮은 경우보다 길고, 상기 분배전압이 상기 하이기준전압보다 높은 경우보다 짧은 것을 특징으로 하는 내부전압 생성장치.
  22. 제17항에 있어서,
    상기 분배전압이 상기 로우기준전압보다 낮은 경우의 상기 제2 분주신호는 상기 분배전압이 상기 하이기준전압과 상기 로우기준전압 사이인 경우의 상기 제2 분주신호의 주기보다 2배 짧고, 상기 분배전압이 상기 하이기준전압보다 높은 경우의 상기 제2 분주신호는 상기 분배전압이 상기 하이기준전압과 상기 로우기준전압 사이인 경우의 상기 제2 분주신호의 주기보다 2배 긴 것을 특징으로 하는 내부전압 생성장치.
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