KR100771870B1 - 반도체 메모리장치의 승압전압 검출회로 및 이를 제어하는방법 - Google Patents

반도체 메모리장치의 승압전압 검출회로 및 이를 제어하는방법 Download PDF

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Abstract

반도체 메모리장치의 셀프 리프레쉬 동작시 전류소모를 줄일 수 있고 또한 승압전압의 리플도 줄일 수 있는 승압전압 검출회로 및 이를 제어하는 방법이 개시된다. 상기 승압전압 검출회로는, 승압전압을 피드백하는 피드백 부, 기준전압을 수신하는 기준전압 수신부, 및 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 검출신호를 발생하는 검출신호 발생부를 구비한다. 특히 상기 승압전압 검출회로에서는, 반도체 메모리장치의 셀프 리프레쉬 모드시에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 검출신호의 인에이블 구간 동안에 상기 검출신호 발생부 및/또는 상기 피드백 부의 소모전류가 증가되어 상기 검출신호 발생부 및/또는 상기 피드백 부의 응답시간이 빨라지게 된다. 그 결과 상기 승압전압 검출회로의 응답시간이 빨라지게 되며 이에 따라 승압전압의 리플이 줄어들게 되고 결국 셀프 리프레쉬 동작시 전류소모도 감소된다.

Description

반도체 메모리장치의 승압전압 검출회로 및 이를 제어하는 방법{High voltage detecting circuit for semiconductor memory device and method for controlling the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리장치에서 승압전압 발생회로와 관련되는 회로들을 나타내는 도면이다.
도 2A 및 도 2B는 검출신호에 따른 승압전압의 변화를 나타내는 파형도들이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 승압전압 검출회로를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 승압전압 검출회로를 나타내는 회로도이다.
도 5는 도 3 및 도 4에 도시된 승압전압 검출회로에서 검출신호에 따른 승압전압의 변화를 나타내는 파형도이다.
본 발명은 반도체장치에 관한 것으로, 특히 반도체 메모리장치의 승압전압 검출회로 및 이에 대한 제어방법에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부전원전압 보다 높은 전압레벨의 승압전압을 발생하는 승압전압 발생회로 및 이를 제어하는 승압전압 검출회로를 구비한다. 승압전압은 주로 반도체 메모리 장치 내부의 워드라인의 활성화시에 공급전압으로 사용된다. 승압전압 발생회로의 일예가 미국 특허 US 6,172,932 B1에 개시되어 있다.
도 1은 반도체 메모리장치에서 승압전압 발생회로와 관련되는 회로들을 나타내는 도면이다. 도 1에 도시된 바와 같이 승압전압 발생회로(11)는 승압전압 검출회로(13) 및 발진기(15)에 의해 제어된다. 승압전압 발생회로(11)는 발진신호(OSC)에 응답하여 승압전압(VPP)을 발생하고, 승압전압 검출회로(13)는 승압전압(VPP)을 검출하여 검출신호(VPPOSCE)를 발생하며, 발진기(15)는 검출신호(VPPOSCE)에 응답하여 발진신호(OSC)를 발생한다.
좀더 상세하게는, 승압전압 검출회로(13)는 도 2A 및 도 2B에 도시된 바와 같이 승압전압(VPP)이 목표전압(TARGET-VPP) 이하로 떨어져 소정의 레벨(VPP(MIN))이 되면 승압전압(VPP)을 다시 부스팅(boosting)시키기 위한 제어신호, 즉 검출신호(VPPOSCE)를 발생한다.
도 2A 및 도 2B는 검출신호(VPPOSCE)에 따른 승압전압(VPP)의 변화를 나타내는 파형도들이다. 도 2A는 도 1에 도시된 승압전압 검출회로(13)의 응답속도가 빠 른 경우를 나타내고 도 2B는 승압전압 검출회로(13)의 응답속도가 느린 경우를 나타낸다.
일반적으로 반도체 메모리장치에서 셀프 리프레쉬 동작시에는 모든 워드라인들이 활성화됨에 따라 액티브 동작시 보다 승압전압(VPP)의 소모량이 크고 전류 소모량이 크다. 따라서 셀프 리프레쉬 동작시의 전류소모를 줄이기 위해서는 승압전압 검출회로(13) 자체의 전류소모를 줄이는 것이 필요하다.
그런데 승압전압 검출회로(13) 자체의 전류소모를 줄일 경우에는 도 2B에 도시된 바와 같이 승압전압 검출회로(13)의 응답속도가 느려지게 되며(T1<T2) 이로 인하여 승압전압(VPP)의 리플(ripple)(VPP(MAX)-VPP(MIN))이 커지게 되는 문제점이 있다. 승압전압(VPP)의 리플이 커지게 되면 평균 승압전압(VPP) 레벨이 상승하여 결국 승압전압(VPP)을 발생하는 데 소모되는 전류가 다시 증가하게 되는 문제점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 셀프 리프레쉬 동작시 전류소모를 줄일 수 있고 또한 승압전압의 리플도 줄일 수 있는 승압전압 검출회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 승압전압 검출회로를 구비하는 반도체 메모리장치를 제공하는 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상기 승압전압 검출회로를 제어하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 검출회로는, 승압전압을 피드백하는 피드백 부, 기준전압을 수신하는 기준전압 수신부, 및 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 검출신호를 발생하는 검출신호 발생부를 구비하고, 상기 검출신호의 상태에 따라 소모전류가 변동되어 응답시간이 변동되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 검출신호 발생부 및/또는 상기 피드백 부의 소모전류가 증가되어 상기 승압전압 검출회로의 응답시간이 빨라진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 발진신호에 응답하여 승압전압을 발생하는 승압전압 발생회로, 상기 승압전압을 검출하여 검출신호를 발생하는 승압전압 검출회로, 및 상기 검출신호에 응답하여 상기 발진신호를 발생하는 발진기를 구비한다.
특히 상기 승압전압 검출회로는, 상기 승압전압을 피드백하는 피드백 부, 기준전압을 수신하는 기준전압 수신부, 및 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 검출신호를 발생하는 검출신호 발생부를 구비하고, 상기 반도체 메모리장치의 셀프 리프레쉬 모드시에는 상기 검출신호의 상태에 따라 상기 승압전압 검출회로의 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 검출신호 발생부 및/또는 상기 피드백 부의 소모전류가 증가되어 상기 승압전압 검출회로의 응답시간이 빨라진다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 검출회로 제어방법은, 승압전압 발생회로로부터 발생되는 승압전압을 피드백하는 피드백 부, 기준전압을 수신하는 기준전압 수신부, 및 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 승압전압 발생회로를 제어하기 위한 검출신호를 발생하는 검출신호 발생부를 포함하여 구성되는 승압전압 검출회로를 구비하는 반도체 메모리장치의 셀프 리프레쉬 모드에서 상기 승압전압 검출회로를 제어하는 방법에 있어서, 상기 검출신호의 디스에이블 구간 동안에는, 상기 검출신호 발생부에 제1소모전류가 흐르도록 상기 검출신호 발생부를 제어하는 단계; 및 상기 검출신호의 인에이블 구간 동안에는, 상기 검출신호 발생부의 소모전류를 증가시키기 위해 상기 검출신호 발생부에 상기 제1소모전류보다 큰 제2소모전류가 흐르도록 상기 검출신호 발생부를 제어하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 승압전압 검출회로 제어방법은, 상기 검출신호의 디스에이블 구간 동안에는, 상기 피드백 부에 제3소모전류가 흐르도록 상기 피드백 부를 제어하는 단계; 및 상기 검출신호의 인에이블 구간 동안에는, 상기 피드백 부의 소모전류를 증가시키기 위해 상기 피드백 부에 상기 제3소모전류보다 큰 제4소모전류가 흐르도록 상기 피드백 부를 제어하는 단계를 더 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 승압전압 검출회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 승압전압 검출회로는, 승압전압(VPP)을 피드백하는 피드백 부(31), 기준전압(VREFA)을 수신하는 기준전압 수신부(33), 및 피드백 부(31)의 출력전압(FIN) 및 기준전압 수신부(33)의 출력전압(RIN)을 비교하여 그 비교결과에 따라 검출신호(VPPOSCE)를 발생하는 검출신호 발생부(35)를 구비한다.
특히 본 발명의 일실시예에 따른 승압전압 검출회로에서는, 반도체 메모리장치의 셀프 리프레쉬 모드시에는 검출신호(VPPOSCE)의 상태에 따라 검출신호 발생부(35)의 동작전류(I4), 즉 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동된다. 즉, 검출신호(VPPOSCE)가 논리 하이(high)로 인에이블되는 구간 동안에는 검출신호(VPPOSCE)가 논리 로우(low)로 디스에이블되는 구간 동안에 비해 검출신호 발생부(35)의 소모전류(I4)가 증가되어 검출신호 발생부(35)의 응답시간이 빨라지게 된다. 그 결과 상기 승압전압 검출회로의 응답시간이 빨라지게 된다.
좀더 상세하게는, 검출신호 발생부(35)는 상기 반도체 메모리장치의 액티브 모드 동안에 동작하는 제1차동증폭기(351) 및 상기 반도체 메모리장치의 스탠바이 모드 및 셀프 리프레쉬 모드 동안에 동작하는 제2차동증폭기(352)를 포함한다. 상기 반도체 메모리장치의 액티브 모드 동안에는 액티브 모드 신호(ACTF)가 논리 하이로 인에이블되며, 이에 따라 제1차동증폭기(351)에 연결되어 있는 엔모스 트랜지 스터(N1)이 턴온된다. 따라서 제1차동증폭기(351)는 액티브 모드 동안에 피드백 부(31)의 출력전압(FIN) 및 기준전압 수신부(33)의 출력전압(RIN)을 차동증폭하여 그 결과를 검출신호(VPPOSCE)로서 출력한다.
상기 반도체 메모리장치의 스탠바이 모드 동안에는 신호(PSELFB)(셀프 리프레쉬 모드 신호(PSELF)의 반전신호)가 논리 하이로 인에이블되며, 이에 따라 제2차동증폭기(352)에 연결되어 있는 엔모스 트랜지스터(N5)가 오아(OR) 게이트(OR1)의 출력에 의해 턴온된다. 이때 제2차동증폭기(352)에 직렬로 연결되어 있는 엔모스 트랜지스터들(N2-N4)는 이미 턴온되어 있다. 따라서 제2차동증폭기(352)는 스탠바이 모드 동안에 피드백 부(31)의 출력전압(FIN) 및 기준전압 수신부(33)의 출력전압(RIN)을 차동증폭하여 그 결과를 검출신호(VPPOSCE)로서 출력한다.
한편 상기 반도체 메모리장치의 셀프 리프레쉬 모드(신호(PSELFB)가 논리 로우) 동안에는, 제2차동증폭기(352)는 검출신호(VPPOSCE)에 응답하여 피드백 부(31)의 출력전압(FIN) 및 기준전압 수신부(33)의 출력전압(RIN)을 차동증폭하여 그 결과를 검출신호(VPPOSCE)로서 출력한다.
상기 셀프 리프레쉬 모드(신호(PSELFB)가 논리 로우) 동안에 검출신호(VPPOSCE)가 논리 로우로 디스에이블되는 구간 동안에는, 제2차동증폭기(352)에 연결되어 있는 엔모스 트랜지스터(N5)는 오아(OR) 게이트(OR1)의 출력에 의해 턴오프된다. 그리고 상기 셀프 리프레쉬 모드(신호(PSELFB)가 논리 로우) 동안에 검출신호(VPPOSCE)가 논리 하이로 인에이블되는 구간 동안에는, 엔모스 트랜지스터(N5)가 오아(OR) 게이트(OR1)의 출력에 의해 턴온된다. 이때 제2차동증폭기(352)에 직 렬로 연결되어 있는 엔모스 트랜지스터들(N2-N4)는 이미 턴온되어 있다.
이에 따라 검출신호(VPPOSCE)의 디스에이블 구간 동안에는 엔모스 트랜지스터들(N2-N4)을 통해 흐르는 전류가 제2차동증폭기(352)의 소모전류(I4)가 되고, 검출신호(VPPOSCE)의 인에이블 구간 동안에는 엔모스 트랜지스터들(N2-N4) 및 엔모스 트랜지스터(N5)를 통해 흐르는 전류가 제2차동증폭기(352)의 소모전류(I4)가 된다. 따라서 검출신호(VPPOSCE)의 인에이블 구간 동안에는 검출신호(VPPOSCE)의 디스에이블 구간 동안에 비해 제2차동증폭기(352)의 소모전류(I4)가 증가된다. 그 결과 검출신호 발생부(35)의 소모전류가 증가된다. 예컨대 검출신호(VPPOSCE)의 디스에이블 구간 동안에 검출신호 발생부(35)에 제1소모전류가 흐른다면, 검출신호(VPPOSCE)의 인에이블 구간 동안에는 엔모스 트랜지스터(N5)가 턴온됨으로써 검출신호 발생부(35)에 상기 제1소모전류보다 큰 제2소모전류가 흐르게 된다. 이에 따라 검출신호(VPPOSCE)의 인에이블 구간 동안에는 검출신호(VPPOSCE)의 디스에이블 구간 동안에 비해 제2차동증폭기(352)의 응답시간이 빨라지게 된다. 따라서 검출신호 발생부(35)의 응답시간이 빨라지게 되며, 그 결과 상기 승압전압 검출회로의 응답시간이 빨라지게 된다.
피드백 부(31)는 액티브 모드 신호(ACTF) 및 이의 반전신호(ACTFB)에 응답하여 승압전압(VPP)을 받아 전압분배하는 제1전압분배 부(311), 셀프 리프레쉬 모드 신호(PSELF) 및 이의 반전신호(PSELFB)에 응답하여 승압전압(VPP)을 받아 전압분배하는 제2전압분배 부(312), 및 상기 모드 신호들에 무관하게 승압전압(VPP)을 받아 전압분배하는 제3전압분배 부(313)를 구비한다. 상기 제1 내지 제3전압분배 부(311,312,313)의 출력노드들은 피드백 부(31)의 출력전압(FIN)이 출력되는 노드에 공통연결된다.
제1전압분배 부(311)는 피모스 트랜지스터(P1), 저항(XR3), 저항(R3), 및 엔모스 트랜지스터(N6)를 포함하여 구성된다. 제2전압분배 부(312)는 피모스 트랜지스터(P2), 저항(XR2), 저항(R2), 및 엔모스 트랜지스터(N7)를 포함하여 구성된다. 제3전압분배 부(313)는 저항(XR1) 및 저항(R1)을 포함하여 구성된다.
상기 반도체 메모리장치의 액티브 모드 동안에는 액티브 모드 신호(ACTF)가 논리 하이로 인에이블되고 셀프 리프레쉬 모드 신호(PSELF)가 논리 로우로 디스에 이블된다. 그리고 액티브 모드 신호(ACTF)의 반전신호(ACTFB)는 논리 로우가 되고 셀프 리프레쉬 모드 신호(PSELF)의 반전신호(PSELFB)는 논리 하이가 된다. 이에 따라 피모스 트랜지스터들(P1,P2) 및 엔모스 트랜지스터들(N6,N7)이 모두 턴온된다. 따라서 액티브 모드 동안에는 제1 내지 제3전압분배 부(311,312,313)가 모두 동작한다.
상기 반도체 메모리장치의 셀프 리프레쉬 모드 동안에는 액티브 모드 신호(ACTF)가 논리 로우로 디스에이블되고 셀프 리프레쉬 모드 신호(PSELF)가 논리 하이로 인에이블된다. 그리고 액티브 모드 신호(ACTF)의 반전신호(ACTFB)는 논리 하이가 되고 셀프 리프레쉬 모드 신호(PSELF)의 반전신호(PSELFB)는 논리 로우가 된다. 이에 따라 피모스 트랜지스터들(P1,P2) 및 엔모스 트랜지스터들(N6,N7)이 모두 턴오프된다. 따라서 셀프 리프레쉬 모드 동안에는 제3전압분배 부(313) 만 동작한다.
상기 반도체 메모리장치의 스탠바이 모드 동안에는 액티브 모드 신호(ACTF)가 논리 로우로 디스에이블되고 셀프 리프레쉬 모드 신호(PSELF)가 논리 로우로 디스에이블된다. 그리고 액티브 모드 신호(ACTF)의 반전신호(ACTFB)는 논리 하이가 되고 셀프 리프레쉬 모드 신호(PSELF)의 반전신호(PSELFB)는 논리 하이가 된다. 이에 따라 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N6)는 턴오프되고, 피모스 트랜지스터(P2) 및 엔모스 트랜지스터(N7)는 턴온된다. 따라서 셀프 리프레쉬 모드 동안에는 제2 및 제3전압분배 부(312,313) 만 동작한다.
기준전압 수신부(33)는, 저항(XR4) 및 저항(R4)를 포함하는 전압분배 부로 구성되며 기준전압(VREFA)을 받아 전압분배하여 출력전압(RIN)을 발생한다.
도 4는 본 발명의 다른 실시예에 따른 승압전압 검출회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 승압전압 검출회로에서는, 기준전압 수신부(33) 및 검출신호 발생부(35)는 도 3의 일실시예에 도시된 것들과 동일하고 피드백 부(41)의 구성이 도 3에 도시된 피드백 부(31)의 구성과 다르다. 기준전압 수신부(33) 및 검출신호 발생부(35)는 도 3의 일실시예에 도시된 것들과 동일하므로 여기에서 상세한 설명은 생략된다.
피드백 부(41)는 제1전압분배 부(411), 제2전압분배 부(412), 및 제3전압분배 부(413)를 구비한다. 제1전압분배 부(411) 및 제3전압분배 부(413)는 각각 도 3에 도시된 제1전압분배 부(311) 및 제3전압분배 부(313)과 동일하다. 제2전압분배 부(412)는 도 3에 도시된 제2전압분배 부(312)와 비교하여, 셀프 리프레쉬 모드 신호(PSELF)와 검출신호(VPPOSCE)의 반전신호(VPPOSCEB)를 수신하는 앤드게이트(AN1) 및 PSELF의 반전신호(PSELFB)와 검출신호(VPPOSCE)를 수신하는 오아게이트(OR2)를 더 구비한다. 앤드게이트(AN1)의 출력은 피모스 트랜지스터(P2)의 게이트에 인가되고, 오아게이트(OR2)의 출력은 엔모스 트랜지스터(N7)의 게이트에 인가된다.
따라서 반도체 메모리장치의 셀프 리프레쉬 모드(PSELF가 논리 하이) 동안에 검출신호(VPPOSCE)가 논리 로우로 디스에이블되는 구간 동안에는 피모스 트랜지스터(P2) 및 엔모스 트랜지스터(N7)이 턴오프된다. 따라서 제3전압분배 부(413) 만 동작한다. 그러나 셀프 리프레쉬 모드(PSELF가 논리 하이) 동안에 검출신호(VPPOSCE)가 논리 하이로 인에이블되는 구간 동안에는 피모스 트랜지스터(P2) 및 엔모스 트랜지스터(N7)이 턴온된다. 따라서 제2 및 제3 전압분배 부(412,413)가 함께 동작한다.
따라서 도 4에 도시된 다른 실시예에 따른 승압전압 검출회로에서는, 반도체 메모리장치의 셀프 리프레쉬 모드시에는 검출신호(VPPOSCE)의 상태에 따라 검출신호 발생부(35)의 소모전류 뿐만 아니라 피드백 부(41)의 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동된다. 즉, 검출신호(VPPOSCE)가 논리 로우로 디스에이블되는 구간 동안에는 제3전압분배 부(413) 만 동작되어 피드백 부(41)에 소모전류(I1)가 흐르게 되고, 검출신호(VPPOSCE)가 논리 하이로 인에이블되는 구간 동안에는 제2 및 제3 전압분배 부(412,413)가 함께 동작되어 피드백 부(41)에 소모전류(I1)보다 큰 소모전류(I1+I2)가 흐르게 된다. 이에 따라 상기 승압전압 검출회로의 응답시간이 빨라지게 된다.
도 5는 도 3 및 도 4에 도시된 승압전압 검출회로에서 검출신호(VPPOSCE)에 따른 승압전압(VPP)의 변화를 나타내는 파형도이다. 도 5에서 VPP(A)는 검출신호(VPPOSCE)가 검출신호 발생부(35)와 피드백 부(41)에 인가되지 않는 경우 셀프 리프레쉬 모드시 승압전압의 파형도를 나타낸다. VPP(B)는 검출신호(VPPOSCE)가 검출신호 발생부(35) 및/또는 피드백 부(41)에 인가됨으로써 셀프 리프레쉬 모드시 검출신호(VPPOSCE)의 인에이블(논리 하이) 구간 동안에 검출신호 발생부(35) 및/또는 피드백 부(41)의 소모전류가 증가된 경우 승압전압의 파형도를 나타낸다.
도 5에 도시된 바와 같이 검출신호(VPPOSCE)의 인에이블(논리 하이) 구간 동안에 검출신호 발생부(35) 및/또는 피드백 부(41)의 소모전류가 증가되는 경우에는 상기 승압전압 검출회로의 응답시간이 빨라지게 되며 이에 따라 승압전압(VPP(B)) 의 리플이 줄어들게 된다. 또한 리플이 줄어들면 평균 승압전압 레벨이 감소하게 되므로 승압전압(VPP(B))을 발생하는 데 소모되는 전류가 감소되며 결국 셀프 리프레쉬 동작시 전체 전류소모가 감소된다.
이상에서는 본 발명에 따른 승압전압 검출회로가 반도체 메모리장치의 셀프 리프레쉬 모드에서의 구현예를 기준으로 설명되었으나, 본 발명에 따른 승압전압 검출회로는 반도체 메모리장치의 정상 모드(Normal mode)에서의 확장도 가능하다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 검출회로 및 이에 대한 제어방법은 반도체 메모리장치의 셀프 리프레쉬 동작시 전류소모를 줄일 수 있고 또한 승압전압의 리플도 줄일 수 있는 장점이 있다.

Claims (23)

  1. 승압전압 발생회로로부터 발생되는 승압전압을 검출하여 상기 승압전압 발생회로를 제어하기 위한 검출신호를 발생하는 승압전압 검출회로에 있어서,
    상기 승압전압을 피드백하는 피드백 부;
    기준전압을 수신하는 기준전압 수신부; 및
    상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 검출신호를 발생하는 검출신호 발생부를 구비하고,
    상기 검출신호의 상태에 따라 소모전류가 변동되어 응답시간이 변동되는 것을 특징으로 하는 승압전압 검출회로.
  2. 제1항에 있어서, 상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 소모전류가 증가되어 상기 응답시간이 빨라지는 것을 특징으로 하는 승압전압 검출회로.
  3. 제1항에 있어서, 상기 검출신호의 상태에 따라 상기 검출신호 발생부의 소모전류가 변동되어 상기 응답시간이 변동되는 것을 특징으로 하는 승압전압 검출회로.
  4. 제3항에 있어서, 상기 검출신호 발생부는,
    제1동작모드 동안에, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제1차동증폭기; 및
    제2동작모드 동안에 상기 검출신호에 응답하여, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제2차동증폭기를 구비하고,
    상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 제2차동증폭기의 소모전류가 증가되는 것을 특징으로 하는 승압전압 검출회로.
  5. 제4항에 있어서, 상기 피드백 부는,
    상기 승압전압을 받아 전압분배하는 제1전압분배 부;
    상기 승압전압을 받아 전압분배하는 제2전압분배 부; 및
    상기 승압전압을 받아 전압분배하는 제3전압분배 부를 구비하고,
    상기 제1 내지 제3전압분배 부의 출력노드들은 상기 피드백 부의 출력전압이 출력되는 노드에 공통연결되고, 상기 제1동작모드 동안에는 상기 제1 내지 제3전압분배 부가 모두 동작하고 상기 제2동작모드 동안에는 상기 제3전압분배 부만 동작하고 제3동작모드 동안에는 상기 제2 및 제3전압분배 부만 동작하는 것을 특징으로 하는 승압전압 검출회로.
  6. 제5항에 있어서, 상기 기준전압 수신부는,
    상기 기준전압을 받아 전압분배하는 전압분배 부를 구비하는 것을 특징으로 하는 승압전압 검출회로.
  7. 제1항에 있어서, 상기 검출신호의 상태에 따라 상기 검출신호 발생부 및 상기 피드백 부의 소모전류가 변동되어 상기 응답시간이 변동되는 것을 특징으로 하는 승압전압 검출회로.
  8. 제7항에 있어서, 상기 검출신호 발생부는,
    제1동작모드 동안에, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제1차동증폭기; 및
    제2동작모드 동안에 상기 검출신호에 응답하여, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제2차동증폭기를 구비하고,
    상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 제2차동증폭기의 소모전류가 증가되는 것을 특징으로 하는 승압전압 검출회로.
  9. 제8항에 있어서, 상기 피드백 부는,
    상기 승압전압을 받아 전압분배하는 제1전압분배 부;
    상기 승압전압을 받아 전압분배하는 제2전압분배 부; 및
    상기 승압전압을 받아 전압분배하는 제3전압분배 부를 구비하고,
    상기 제1 내지 제3전압분배 부의 출력노드들은 상기 피드백 부의 출력전압이 출력되는 노드에 공통연결되고, 상기 제1동작모드 동안에는 상기 제1 내지 제3전압분배 부가 모두 동작하고 상기 제2동작모드 동안에는 상기 검출신호의 디스에이블 구간 동안에 상기 제3전압분배 부만 동작하고 상기 검출신호의 인에이블 구간 동안에는 상기 제2 및 제3 전압분배 부가 동작하고, 제3동작모드 동안에는 상기 제2 및 제3전압분배 부만 동작하는 것을 특징으로 하는 승압전압 검출회로.
  10. 제9항에 있어서, 상기 기준전압 수신부는,
    상기 기준전압을 받아 전압분배하는 전압분배 부를 구비하는 것을 특징으로 하는 승압전압 검출회로.
  11. 발진신호에 응답하여 승압전압을 발생하는 승압전압 발생회로;
    상기 승압전압을 검출하여 검출신호를 발생하는 승압전압 검출회로; 및
    상기 검출신호에 응답하여 상기 발진신호를 발생하는 발진기를 구비하고,
    상기 승압전압 검출회로는,
    상기 승압전압을 피드백하는 피드백 부;
    기준전압을 수신하는 기준전압 수신부; 및
    상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 검출신호를 발생하는 검출신호 발생부를 구비하고,
    셀프 리프레쉬 모드시에는 상기 검출신호의 상태에 따라 상기 승압전압 검출회로의 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 승압전압 검출회로의 소모전류가 증가되어 상기 승압전압 검출회로의 응답시간이 빨라지는 것을 특징으로 하는 반도체 메모리장치.
  13. 제11항에 있어서, 상기 검출신호의 상태에 따라 상기 검출신호 발생부의 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제13항에 있어서, 상기 검출신호 발생부는,
    상기 반도체 메모리장치의 액티브 모드 동안에, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제1차동증폭기; 및
    상기 반도체 메모리장치의 상기 셀프 리프레쉬 모드 동안에 상기 검출신호에 응답하여, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동 증폭하여 그 결과를 상기 검출신호로서 출력하는 제2차동증폭기를 구비하고,
    상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 제2차동증폭기의 소모전류가 증가되는 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 피드백 부는,
    상기 승압전압을 받아 전압분배하는 제1전압분배 부;
    상기 승압전압을 받아 전압분배하는 제2전압분배 부; 및
    상기 승압전압을 받아 전압분배하는 제3전압분배 부를 구비하고,
    상기 제1 내지 제3전압분배 부의 출력노드들은 상기 피드백 부의 출력전압이 출력되는 노드에 공통연결되고, 상기 액티브 모드 동안에는 상기 제1 내지 제3전압분배 부가 모두 동작하고 상기 셀프 리프레쉬 모드 동안에는 상기 제3전압분배 부만 동작하고 상기 반도체 메모리장치의 스탠바이 모드 동안에는 상기 제2 및 제3전압분배 부만 동작하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제15항에 있어서, 상기 기준전압 수신부는,
    상기 기준전압을 받아 전압분배하는 전압분배 부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제11항에 있어서, 상기 검출신호의 상태에 따라 상기 검출신호 발생부 및 상 기 피드백 부의 소모전류가 변동되어 상기 승압전압 검출회로의 응답시간이 변동되는 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서, 상기 검출신호 발생부는,
    상기 반도체 메모리장치의 액티브 모드 동안에, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제1차동증폭기; 및
    상기 반도체 메모리장치의 상기 셀프 리프레쉬 모드 동안에 상기 검출신호에 응답하여, 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 차동증폭하여 그 결과를 상기 검출신호로서 출력하는 제2차동증폭기를 구비하고,
    상기 검출신호의 인에이블 구간 동안에는 상기 검출신호의 디스에이블 구간 동안에 비해 상기 제2차동증폭기의 소모전류가 증가되는 것을 특징으로 하는 반도체 메모리장치.
  19. 제18항에 있어서, 상기 피드백 부는,
    상기 승압전압을 받아 전압분배하는 제1전압분배 부;
    상기 승압전압을 받아 전압분배하는 제2전압분배 부; 및
    상기 승압전압을 받아 전압분배하는 제3전압분배 부를 구비하고,
    상기 제1 내지 제3전압분배 부의 출력노드들은 상기 피드백 부의 출력전압이 출력되는 노드에 공통연결되고, 상기 액티브 모드 동안에는 상기 제1 내지 제3전압 분배 부가 모두 동작하고 상기 셀프 리프레쉬 모드 동안에는 상기 검출신호의 디스에이블 구간 동안에 상기 제3전압분배 부만 동작하고 상기 검출신호의 인에이블 구간 동안에는 상기 제2 및 제3 전압분배 부가 동작하고, 상기 반도체 메모리장치의 스탠바이 모드 동안에는 상기 제2 및 제3전압분배 부만 동작하는 것을 특징으로 하는 반도체 메모리장치.
  20. 제19항에 있어서, 상기 기준전압 수신부는,
    상기 기준전압을 받아 전압분배하는 전압분배 부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  21. 삭제
  22. 승압전압 발생회로로부터 발생되는 승압전압을 피드백하는 피드백 부, 기준전압을 수신하는 기준전압 수신부, 및 상기 피드백 부의 출력전압 및 상기 기준전압 수신부의 출력전압을 비교하여 그 비교결과에 따라 상기 승압전압 발생회로를 제어하기 위한 검출신호를 발생하는 검출신호 발생부를 포함하여 구성되는 승압전압 검출회로를 구비하는 반도체 메모리장치의 셀프 리프레쉬 모드에서 상기 승압전압 검출회로를 제어하는 방법에 있어서,
    상기 검출신호의 디스에이블 구간 동안에는, 상기 검출신호 발생부에 제1소모전류가 흐르도록 상기 검출신호 발생부를 제어하는 단계; 및
    상기 검출신호의 인에이블 구간 동안에는, 상기 검출신호 발생부의 소모전류를 증가시키기 위해 상기 검출신호 발생부에 상기 제1소모전류보다 큰 제2소모전류가 흐르도록 상기 검출신호 발생부를 제어하는 단계를 구비하는 것을 특징으로 하는 제어방법.
  23. 제22항에 있어서,
    상기 검출신호의 디스에이블 구간 동안에는, 상기 피드백 부에 제3소모전류가 흐르도록 상기 피드백 부를 제어하는 단계; 및
    상기 검출신호의 인에이블 구간 동안에는, 상기 피드백 부의 소모전류를 증가시키기 위해 상기 피드백 부에 상기 제3소모전류보다 큰 제4소모전류가 흐르도록 상기 피드백 부를 제어하는 단계를 더 구비하는 것을 특징으로 하는 제어방법.
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