JP4723210B2

JP4723210B2 - 昇圧電圧発生回路及び昇圧電圧発生方法

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Publication number: JP4723210B2
Application number: JP2004203663A
Authority: JP
Inventors: 奎南林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-15
Filing date: 2004-07-09
Publication date: 2011-07-13
Anticipated expiration: 2024-07-09
Also published as: JP2005050503A; KR100498505B1; KR20050008365A; US7084675B2; DE102004035151A1; US20050013176A1

Description

本発明は、半導体装置に係り、さらに詳細には、昇圧電圧とアレイ基準電圧との間にほぼ一定の電圧差を維持されるように該昇圧電圧を発生する昇圧電圧発生回路及び昇圧電圧発生方法に関する。

ＤＲＡＭでは、一般的に、メモリセルアレイを構成するメモリセルのワードラインを制御するために外部電源電圧よりも電圧レベルの高い昇圧電圧を使用する。一般的に、アレイ基準電圧は、メモリセルアレイ及び／又はメモリセル周辺回路に印加される基準電圧を意味する。

一般的な昇圧電圧発生回路では、昇圧電圧の変化率がアレイ基準電圧の変化率より高い場合に、テストモード及びバーンインストレスモードにおいて昇圧電圧が許容範囲を超えて高くなる。したがって、高い昇圧電圧にも耐えられるメモリセルのセルトランジスタが必要である。

また、所望のアレイ基準電圧でＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）に電圧ストレスを加える場合には、ＤＵＴは高い昇圧電圧によるオーバーストレスを受けることになる。

したがって、高い昇圧電圧を考慮すると、電圧ストレスを印加するためのアレイ基準電圧は、所望の電圧より低く設定されねばならないので、ＤＵＴをテストするための時間は延びる。
韓国特許公開１９９８−０００４９３４号公報特開２００１−１２６４７７号公報

本発明が解決しようとする技術的な課題は、アレイ基準電圧の変化率とほぼ同じ変化率を有する昇圧電圧を発生する昇圧電圧発生回路及び昇圧電圧発生方法を提供することである。

前記技術的課題を達成するための昇圧電圧発生回路は、感知信号を発生する感知信号発生回路と、前記感知信号に応答して駆動信号を発生するパルス発生回路と、前記駆動信号に応答して半導体装置のワードラインを制御するための前記昇圧電圧を発生するポンピング回路と、を具備する。

本発明の望ましい実施形態によれば、前記感知信号発生回路は、第１入力端、基準電圧を受信する第２入力端、及び前記感知信号を出力する出力端を具備する比較器と、前記昇圧電圧と前記第１入力端との間に接続される抵抗と、前記第１入力端と接地電圧との間に接続される定電流源と、を具備しうる。

前記パルス発生回路は、例えばリング発振器を含む。前記パルス発生回路は、例えば、第１論理状態を有する前記感知信号に応答して非活性化されうる。前記第１論理状態は、例えばハイ論理状態である。前記定電流源は、バイアス電圧に応答してゲーティングされるＮＭＯＳトランジスタである。

前記比較器は、例えば、第１インバータと、前記第１インバータの出力信号を受けて前記感知信号を出力する第２インバータと、前記第１入力端の電圧と前記基準電圧との差を増幅する差動増幅器と、電源電圧と前記第１インバータの入力端とに接続され、前記差動増幅器の出力信号に応答してスイッチングされるスイッチング回路と、前記第１インバータの入力端と前記接地電圧との間に接続され、バイアス電圧に応答してゲーティングされる電流源と、を具備しうる。前記スイッチング回路は、例えばＰＭＯＳトランジスタである。

前記電流源は、例えば、前記電流源のゲートに供給される前記バイアス電圧に応答してゲーティングされるＮＭＯＳトランジスタである。

前記昇圧電圧発生回路は、前記感知信号発生回路にバイアス電圧を供給するバイアス電圧発生回路をさらに具備してもよい。

前記技術的課題を達成するための、半導体メモリ装置においてワードラインを制御するための昇圧電圧を発生する方法は、第１電圧とアレイ基準電圧とを比較し、その比較結果として感知信号を出力する段階と、前記感知信号に応答して駆動信号を発生する段階と、前記駆動信号に応答して前記昇圧電圧を発生する段階と、を具備する。ここで、前記第１電圧は、前記昇圧電圧と前記アレイ基準電圧との間の電圧差と同じであり、前記電圧差は、ほぼ一定である。前記電圧差は、抵抗と前記抵抗に流れる定電流とによって決定される。

前記技術的課題を達成するための、半導体メモリ装置においてメモリセルアレイのワードラインを制御するための昇圧電圧発生回路は、感知信号を発生する感知信号発生回路と、前記感知信号に応答して駆動信号を発生するパルス発生回路と、前記駆動信号に応答して前記半導体装置の前記メモリセルアレイのワードラインを制御するための昇圧電圧を発生するポンピング回路と、を具備し、前記感知信号発生回路は、前記感知信号を発生するために第１電圧とアレイ基準電圧とを比較し、前記アレイ基準電圧と共に前記感知信号を発生するために利用される前記第１電圧は、前記昇圧電圧と前記アレイ基準電圧との間の電圧差と同じであり、前記電圧差は、ほぼ一定である。前記感知信号発生回路は、前記電圧差を決定するための抵抗と定電流源とを具備する。前記電圧差は、前記半導体装置のテストモード及び／又は一般的なモードの間、維持される。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

本発明による昇圧電圧発生回路及び昇圧電圧発生方法によれば、正常動作モード、テストモード及びバーンインテストモードにおいて、アレイ電圧と昇圧電圧との間に常にほぼ一定の電圧差が維持することができる。

したがって、メモリセルのセルトランジスタのスレショルド電圧を低下させることができる、昇圧電圧発生回路を具備する半導体装置を低電圧で動作させることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。

図１は、本発明の望ましい実施形態としての昇圧電圧発生回路のブロック図を示す。図１において、メモリセルのワードラインを制御するための昇圧電圧ＶＰＰを発生する昇圧電圧発生回路１００は、感知信号発生回路１０、パルス発生回路３０及びポンピング回路５０を具備する。

感知信号発生回路１０は、感知信号ＶＰＰＤＥＴを発生し、パルス発生回路３０は、感知信号ＶＰＰＤＥＴに応答して駆動信号ＰＥＮを発生する。パルス発生回路３０は、例えばリング発振器で構成することができる。ポンピング回路５０は、駆動信号ＰＥＮに応答して半導体メモリ装置のメモリセルのワードラインを制御するための昇圧電圧ＶＰＰを発生する。

感知信号発生回路１０は、比較器１７、抵抗１１及び定電流源１５を具備する。比較器１７は、ノード１３に接続される第１入力端、アレイ基準電圧ＶＲＥＦＡを受ける第２入力端、及び感知信号ＶＰＰＤＥＴを出力する出力端を具備する。

抵抗１１は、昇圧電圧ＶＰＰとノード１３との間に接続され、定電流源１５は、ノード１３と接地電圧ＶＳＳとの間に接続される。したがって、昇圧電圧ＶＰＰとアレイ基準電圧ＶＲＥＦＡとの間には常にほぼ一定の電圧差が維持される。この電圧差は、抵抗１１と、抵抗１１に流れる定電流Ｉ＿ＣＯＮとによって決定される。

図２は、図１に示された感知信号発生回路の具体的な回路図を示す。図２を参照すれば、感知信号発生回路１０は、抵抗１１、定電流源１５及び比較器１７を具備する。

定電流源１５は、例えばＮＭＯＳトランジスタで構成され、ＮＭＯＳトランジスタ１５は、ノード１３と接地電圧ＶＳＳとの間に接続される。バイアス電圧ＶＢＩＡＳは、ＮＭＯＳトランジスタ１５のゲートに入力される。バイアス電圧ＶＢＩＡＳが一定である場合、ＮＭＯＳトランジスタ１５は、外部電源電圧ＶＤＤと独立して定電流Ｉ＿ＣＯＮとを流すことができる。

比較器１７は、差動増幅器１７００、スイッチング回路１７１７、第１インバータ１７２３、第２インバータ１７３１及び電流源１７２１を具備する。

差動増幅器１７００は、第１入力端に入力されるノード１３の電圧Ｖｍｉｄと第２入力端に入力される基準電圧ＶＲＥＦＡとの差を増幅し、増幅結果をスイッチング回路１７１７に出力する。

ＮＭＯＳトランジスタ１７０１は、ノード１７０５とノード１７０７との間に接続され、基準電圧ＶＲＥＦＡは、ＮＭＯＳトランジスタ１７０１のゲート（すなわち、第２入力端）に入力される。ＮＭＯＳトランジスタ１７０３は、ノード１７１５とノード１７０７との間に接続され、ＮＭＯＳトランジスタ１７０３のゲート（すなわち、第１入力端）は、ノード１３に接続される。

ＮＭＯＳトランジスタ１７１３は、ノード１７０７と接地電圧ＶＳＳとの間に接続され、バイアス電圧ＶＢＩＡＳは、ＮＭＯＳトランジスタ１７１３のゲートに入力される。

ＰＭＯＳトランジスタ１７０９は、外部電源電圧ＶＤＤとノード１７０５との間に接続され、ＰＭＯＳトランジスタ１７０９のゲートは、ノード１７０５に接続される。ＰＭＯＳトランジスタ１７１１は、外部電源電圧ＶＤＤとノード１７１５との間に接続され、ＰＭＯＳトランジスタ１７１１のゲートは、ノード１７０５に接続される。ＰＭＯＳトランジスタ１７０９とＰＭＯＳトランジスタ１７１１とは、カレントミラーを構成する。また、ＰＭＯＳトランジスタ１７０９、１７１１の各バルクは、外部電源電圧ＶＤＤと接続される。

スイッチング回路１７１７は、例えばＰＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタ１７１７は、外部電源電圧ＶＤＤとノード１７１９との間に接続される。ＰＭＯＳトランジスタ１７１７のゲートは、ノード１７１５に接続される。ここで、ノード１７１５は、差動増幅器１７００の出力端である。

電流源１７２１は、例えばＮＭＯＳトランジスタで構成され、ＮＭＯＳトランジスタ１７２１は、ノード１７１９と接地電圧ＶＳＳとの間に接続され、バイアス電圧ＶＢＩＡＳは、ＮＭＯＳトランジスタ１７２１のゲートに入力される。

第１インバータ１７２３は、例えば、１つのＰＭＯＳトランジスタ１７２５と１つのＮＭＯＳトランジスタ１７２９で構成される。第１インバータ１７２３の入力端は、ノード１７１９に接続される。第２インバータ１７３１の入力端は、第１インバータ１７２３の出力端１７２７に接続され、第１インバータ１７２３の出力信号を反転させて感知信号ＶＰＰＤＥＴを出力する。

図３は、バイアス電圧発生回路の具体的な回路図を示す。バイアス電圧発生回路３００は、ＰＶＴ（工程、電圧、温度）の変化に関係なくバイアス電圧ＶＢＩＡＳを発生する。

ＰＭＯＳトランジスタ３０１は、外部電源電圧ＶＤＤとノード３０３との間に接続され、ＰＭＯＳトランジスタ３１１は、外部電源電圧ＶＤＤとノード３１３との間に接続される。ＰＭＯＳトランジスタ３０１、３１１の各ゲートは、ノード３０３に接続される。

ノード３０３は、直列に接続されたＮＭＯＳトランジスタ３０５、３０６及び抵抗３０７を通じて接地電圧ＶＳＳに接続される。ＮＭＯＳトランジスタ３０５のゲートは、ノード３１３に接続される。ＮＭＯＳトランジスタ３１５は、ノード３１３と接地電圧ＶＳＳとの間に接続される。ＮＭＯＳトランジスタ３０６、３１５の各ゲートは、ＮＭＯＳトランジスタ３０９のゲートに接続される。ＮＭＯＳトランジスタ３０９のソースとドレーンは、接地電圧ＶＳＳに接続される。

ＰＭＯＳトランジスタ３１７は、外部電源電圧ＶＤＤとノード３１９との間に接続され、ＰＭＯＳトランジスタ３１７のゲートは、ノード３０３に接続される。ノード３１９は、直列に接続されたＮＭＯＳトランジスタ３２１、３２３を通じて接地電圧ＶＳＳに接続される。ＮＭＯＳトランジスタ３２１、３２３の各ゲートはノード３１９に接続される。ＮＭＯＳトランジスタ３２５のゲートは、ノード３１９に接続され、ＮＭＯＳトランジスタ３２５のドレーン及びソースは接地電圧ＶＳＳに接続される。ノード３１９の電圧は、バイアス電圧ＶＢＩＡＳである。

図４は、図１に示された昇圧電圧発生回路の昇圧電圧とメモリセルアレイ基準電圧との関係を示す。

図４は、図１に示された抵抗１１が２０ｋΩであり、定電流Ｉ＿ＣＯＮが１００μＡと仮定した場合における昇圧電圧ＶＰＰとアレイ基準電圧ＶＲＥＦＡとの関係を示す。ここで、昇圧電圧ＶＰＰとアレイ基準電圧ＶＲＥＦＡとの間には２Ｖの電圧差が発生する。

すなわち、アレイ基準電圧ＶＲＥＦＡが変化した場合においても、本発明が適用された昇圧電圧発生回路１００によれば、昇圧電圧ＶＰＰとアレイ基準電圧ＶＲＥＦＡとの間には常にほぼ一定の電圧差が維持される。

さらに、アレイ基準電圧ＶＲＥＦＡの変動率と昇圧電圧ＶＰＰの変動率とはほぼ同一である。したがって、昇圧電圧ＶＰＰによるオーバーストレスは減少される。

本発明に係る昇圧電圧発生回路を具備する半導体装置において、メモリセルのセルトランジスタが低い昇圧電圧ＶＰＰでも動作することができる。したがって、このような半導体装置は、低電圧でも動作できるので、該半導体装置が消費する電流が減少する。

以下、図１ないし図４を参照して本発明の一実施形態の昇圧電圧発生回路の動作を説明する。まず、バイアス電圧ＶＢＩＡＳが各トランジスタ１５、１７１３、１７２１のスレショルド電圧より高いレベルを有すると仮定する。

ノード１３の電圧Ｖｍｉｄがアレイ基準電圧ＶＲＥＦＡより高い場合は、ＮＭＯＳトランジスタ１７０３を通じて流れる電流の量がＮＭＯＳトランジスタ１７０１を通じて流れる電流の量より多い。

したがって、ノード１７１５の電圧が接地電圧レベルにプルダウンされるので、ノード１７１９は外部電源電圧ＶＤＤレベルにプルアップされる。したがって、インバータ１７２３、１７３１の動作によって感知信号ＶＰＰＤＥＴは論理ハイとなる。

パルス発生回路３０は論理ハイ（例えば、第１論理状態）である感知信号ＶＰＰＤＥＴに応答して非活性化状態（例えば、論理ロー）の駆動信号ＰＥＮを発生する。ポンピング回路５０は非活性化状態の駆動信号ＰＥＮに応答してポンピング動作を中断するので、昇圧電圧ＶＰＰはほぼ一定レベルを維持する。

しかし、ノード１３の電圧Ｖｍｉｄがアレイ基準電圧ＶＲＥＦＡより低い場合、ＮＭＯＳトランジスタ１７０１を通じて流れる電流の量がＮＭＯＳトランジスタ１７０３を通じて流れる電流の量より多い。

したがって、ノード１７０５の電圧が接地電圧レベルにプルダウンされるので、ノード１７１５の電圧はＰＭＯＳトランジスタ１７１１によって外部電源電圧ＶＤＤにプルアップされる。したがって、ＰＭＯＳトランジスタ１７１７がターンオフされる。

しかし、ＮＭＯＳトランジスタ１７２１はバイアス電圧ＶＢＩＡＳに応じてノード１７１９の電圧を接地電圧にプルダウンする。インバータ１７２３、１７３１の動作によって感知信号ＶＰＰＤＥＴは論理ローとなる。

パルス発生回路３０は、論理ローである感知信号ＶＰＰＤＥＴにして駆動信号ＰＥＮ、すなわちパルス形態の駆動信号を発生する。したがって、ポンピング回路５０は駆動信号ＰＥＮに応答してポンピング動作を行うので、昇圧電圧ＶＰＰは徐々に上昇する。

本発明は図面に示された具体的な実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態を導くことが可能である点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて定められねばならない。

本発明は半導体装置で使われうる。

本発明の望ましい実施形態の昇圧電圧発生回路のブロック図を示す図である。図１に示された感知信号発生回路の具体的な回路図を示す図である。バイアス電圧発生回路の回路図を示す図である。図１に示された昇圧電圧発生回路の昇圧電圧とメモリセルアレイ基準電圧との関係を示す図である。

符号の説明

１０感知信号発生回路
１１抵抗
１３ノード
１５定電流源
１７比較器
３０パルス発生回路
５０ポンピング回路
１００昇圧電圧発生回路

Claims

昇圧電圧発生回路において、
感知信号を発生する感知信号発生回路と、
前記感知信号に応答して駆動信号を発生するパルス発生回路と、
前記駆動信号に応答して半導体装置のワードラインを制御するための昇圧電圧を発生するポンピング回路と、
を具備し、
前記感知信号発生回路は、
第１入力端、基準電圧を受ける第２入力端、及び前記感知信号を出力する出力端を具備する比較器と、
前記昇圧電圧と前記第１入力端との間に接続される抵抗と、
前記第１入力端と接地電圧との間に接続される定電流源と、
を具備し、
前記比較器は、
第１インバータと、
前記第１インバータの出力信号を受けて前記感知信号を出力する第２インバータと、
前記第１入力端の電圧と前記基準電圧との差を増幅する差動増幅器と、
電源電圧と前記第１インバータの入力端とに接続され、前記差動増幅器の出力信号に応答してスイッチされるスイッチング回路と、
前記第１インバータの入力端と前記接地電圧との間に接続され、バイアス電圧によって制御される電流源と、
を具備することを特徴とする昇圧電圧発生回路。
前記スイッチング回路は、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載の昇圧電圧発生回路。
前記電流源は、前記電流源のゲートに供給される前記バイアス電圧ゲートに入力されて制御されるＮＭＯＳトランジスタであることを特徴とする請求項１に記載の昇圧電圧発生回路。