JP2005050503A5 - - Google Patents

Claims (13)

1. 昇圧電圧発生回路において、
   感知信号を発生する感知信号発生回路と、
   前記感知信号に応答して駆動信号を発生するパルス発生回路と、
   前記駆動信号に応答して半導体装置のワードラインを制御するための昇圧電圧を発生するポンピング回路と、
   を具備することを特徴とする昇圧電圧発生回路。
2. 前記感知信号発生回路は、
   第１入力端、基準電圧を受ける第２入力端、及び前記感知信号を出力する出力端を具備する比較器と、
   前記昇圧電圧と前記第１入力端との間に接続される抵抗と、
   前記第１入力端と接地電圧との間に接続される定電流源と、
   を具備することを特徴とする請求項１に記載の昇圧電圧発生回路。
3. 前記パルス発生回路は、リング発振器であることを特徴とする請求項１に記載の昇圧電圧発生回路。
4. 前記パルス発生回路は、第１論理状態を有する前記感知信号に応答して非活性化されることを特徴とする請求項１に記載の昇圧電圧発生回路。
5. 前記定電流源は、バイアス電圧がゲートに入力されて制御されるＮＭＯＳトランジスタであることを特徴とする請求項２に記載の昇圧電圧発生回路。
6. 前記比較器は、
   第１インバータと、
   前記第１インバータの出力信号を受けて前記感知信号を出力する第２インバータと、
   前記第１入力端の電圧と前記基準電圧との差を増幅する差動増幅器と、
   電源電圧と前記第１インバータの入力端とに接続され、前記差動増幅器の出力信号に応答してスイッチされるスイッチング回路と、
   前記第１インバータの入力端と前記接地電圧との間に接続され、バイアス電圧によって制御される電流源と、
   を具備することを特徴とする請求項２に記載の昇圧電圧発生回路。
7. 前記スイッチング回路は、ＰＭＯＳトランジスタであることを特徴とする請求項６に記載の昇圧電圧発生回路。
8. 前記電流源は、前記電流源のゲートに供給される前記バイアス電圧ゲートに入力されて制御されるＮＭＯＳトランジスタであることを特徴とする請求項６に記載の昇圧電圧発生回路。
9. 前記感知信号発生回路にバイアス電圧を供給するバイアス電圧発生回路をさらに具備することを特徴とする請求項２に記載の昇圧電圧発生回路。
10. 半導体メモリ装置においてワードラインを制御するための昇圧電圧を発生する方法において、
    第１電圧とアレイ基準電圧とを比較し、その比較結果として感知信号を出力する段階と、
    前記感知信号に応答して駆動信号を発生する段階と、
    前記駆動信号に応答して前記昇圧電圧を発生する段階と、を具備し、
    前記第１電圧は、前記昇圧電圧と前記アレイ基準電圧との間の電圧差と同じであり、前記電圧差は、ほぼ一定であることを特徴とする昇圧電圧発生方法。
11. 半導体メモリ装置においてメモリセルアレイのワードラインを制御するための昇圧電圧発生回路において、
    感知信号を発生する感知信号発生回路と、
    前記感知信号に応答して駆動信号を発生するパルス発生回路と、
    前記駆動信号に応答して前記メモリセルアレイのワードラインを制御するための昇圧電圧を発生するポンピング回路と、を具備し、
    前記感知信号発生回路は、前記感知信号を発生するために第１電圧とアレイ基準電圧とを比較し、
    前記アレイ基準電圧と共に前記感知信号を発生するために利用される前記第１電圧は、前記昇圧電圧と前記アレイ基準電圧との間の電圧差と同じであり、前記電圧差は、ほぼ一定であることを特徴とする昇圧電圧発生回路。
12. 前記感知信号発生回路は、前記電圧差を決定するための抵抗と定電流源とを具備することを特徴とする請求項１１に記載の昇圧電圧発生回路。
13. 前記電圧差は、前記半導体メモリ装置のテストモード及び／又は一般的なモードの間において維持されることを特徴とする請求項１２に記載の昇圧電圧発生回路。