KR100718037B1 - 반도체 메모리 장치의 기판 바이어스 전압 발생 회로 - Google Patents

반도체 메모리 장치의 기판 바이어스 전압 발생 회로 Download PDF

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Abstract

본 발명은 액티브 모드(Active mode)일 때에는 기판 바이어스 전압(VBB)을 높임으로써 메모리 셀의 문턱 전압을 낮춰 데이터 처리를 용이하게 하고, 대기 모드(Stand by mode)일 때에는 기판 바이어스 전압(VBB)을 낮춤으로써 메모리 셀의 문턱 전압을 높여 누설 전류를 감소시키는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로를 제시한다.
본 발명은 입력되는 기판 바이어스 전압(VBB)의 레벨에 따라 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 검출부와, 상기 기판 바이어스 전압 인에이블 신호에 따라 펄스를 생성 및 출력하는 링 발진부와, 상기 펄스가 입력되면 기판 바이어스 전압(VBB)의 절대값을 상승시키는 전하 펌프를 포함하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 있어서, 상기 기판 바이어스 전압 검출부는 액티브 로드 수단과 기판 바이어스 로드 수단과 드라이버 수단을 포함하며, 상기 기판 바이어스 로드 수단에 접속되어 액티브 모드 신호의 입력에 따라 보조적인 기판 바이어스 로드의 제공 여부를 결정하기 위한 스위칭 수단을 더 포함하는 것을 특징으로 한다.
메모리, 기판 바이어스, 문턱 전압

Description

반도체 메모리 장치의 기판 바이어스 전압 발생 회로{Circuit for Generating Substrate Bias Voltage of Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로를 나타낸 블록도,
도 2는 도 1에 도시한 기판 바이어스 전압 검출부의 상세 구성을 나타낸 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 포함된 스위칭 수단을 나타낸 블록도,
도 4는 도 3에 도시한 기판 바이어스 전압 검출부 및 스위칭 수단의 상세 구성을 나타낸 회로도,
도 5는 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 포함된 기판 바이어스 전압 제어부를 나타낸 블록도,
도 6은 도 5에 도시한 기판 바이어스 전압 제어부의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100/100' : 기판 바이어스 전압 검출부 110/110' : 액티브 로드 수단
120/120' : 기판 바이어스 로드 수단 130/130' : 드라이버 수단
140 : 스위칭 수단 142 : 스위칭 트랜지스터
144 : 트랜지스터 어레이 200 : 링 발진부
300 : 전하 펌프 400 : 기판 바이어스 전압 제어부
410 : 액티브 펄스 생성부 412 : 지연부
414 : 인버터 416 : 낸드 게이트부
420 : 기판 바이어스 전압 변압부 422 : 변압 결정부
424 : 변압 처리부
본 발명은 반도체 메모리 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 기판 바이어스 전압(VBB) 발생 회로에 관한 것이다.
반도체 메모리 장치는 다양한 레벨의 전압을 사용하며, 전원은 크게 외부전원(VDD, VSS)과 내부전원(VPP, VBB 등)으로 나눌 수 있다.
외부전원(VDD, VSS)은 반도체 메모리 칩셋(Chipset)이 장착되는 기기로부터 공급받는 전원이며, 내부전원은 상기 외부전원을 변압하여 생성한 전원이다.
이 때 내부전원에서 기판 바이어스 전압(VBB)은 백바이어스(Back Bias) 또는 역바이어스(Reverse Bias) 전압으로서, 주로 트랜지스터의 기판에 인가하여 문턱 전압(Threshold Voltage)을 높이는 용도로 사용된다.
이하, 종래의 기술에 따른 반도체 메모리 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로를 나타낸 블록도, 도 2는 도 1에 도시한 기판 바이어스 전압 검출부의 상세 구성을 나타낸 회로도이다.
종래기술의 메모리 장치의 구성은 기판 바이어스 전압 검출부(100), 링 발진부(200) 및 전하 펌프(300)를 포함한다.
상기 기판 바이어스 전압 검출부(100)는 코어 전압(Vcore) 및 노드(n1) 사이에 접속되어 상기 노드(n1)로 코어 전압(Vcore)을 공급해 주기 위한 액티브 로드 수단(110)과, 기판 바이어스 전압(VBB)에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는 적어도 하나의 트랜지스터로 구성되어 상기 노드(n1)의 전위 전달 방향을 결정하기 위한 기판 바이어스 로드 수단(120)과, 상기 노드(n1)의 전위를 출력 단자로 전달하기 위한 드라이버 수단(130)으로 구성된다.
이와 같이 구성된 종래기술의 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
상기 기판 바이어스 전압 검출부(100)는 기판 바이어스 전압(VBB) 레벨이 해당 설정값 이상이 되는 것을 검출하여 전하 펌프(300)를 구동하기 위한 기판 바이어스 전압 인에이블 신호를 출력한다.
상기 기판 바이어스 전압 검출부(100)에 입력되는 기판 바이어스 전압(VBB) 레벨에 따라 트랜지스터 어레이의 각각의 PMOS 트랜지스터들의 구동력은 변하게 된다. 즉 로우 레벨(low level)의 기판 바이어스 전압(VBB)이 상기 트랜지스터 어레이에 입력되면 각각의 PMOS 트랜지스터는 턴 온 되므로 기판 바이어스 전압 인에이블(VBB_Enable) 신호는 출력되지 않는다. 그러나 하이 레벨(high level)의 기판 바이어스 전압(VBB)이 상기 트랜지스터 어레이에 입력되면 각각의 PMOS 트랜지스터는 턴 오프 되므로 기판 바이어스 전압 인에이블(VBB_Enable) 신호가 출력된다.
상기 링 발진부(200)는 상기 기판 바이어스 전압 검출부(100)에서 출력된 기판 바이어스 전압 인에이블 신호의 ‘하이’ 구간 동안 펄스를 발생시킨다.
상기 전하 펌프(300)는 상기 링 발진부(200)에서 출력된 펄스를 이용하여 기판 바이어스 전압(VBB) 레벨이 강하되도록 펌핑(pumping) 동작을 수행한다. 메모리의 기판 바이어스 전압(VBB)이 누설 전류 및 커플링 캐패시턴스(coupling capacitance) 등의 영향으로 변화하여 증가하는 것을 방지하기 위해 상기 기판 바이어스 전압(VBB)이 감소하도록 펌핑하여 일정한 전압 레벨을 유지시킨다.
메모리의 기판 바이어스 전압(VBB)이 감소하면(절대값이 증가하면) 메모리 셀의 트랜지스터의 문턱 전압이 상승하므로 대기 모드(Stand by mode)시 누설 전류가 줄어드는 효과가 있다. 그러나 메모리의 읽기 또는 쓰기를 수행하는 액티브 모드(Active mode)시, 즉 데이터가 입력 또는 출력되는 상황에서 메모리 셀의 트랜지스터의 문턱 전압에 의해 방해를 받게 되어 데이터 처리가 정상적으로 이루어지지 않을 수 있다.
반면에 기판 바이어스 전압(VBB)이 증가하면(절대값이 감소하면) 액티브 모 드(Active mode)시 데이터의 입력 또는 출력 동작은 용이하게 이루어진다. 그러나 대기 모드(Stand by mode)시 누설 전류가 증가하게 되어 데이터 손상의 우려가 발생하게 된다.
여기에서 액티브 모드(Active mode)란 메모리 셀에 데이터를 입출력하는 상태를 칭하고, 대기 모드(Stand by mode)란 데이터 입출력을 위해 대기하는, 실제로는 아무런 동작을 하지 않는 상태를 칭한다.
이와 같이 종래기술에 따른 반도체 메모리 장치에서는 메모리 셀의 데이터를 정상적으로 처리하면 누설 전류가 증가하고, 누설 전류를 감소시키면 데이터 처리의 안정성을 보장하지 못하는 문제점이 있었다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 읽기 또는 쓰기 동작을 수행하는 액티브 모드(Active mode)일 때에는 기판 바이어스 전압(VBB)을 높임으로써(절대값을 낮춤으로써) 메모리 셀의 문턱 전압을 낮춰 데이터 처리를 용이하게 하고, 대기 모드(Stand by mode)일 때에는 기판 바이어스 전압(VBB)을 낮춤으로써(절대값을 높임으로써) 메모리 셀의 문턱 전압을 높여 누설 전류를 감소시키는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 기판 바이어스 전압 발생 회로는, 입력되는 기판 바이어스 전압(VBB)의 레벨에 따라 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 검출부와, 상기 기판 바이어스 전압 인에이블 신호에 따라 펄스를 생성 및 출력하는 링 발진부와, 상기 펄스가 입력되면 기판 바이어스 전압(VBB)의 레벨을 강하시키는 전하 펌프를 포함하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 있어서, 상기 기판 바이어스 전압 검출부는 코어 전압(Vcore) 및 노드 사이에 접속되어 상기 노드로 코어 전압(Vcore)을 공급해 주기 위한 액티브 로드 수단과, 기판 바이어스 전압(VBB)의 크기에 따라 턴 온 또는 턴 오프 되는 적어도 하나 이상의 트랜지스터로 구성되어 상기 노드의 전압을 방전하거나 그라운드 전압(VSS)에 바이어싱 하기 위한 기판 바이어스 로드 수단과, 상기 노드의 전위를 출력 단자로 전달하기 위한 드라이버 수단 및, 상기 기판 바이어스 로드 수단에 접속되어 액티브 모드 신호의 입력에 따라 보조적인 기판 바이어스 로드의 제공 여부를 결정하기 위한 스위칭 수단을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 포함된 스위칭 수단을 나타낸 블록도, 도 4는 도 3에 도시한 기판 바이어스 전압 검출부 및 스위칭 수단의 상세 구성을 나타낸 회로도, 도 5는 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 포함된 기판 바이어스 전압 제어부를 나타낸 블록도, 도 6은 도 5에 도시한 기판 바이어스 전압 제어부의 상세 구성을 나타낸 회로도이다.
도 3 및 도 4를 참고하면, 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 발생 회로는, 입력되는 기판 바이어스 전압(VBB)의 레벨에 따라 기판 바이어스 전압 인에이블 신호(VBB_Enable)를 출력하는 기판 바이어스 전압 검출부(100')와, 상기 기판 바이어스 전압 인에이블 신호에 따라 펄스를 생성 및 출력하는 링 발진부(200)와, 상기 펄스가 입력되면 기판 바이어스 전압(VBB)의 레벨을 강하시키는 전하 펌프(300)로 이루어지는 기본적인 구성에 소정값보다 낮은 레벨의 기판 바이어스 전압(VBB)에도 기판 바이어스 전압 인에이블 신호(VBB_Enable)를 출력하도록 하기 위한 스위칭 수단(140)을 추가하여 구성된다.
또한 상기 기판 바이어스 전압 검출부(100')는 코어 전압(Vcore) 및 노드(n1) 사이에 접속되어 상기 노드(n1)로 코어 전압(Vcore)을 공급해 주기 위한 액티브 로드 수단(110')과, 기판 바이어스 전압(VBB)의 크기에 따라 턴 온 또는 턴 오프 되는 적어도 하나 이상의 트랜지스터로 구성되어 상기 노드(n1)의 전압을 방전하거나 그라운드 전압(VSS)에 바이어싱 하기 위한 기판 바이어스 로드 수단(120')과, 상기 노드(n1)의 전위를 출력 단자로 전달하기 위한 드라이버 수단(130') 및 상기 기판 바이어스 로드 수단(120')에 접속되어 액티브(Active) 신호의 입력에 따라 보조적인 기판 바이어스 로드의 제공 여부를 결정하기 위한 스위칭 수단(140)을 구비하는 것을 특징으로 한다.
여기에서 액티브 모드 신호(ACT)란 메모리 장치가 액티브 모드(Active mode)일 때(예를 들어, 레벨 ‘하이’ 값을 갖는 경우) 인에이블 되는 신호이다. 따라서 대기 모드(Stand by mode)에서 상기 액티브 모드 신호(ACT)는 디스에이블 된다.
상기 스위칭 수단(140)은, 액티브 모드 신호(ACT)가 인에이블 되면 턴 온 되고 액티브 모드 신호(ACT)가 디스에이블 되는 턴 오프 되는 스위칭 트랜지스터(142)와, 상기 스위칭 트랜지스터(142)가 턴 오프 되면 상기 기판 바이어스 로드 수단(120')에 접속되는 적어도 하나 이상의 트랜지스터로 구성된 트랜지스터 어레이(144)로 구성된다.
이와 같이 상기 스위칭 수단(140)을 포함하는 본 발명의 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
상기 기판 바이어스 전압 검출부(100')에는 상기 액티브 로드 수단(110')에 코어 전압(Vcore)이 인가되어 있고, 상기 기판 바이어스 로드 수단(120')으로 기판 바이어스 전압(VBB)이 입력된다. 상기 스위칭 수단(140)에 하이 레벨의 액티브 모드 신호(ACT)가 인에이블 되면 상기 스위칭 트랜지스터(142)는 턴 온 되어 상기 트랜지스터 어레이(144)가 상기 기판 바이어스 로드 수단(120')과 같은 동작을 하지 않으므로 종래기술의 반도체 메모리 장치와 동일한 동작을 한다.
그러나 상기 스위칭 수단(140)에 로우 레벨의 액티브 모드 신호(ACT)가 입력되면 상기 스위칭 트랜지스터(142)는 턴 오프 되므로 상기 트랜지스터 어레이(144)는 상기 기판 바이어스 로드 수단(120')과 같은 동작을 하게 된다. 높은 값의 기판 바이어스 전압(VBB)이 입력되면 상기 기판 바이어스 로드 수단(120')과 상기 트랜지스터 어레이(144)에는 소량의 전류가 흐르게 되므로 상기 기판 바이어스 전압 검출부(100')의 출력 단자에는 기판 바이어스 전압 인에이블 신호가 출력된다.
이후 상기 링 발진부(200)가 상기 기판 바이어스 전압 인에이블 신호의 ‘하 이’ 구간 동안 펄스를 발생시키면, 상기 전하 펌프(300)는 상기 링 발진부(200)에서 출력된 펄스를 이용하여 기판 바이어스 전압(VBB) 레벨이 강하되도록 펌핑(pumping) 동작을 수행하여 다시 기판 바이어스 전압 검출부(100')의 기판 바이어스 로드 수단(120')으로 전달한다.
상기 기판 바이어스 전압 검출부(100')에 전에 비해 일정 레벨 이하로 낮아진 기판 바이어스 전압(VBB)이 입력된 경우, 상기 기판 바이어스 로드 수단(120')에 상기 트랜지스터 어레이(144)가 추가되지 않았다면 전류의 양이 늘어나면서 상기 출력 단자에 기판 바이어스 전압 인에이블 신호(VBB_Enable)가 출력되지 않을 것이다. 그러나 추가된 상기 트랜지스터 어레이(144)로 인해 더 큰 저항값이 발생하므로 상기 기판 바이어스 로드 수단(120')과 상기 트랜지스터 어레이(144)에는 전류의 양이 충분히 늘어나지 않게 되어 상기 기판 바이어스 전압 검출부(100')의 출력 단자에는 계속 기판 바이어스 전압 인에이블 신호(VBB_Enable)가 출력된다.
따라서 상기 반도체 메모리 장치가 대기 모드(Stand by mode)일 때 기판 바이어스 전압(VBB)은 더 낮은 값으로 만들어지므로 셀의 문턱 전압을 높이게 된다. 그러나 상기 전하 펌프(300)는 기판 바이어스 전압(VBB)을 낮추는 동작만을 수행하므로 상기 반도체 메모리 장치가 액티브 모드(Active mode)일 때 기판 바이어스 전압(VBB)을 높여 셀의 문턱 전압을 낮추기 위해서는 또 하나의 회로가 필요하게 된다. 이를 위해 본 발명에서는 도 5 및 도 6에서 기판 바이어스 전압 제어부(400)를 추가로 포함하는 구성을 제시한다.
도 5 및 도 6을 참고하면, 상기 기판 바이어스 전압 제어부(400)는, 액티브 모드 신호(ACT)에 의해 액티브 펄스(ACT_P)를 생성하는 액티브 펄스 생성부(410)와, 상기 액티브 펄스 생성부(410)에서 생성된 액티브 펄스 신호(ACT_P)가 입력되면 기판 바이어스 전압(VBB)을 상승시키는 기판 바이어스 전압 변압부(420)로 구성된다.
또한 상기 액티브 펄스 생성부(410)는, 입력되는 액티브 모드 신호(ACT)를 임의로 지연시키도록 하기 위한 지연부(412)와, 상기 지연부(412)의 출력 신호를 반전시키기 위한 인버터(414)와, 상기 액티브 모드 신호(ACT)와 상기 인버터(414)의 출력 신호를 통해 상기 액티브 펄스(ACT_P)를 생성하기 위한 낸드 게이트부(416)로 구성된다.
그리고 상기 기판 바이어스 전압 변압부(420)는, 상기 액티브 펄스 생성부(410)로부터 입력 받은 액티브 펄스(ACT_P)에 의해 외부 공급 전압(VDD) 또는 기판 바이어스 전압(VBB) 중 어느 하나를 선택하여 출력하는 변압 결정부(422)와, 상기 변압 결정부(422)가 출력한 전압을 입력 받아 각 입력에 따라 기판 바이어스 전압(VBB)을 변압하여 출력하거나 변압하지 않고 출력하는 변압 처리부(424)로 구성된다.
이와 같이 상기 기판 바이어스 전압 제어부(400)를 추가로 포함하는 본 발명의 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
인에이블 된 액티브 모드 신호(ACT)가 상기 액티브 펄스 생성부(410)에 입력되면, 상기 액티브 모드 신호(ACT)는 상기 지연부(412) 및 상기 인버터(414)를 통해 지연 및 반전된다. 이후 낸드 게이트부(416)에 상기 액티브 모드 신호(ACT)와 상기 지연 및 반전된 액티브 모드 신호(ACT)가 입력되어 액티브 펄스(ACT_P)가 생성된다. 이 때 상기 액티브 모드 신호(ACT)의 지연은 설계자가 상기 지연부(412)의 지연 시간을 임의로 조정함으로써 이루어지며 이로 인한 액티브 펄스(ACT_P)의 폭 또한 임의로 조정될 수 있다.
상기 액티브 펄스 생성부(410)에서 출력되는 액티브 펄스는 상기 기판 바이어스 전압 변압부(420)의 상기 변압 결정부(422)에 입력된다. 상기 변압 결정부(422)는 4개의 트랜지스터가 차동증폭기 형태로 구성되어 있고, 상기 액티브 펄스(ACT_P)와 인버터(414)에 의해 반전된 액티브 펄스(ACT_P)가 각각의 입력단에 입력된다. 따라서 액티브 펄스(ACT_P)가 입력될 때, 즉 액티브 모드(Active mode)에서는 기판 바이어스 전압(VBB)이 노드(n2)에 출력되고, 액티브 펄스(ACT_P)가 입력되지 않을 때, 즉 대기 모드(Stand by mode)에서는 외부 공급전원(VDD)이 상기 노드(n2)에 출력된다.
상기 노드(n2)로부터 외부 공급전원(VDD)이 상기 변압 처리부(424)에 전달되면 상기 변압 처리부(424)의 트랜지스터는 턴 온 되어 그라운드 전압(VSS)과 기판 바이어스 전압(VBB)이 더해진 전압을 출력한다. 즉 기판 바이어스 전압(VBB)은 음(-)의 값을 가지므로 상기 그라운드 전압(VSS)에 의해 전압 레벨이 상승하는(절대값이 작아지는) 결과가 발생한다.
반대로 상기 노드(n2)로부터 기판 바이어스 전압(VBB)이 상기 변압 처리부(424)에 전달되면 상기 변압 처리부(424)의 트랜지스터는 턴 오프 되어 기판 바이어스 전압(VBB)을 출력한다. 즉 상기 전하 펌프(300)에서 출력된 전압이 그대로 상기 기판 바이어스 전압 검출부(100')로 전달되는 것이다.
결론적으로 상기 메모리 장치가 액티브 모드(Active mode)일 때에는 기판 바이어스 전압(VBB)이 높아지며 상기 메모리 장치가 대기 모드(Stand by mode)일 때에는 상기 전하 펌프(300)에 의해 기판 바이어스 전압(VBB)이 낮아지는 효과를 창 출하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명은, 메모리 셀이 액티브 모드(Active mode)일 때에는 기판 바이어스 전압(VBB)을 높임으로써(절대값을 낮춤으로써) 메모리 셀의 문턱 전압을 낮춰 데이터 처리를 용이하게 하고, 메모리 셀이 대기 모드(Stand by mode)일 때에는 기판 바이어스 전압(VBB)을 낮춤으로써(절대값을 높임으로써) 메모리 셀의 문턱 전압을 높여 누설 전류를 감소시키는 효과가 있다.

Claims (6)

  1. 입력되는 기판 바이어스 전압(VBB)의 레벨에 따라 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 검출부와, 상기 기판 바이어스 전압 인에이블 신호에 따라 펄스를 생성 및 출력하는 링 발진부와, 상기 펄스가 입력되면 상기 기판 바이어스 전압(VBB)의 레벨을 강하시키는 전하 펌프를 포함하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로에 있어서,
    상기 기판 바이어스 전압 검출부는,
    코어 전압(Vcore) 및 노드 사이에 접속되어 상기 노드로 상기 코어 전압(Vcore)을 공급해 주기 위한 액티브 로드 수단과, 상기 기판 바이어스 전압(VBB)의 크기에 따라 턴 온 또는 턴 오프 되는 적어도 하나 이상의 트랜지스터로 구성되어 상기 노드의 전압을 방전하거나 그라운드 전압(VSS)에 바이어싱 하기 위한 기판 바이어스 로드 수단과, 상기 노드의 전위를 출력 단자로 전달하기 위한 드라이버 수단 및,
    상기 기판 바이어스 로드 수단에 접속되어 액티브 모드 신호의 입력에 따라 보조적인 기판 바이어스 로드의 제공 여부를 결정하기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 스위칭 수단은,
    입력되는 상기 액티브 모드 신호가 인에이블 되면 턴 온 되고 입력되는 상기 액티브 모드 신호가 디스에이블 되면 턴 오프 되는 스위칭 트랜지스터와,
    상기 스위칭 트랜지스터가 턴 오프 되면 상기 기판 바이어스 로드 수단에 직렬로 접속되는, 적어도 하나 이상의 트랜지스터로 구성된 트랜지스터 어레이를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전하 펌프에서 출력된 후 상기 기판 바이어스 전압 검출부로 피드백 되는 상기 기판 바이어스 전압(VBB)의 레벨을 제어하기 위한 기판 바이어스 전압 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 기판 바이어스 전압 제어부는,
    상기 액티브 모드 신호에 의해 액티브 펄스를 생성하는 액티브 펄스 생성부와,
    상기 액티브 펄스 생성부에서 생성된 상기 액티브 펄스 신호가 입력되면 상기 기판 바이어스 전압의 절대값을 강하시키는 기판 바이어스 전압 변압부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 액티브 펄스 생성부는,
    입력되는 상기 액티브 모드 신호를 임의로 지연시키도록 하기 위한 지연부와,
    상기 지연부의 출력 신호를 반전시키기 위한 인버터와,
    상기 액티브 모드 신호와 상기 인버터의 출력 신호를 통해 상기 액티브 펄스를 생성하기 위한 낸드 게이트부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 기판 바이어스 전압 변압부는,
    상기 액티브 펄스 생성부로부터 입력 받은 상기 액티브 펄스에 의해 외부 공급 전압 또는 상기 기판 바이어스 전압 중 어느 하나를 선택하여 출력하는 변압 결정부와,
    상기 변압 결정부가 출력한 전압을 입력 받아 각 입력에 따라 상기 기판 바이어스 전압의 절대값을 강하시켜 출력하거나 변압하지 않고 출력하는 변압 처리부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로.
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