KR20080098572A - 반도체 메모리 장치의 내부 전원 전압 발생 회로 - Google Patents

반도체 메모리 장치의 내부 전원 전압 발생 회로 Download PDF

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KR20080098572A
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Abstract

본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로를 공개한다. 이 회로는 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로부터 제4 노드로 구동 전류가 흐르게 하는 비교전압 발생부, 차동 증폭된 비교전압에 응답하여 출력 노드에 외부 전원 전압을 전달하여 내부 전원 전압을 출력하는 내부전압 구동부, 내부 전원 전압의 레벨이 급강하 하는 경우 상승하는 제1 노드의 전압에 응답하여 제3 노드로부터 제4 노드로 흐르는 구동전류를 증가시키는 구동전류 발생부를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 외부 전원 전압의 변화에 민감하지 않고 내부 전원 전압 레벨의 순간적인 하강시 반도체 메모리 장치의 응답 시간을 향상시키며 저온에서의 전류가 감소되어 내부 전원 전압을 안정적으로 발생시킬 수 있다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로{Internal source voltage generator of semiconductor memory device}
본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로서, 특히 내부 회로들의 동작으로 내부 전원 전압 노드의 전압 레벨이 순간적으로 낮아지는 경우, 안정된 내부전압을 신속하게 회복하여 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것이다.
최근의 반도체 메모리 장치는 내부 동작 전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 즉, 반도체 메모리 장치의 동작은 외부 전원 전압(VDD)을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 어느 정도 안정화된 후에야 신뢰할 수가 있다. 이러한 내부 전원 전압은 주변 논리 회로나 메모리 셀 어레이 등의 반도체 메모리 장치 전체의 성능을 좌우하는 주요 내부 회로의 전원으로 사용되므로 안정된 정전압 전원을 필요로 한다.
특히, 휴대용 전자제품에 채용되는 반도체 메모리장치에서는 외부전원전압이 인가되면 항상 동작하는 스탠바이 내부전원전압 발생회로와 액티브시에만 동작하는 액티브 내부전원전압 발생회로를 모두 가지고 있다.
액티브시에는 반도체 메모리 장치가 동작하면서 많은 전류를 소비하므로 전류 구동 능력이 크고 응답 속도가 빠른 내부전원전압 발생회로가 필요한 반면, 스탠바이시에는 반도체 메모리 장치 내부의 동작시 전류 소모가 매우 작으므로 내부전원전압 발생회로의 전류 구동능력이 작고 응답 속도도 매우 느리다.
본 발명의 목적은 반도체 메모리 장치의 내부 동작시 순간적으로 하강하는 내부 전원 전압을 외부 전원 전압의 변화에 무관하게 정상적인 전압 레벨로 상승시키고 이에 소요되는 응답 시간을 효율적으로 감소시키는 안정된 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로는 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로부터 제4 노드로 구동 전류가 흐르게 하는 비교전압 발생부, 차동 증폭된 비교전압에 응답하여 출력 노드에 외부 전원 전압을 전달하여 내부 전원 전압을 출력하는 내부전압 구동부, 내부 전원 전압의 레벨이 급강하 하는 경우 상승하는 제1 노드의 전압에 응답하여 제3 노드로부터 제4 노드로 흐르는 구동전류를 증가시키는 구동전류 발생부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 비교전압 발생부는 비교전압 발생부는 외부 전원 전압과 제3노드사이에 직렬 연결되고, 게이트 단자가 제1노드 및 기준전압에 각각 연결된 제1PMOS트랜지스터 및 제1NMOS트랜지스터, 외부 전원 전압과 제3노드사이에 직렬 연결되고, 게이트 단자가 제1노드 및 내부 전원전압에 각각 연결된 제2 PMOS 트랜 지스터 및 제2 NMOS 트랜지스터; 및 제3노드와 제4노드사이에 연결되고, 게이트 단자가 기준전압에 연결된 제3NMOS트랜지스터를 구비하고, 제2PMOS트랜지스터와 제2NMOS트랜지스터의 접점이 제1노드에 접속되고, 제3NMOS트랜지스터를 통하여 구동 전류가 흐르는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 내부전압 구동부는 외부 전원 전압을 인가받아 게이트 단자에 인가되는 차동 증폭된 비교전압에 응답하여 타측인 출력 노드에 외부 전원 전압을 전달하는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 구동전류 발생부는 일측은 제3노드에, 타측은 접지전압이 인가되는 제4노드에 연결되고 게이트 단자로 인가되는 제1 노드의 전압에 응답하여 구동전류를 발생하는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 비교전압 발생부는 급강하 되었던 출력 노드의 전압 레벨로 인해 제2 NMOS 트랜지스터가 턴 온이 적게 되어 제1 노드의 전압 레벨이 상승하면 제1 PMOS 트랜지스터도 턴 온이 적게 되어 제2 노드의 전압 레벨이 하강하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 내부전압 구동부는 하강하는 제2 노드의 전압 레벨에 응답하여 턴 온이 많이 되어 출력 노드의 전압 레벨을 상승시켜 급강하 되었던 내부 전원 전 압을 다시 본래의 전압 레벨로 회복시키는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 구동전류 발생부는 출력 노드에 연결되는 내부 회로들의 전압 레벨을 별도로 감지할 필요 없이 자동으로 상승하는 제1 노드의 전압 레벨을 이용하여 구동전류를 증가시킴으로써 내부전압을 원상 복귀하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로는 고온 환경에서 급강하 현상이 발생한 경우 자동으로 상승하는 제1 노드의 전압에 응답하여 제4 NMOS 트랜지스터가 턴 온이 많이 되어 제3 노드로부터 제4노드로 흐르는 구동 전류가 증가하고, 제1 노드의 전압 레벨이 하강하여 제3 PMOS 트랜지스터가 턴 온이 많이 되고 출력 노드의 전압 레벨이 상승하여 신속하게 본래의 전압 레벨을 회복하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로는 저온 환경에서 급강하 되기 직전에 제2 PMOS 트랜지스터의 문턱 전압이 상승하면 턴 온이 적게 되어 제3 노드의 전압 레벨이 감소하고, 제4 NMOS 트랜지스터가 턴 온이 적게 되어 구동전류 발생부에 소모되는 전류가 감소되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 제3 NMOS 트랜지스터는 게이트 단자에 인가되는 전압 레벨이 일정한 기준 전압에 응답하여 게이트 소스간 전압이 일정하게 되어 외부 전원 전압의 변화에 무관하게 전류 구동 능력이 고정되는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로는 외부 전원 전압의 변화에 민감하지 않고 내부 전원 전압 레벨의 순간적인 하강시 반도체 메모리 장치의 응답 시간을 향상시키며 저온에서의 전류가 감소되어 내부 전원 전압을 안정적으로 발생시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로를 설명하면 다음과 같다.
도1 은 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로 및 주변 회로들의 블록도로서, 비교전압 발생부(100), 내부전압 구동부(200), 구동전류 발생부(300), 기판 전압 발생기(400) 및 승압 전압 발생기(500)를 구비하고, 비교전압 발생부(100)는 2개의 PMOS 트랜지스터들(P1, P2)과 3개의 NMOS 트랜지스터들(N1, N2, N3)로 구성되고, 내부전압 구동부(200)는 PMOS 트랜지스터(P3)로 구성되며, 구동전류 발생부(300)는 NMOS 트랜지스터(N4)로 구성된다.
비교전압 발생부(100)는 PMOS 트랜지스터들(P1, P2) 각각과 NMOS 트랜지스터들(N1, N2) 각각의 직렬 연결이 서로 병렬 연결되어 PMOS 트랜지스터들(P1, P2) 소오스 접점에는 외부 전원 전압(VDD)이 인가되고 NMOS 트랜지스터들(N1, N2)의 소오스 접점에는 NMOS 트랜지스터(N3)를 통하여 접지 전압이 연결된다.
비교전압 발생부(100) 내 NMOS 트랜지스터들(N1, N3)의 게이트에는 기준 전압(Vref)이 인가되고 NMOS 트랜지스터들(N2)의 게이트에는 내부 전원 전압(VINT)이 인가되며 PMOS 트랜지스터들(P1, P2)의 게이트는 서로 연결되어 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 접점에 접속된다.
구동전류 발생부(300) 내 NMOS 트랜지스터(N3)의 게이트 단자에는 기준 전압(Vref)이 인가되고 NMOS 트랜지스터(N4)의 게이트 단자는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 접점에 연결된다.
도 1을 참조하여 각 블록들의 기능을 설명하면 다음과 같다.
비교전압 발생부(100)는 기준 전압에 응답하여 인에이블되어 제3 노드(NO3)로부터 접지 노드로 구동전류가 흐르면 기준 전압(Vref)과 내부 전원 전압(VINT)을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드(NO1)의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드(NO2)로 출력한다.
내부전압 구동부(200)는 소오스 단자에 외부 전원 전압(VDD)을 인가받아 게이트 단자에 인가되는 차동 증폭된 비교전압에 응답하여 드레인 단자인 내부 전원 전압(VINT) 출력 단자에 외부 전원 전압(VDD)을 전달한다.
구동전류 발생부(300)는 내부 전원 전압의 레벨이 급강하 하는 경우 자동적으로 상승하는 제1 노드(NO1)의 전압에 응답하여 비교전압 발생부(100)로부터 씽크되는 구동전류를 발생한다.
기판 전압 발생기(400)는 내부 전원 전압(VINT)을 인가받아 기판 전압 인에이블 신호(VB_en)에 응답하여 기판 전압(VBB)을 생성한 후에 소정의 기판 전압 레벨에 미치는지를 검출하고 목표 기판 전압 레벨에 도달할 때까지 전하를 펌핑하여 기판 전압(VBB)을 생성한다.
승압 전압 발생기(500)는 내부 전원 전압(VINT)을 인가받아 승압 전압 인에이블 신호(VP_en)에 응답하여 소정의 목표 전압 레벨에 도달할 때까지 전하를 펌핑하여 승압 전압(VPP)을 생성한다.
도2는 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 동작 타이밍도로서, 로우 어드레스 스트로브 바 신호(RASB), 승압 전압 인에이블 신호(VP_en), 기판 전압 인에이블 신호(VB_en), 내부 전원 전압 신호(VINT)를 구비한다.
로우 어드레스 스트로브 바 신호(RASB)는 초기에는 하이 레벨이었다가 액티브 상태가 되면 로우 레벨로 천이되고 스탠바이 상태가 되면 다시 하이 레벨로 천이된다.
기판 전압 인에이블 신호(VB_en)는 초기에 로우 레벨이었다가 스탠바이 상태에서 도1의 기판 전압 발생기(400)가 동작하는 구간에서 하이 레벨로 천이되어 유지된다.
승압 전압 인에이블 신호(VP_en)는 초기에 로우 레벨이었다가 스탠바이 상태에서 도1의 승압 전압 발생기(500)가 동작하는 구간에서 하이 레벨로 천이되어 유지된다.
내부 전원 전압 신호(VINT)는 기판 전압 인에이블 신호(VB_en) 및 승압 전압 인에이블 신호(VP_en)가 하이 레벨로 천이되는 시점에서 급격하게 강하하였다가 하이 레벨로 다시 천이되는 시점에서 상승하여 정상적인 전압 레벨로 복귀한다.
도 3은 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프로서, (A)그래프는 시간의 경과에 따른 내부 회로들의 소모 전류를 나타내고 (B)그래프는 시간의 경과에 따른 내부 전원 전압(VINT)의 변화를 나타낸다.
(A)그래프에서 내부 회로들의 소모 전류가 초기에 1mA 였다가 시점(t1)에 20mA로 급상승하게 되면 (B)그래프에서 내부 전원 전압(VINT)은 초기에 기준 전압(Vref)인 1.5V 였다가 시점(t1)에 1.4V 로 급강하한다.
하지만, 시점(t2)에 본 발명의 반도체 메모리 장치의 내부전원전압 발생회로가 동작하게 되면 내부 전원 전압(VINT)은 1.57V 로 급상승한 후에 진동하다가 시점(t3)에서는 안정되어 기준 전압(Vref)인 1.5V를 회복하여 유지한다.
도 1 내지 도 3을 참조하여 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 동작을 설명하면 다음과 같다.
먼저, 반도체 메모리 장치가 동작을 수행하지 않는 경우, 내부전압 발생회로에 연결된 내부 회로들은 내부전압(VINT)을 사용하지 않아, 내부전압 발생회로의 내부전압(VINT)은 변화되지 않는다.
이에 비교전압 발생부(100)는 이전과 동일한 전압 레벨을 가지는 비교전압을 발생하고, 내부전압 구동부(200)는 이전과 동일한 전압 레벨을 가지는 비교전압에 의해 이전과 동일한 전압 레벨을 가지는 내부전압(VINT)을 발생한다.
반면에 내부전압 발생회로에 연결된 내부 회로들인 기판 전압 발생기(400) 및 승압 전압 발생기(500)가 동작을 수행하여 내부전압(VINT)을 사용하면, 내부전압 발생회로의 내부전압(VINT)은 내부 회로들의 소모 파워에 의해 순간적으로 내부전압(VINT)의 전압 레벨은 강하된다.
즉, 로우 어드레스 스트로브 바 신호(RASB)가 활성화되어 액티브 상태가 되었다가 비활성화되어 스탠바이 상태가 되면 직류 전압 발생기들인 기판 전압 발생기(400) 및 승압 전압 발생기(500)만 동작을 하는데, 이들은 전류 소모가 커서 일시적인 내부 전원 전압 강하를 일으킨다.
이러한 내부전원전압의 강하가 나타나게 되면 스탠바이 내부전원전압 발생회로가 동작하게 되어 내부전원전압의 레벨을 회복하게 되는데, 비교전압 발생부(100)는 기준 전압에 응답하여 인에이블되어 제3 노드(NO3)로부터 접지 노드로 구동 전류가 흐르면 기준 전압(Vref)과 전압 레벨이 강하된 내부 전원 전압(VINT)을 인가받아 양 전압들의 레벨 차이에 따라 차동 증폭시켜 비교전압을 출력한다.
내부전압 구동부(200)는 소오스 단자에 외부 전원 전압(VDD)을 인가받아 게이트 단자에 인가되는 차동 증폭된 비교전압에 응답하여 소스-드레인 채널을 통해 흐르는 전류량을 증가시킨다.
이에 따라 내부전압(VINT)은 증가된 전류량에 의해 다시 상승되어 순간적으로 강하된 내부전압(VINT)은 도 2의 내부 전원 전압 신호(VINT)에서 보는 바와 같이 다시 원상 복구된다.
즉, 비교전압 발생부를 구성하는 차동 증폭기의 동작 특성상 기준 전압 노드와 내부 전원 전압 노드는 동일한 전압 레벨을 유지하려 한다. 기준 전압 노드에서는 전압 레벨을 일정한 기준 전압(Vref) 레벨을 유지하고, 내부 전원 전압 노드는 실제 반도체 메모리 장치의 각 구성 요소에 연결되어 내부 전원 전압(VINT)을 공급한다.
반도체 메모리 장치가 동작하면 내부 전원 전압 노드에 연결되어 있는 내부 회로들인 기판 전압 발생기(400) 및 승압 전압 발생기(500)의 동작으로 내부 전원 전압 노드의 전류 소비가 순간적으로 증가하여 내부 전원 전압 노드의 전압 레벨이 도 2의 시점(T3, T5)에서 기준 전압 노드에 비해 순간적으로 낮아지는 파워 딥 현상이 발생한다.
그런데, 내부전압 발생회로는 동작을 개시하여 안정된 내부전압을 유지하기까지 소요되는 전압 회복 시간이 빠를수록 유리하다. 즉, 실제적인 회로의 구성에 있어서, 많은 수의 내부 회로들이 일시에 동작하는 경우에는 내부전압의 레벨이 일시적으로 낮아지게 되며, 이렇게 낮아진 내부전압을 빨리 원상태로 회복시켜야 반도체 메모리 장치의 오동작을 방지할 수 있다.
특히, 이러한 파워 딥 현상은 고집적 메모리 반도체 메모리 장치에서 메모리 셀을 지정하기 위한 어드레스 신호가 변화되는 시점에서 내부 전압의 수요가 일시에 폭주하게 되어 발생하기도 하고, 동시에 많은 수의 데이터를 처리하는 메모리 반도체 메모리 장치에서도 발생할 수도 있다.
이와 같이 순간적으로 낮아진 내부 전원 전압 노드의 전압 레벨로 인해 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 제1 노드(NO1)에서 제3 노드(NO3)로 흐르는 씽크 전류가 감소하게 되면 제1 노드(NO1)의 전압 레벨은 자동적으로 상승하게 된다.
제1 노드(NO1)의 전압 레벨이 상승하게 되면 제1 노드(NO1)의 전압을 게이트 단자에 인가받는 PMOS 트랜지스터(P1)도 턴 온이 적게 되어 제2 노드(NO2)의 전압 레벨이 하강한다.
이로 인해 내부전압 구동부(200)인 PMOS 트랜지스터(P3)는 하강한 제2 노드(NO2)의 전압을 게이트 단자에 인가받아 턴 온이 많이 되어 내부 전원 전압 노드의 전압 레벨이 상승함으로써 파워 딥되었던 내부 전원 전압 노드는 도 2의 시점(T4, T6)에서 다시 본래의 전압 레벨을 회복하게 된다.
이때 구동전류 발생부(300)는 상승하는 제1 노드(NO1)의 전압에 응답하여 제3 노드(NO3)로부터 접지 노드로 흐르는 구동전류를 증가시킨다.
이와 같이 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로는 스탠 바이 상태에서 내부 전원 전압 노드의 전압 레벨이 낮아졌을 때 내부 전원 전압 노드에 연결되는 주변 회로들의 전압 레벨을 별도로 감지할 필요 없이 자동으로 상승하는 제1 노드(NO1)의 전압 레벨을 이용하여 구동전류를 증가시킴으로써 내부전압(VINT)을 원상 복귀시킨다.
이에 따라, 내부 전원 전압 노드에 연결되는 기판 전압 발생기(400) 및 승압 전압 발생기(500)는 파워 딥되었다가 다시 본래의 전압 레벨을 회복한 내부 전원 전압(VINT)을 인가받아 각각 소정의 목표 전압 레벨에 도달할 때까지 전하를 펌핑 하여 각각 승압 전압(VPP) 및 기판 전압(VBB)을 생성한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 고온 환경(Hot Temp)에서 파워 딥 현상이 발생했을 때의 응답성을 나타내는 시뮬레이션 그래프로서, (1)곡선은 종래에 내부 전원 전압(VINT)의 변화에 따른 내부 전원 전압 노드에서의 전류 변화를 나타내고 (2)곡선은 본 발명의 내부 전원 전압(VINT)의 변화에 따른 내부 전원 전압 노드에서의 전류 변화를 나타낸다.
내부 전원 전압(VINT)이 초기에 기준 전압(Vref)인 1.5V 였다가 1.0V 로 강하하게 되면 내부 전원 전압 노드에서의 전류는 종래에는 (1)곡선에서 보는 바와 같이 600 uA에서 180 uA로 감소하게 되어 정상적인 전류 레벨로 회복되어야 할 내부 전원 전류량은 420 uA가 되고, 본 발명에서는 (2)곡선에서 보는 바와 같이 600 uA에서 320 uA로 감소하게 되어정상적인 전류 레벨로 회복되어야 할 내부 전원 전류량은 280 uA가 된다.
도 1 내지 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 고온 환경에서 파워 딥 현상이 발생했을 때의 응답성을 설명하면 다음과 같다.
구동전류 발생부(300) 내 NMOS 트랜지스터(N4)는 제1 노드(NO1)의 전압에 응답하여 비교전압 발생부(100)의 구동전류를 발생한다.
따라서, 구동전류는 비교전압 발생부(100)의 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류와 구동전류 발생부(300)의 엔모스 트랜지스터(N4)의 드레인 -소스 채널간의 전류를 합한 값이 된다.
여기에서 구동전류는 비교전압 발생부(100)의 응답성 즉, 파워 딥되었던 내부 전원 전압 노드가 다시 본래의 전압 레벨을 회복하는 시간을 조절하는 역할을 수행하는 것으로, 구동전류량이 많을수록 비교전압 발생부(100)의 응답성은 증대되고, 구동전류량이 적을수록 비교전압 발생부(100)의 응답성은 저하된다.
그러므로, 구동전류 발생부(300)의 구동전류는 NMOS 트랜지스터(N3)만을 통해 비교전압 발생부(100)의 구동전류만을 발생할 때보다 엔모스 트랜지스터(N4)의 드레인-소스 채널간의 전류 만큼 증가하게 되어 내부전압 발생회로의 응답성도 증가하게 됨에 따라 내부전압 발생회로는 보다 빨리 내부전압(VINT)을 원상 복귀시켜 줄 수 있다.
즉, 내부 전원 전압 노드의 전압 레벨이 낮아졌을 때 자동으로 상승하는 제1 노드(NO1)의 전압 레벨을 이용하면 NMOS 트랜지스터(N4)가 턴 온이 많이 되어 제2 노드(NO2)에서 접지로 흐르는 구동전류가 증가한다.
이에 따라 제2 노드(NO2)의 전압 레벨이 하강하고 내부전압 구동부(200)인 PMOS 트랜지스터(P3)는 턴 온이 많이 되어 내부 전원 전압 노드의 전압 레벨이 상승하여 다시 본래의 전압 레벨을 회복하는 응답성이 향상된다.
따라서, 본 발명에 따른 내부 전원 전압 발생 회로에 의할 경우 도 4에서 보는 바와 같이 내부 전원 전압 노드에서 정상적인 전류 레벨로 회복되어야 할 내부 전원 전류량이 종래의 경우보다 감소되고, 구동전류 발생부(300)에서 생성되는 구동전류가 종래의 경우보다 증가되어 파워 딥되었던 내부전압(VINT)을 본래의 기준 전압(Vref) 레벨로 원상 복귀시키는 응답 시간이 더 단축된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 저온 환경(Cold Temp)에서 파워 딥 현상이 발생하기 직전의 소모 전류를 나타내는 시뮬레이션 그래프로서, (1)곡선은 종래에 내부 전원 전압(VINT)의 변화에 따른 구동전류 발생부(300)의 소모 전류 변화를 나타내고 (2)곡선은 본 발명의 내부 전원 전압(VINT)의 변화에 따른 구동전류 발생부(300)의 소모 전류 변화를 나타낸다.
파워 딥 현상이 발생하기 직전에서는 내부 전원 전압(VINT)이 기준 전압(Vref)인 1.5V 인 시점(t1)에 구동전류 발생부(300)에서 소모되는 전류는 종래에는 (1)곡선에서 보는 바와 같이 870 uA 이고, 본 발명에서는 (2)곡선에서 보는 바와 같이 800 uA가 된다.
도 1 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 저온 환경에서 파워 딥 현상이 발생하기 직전의 구동전류 발생부(300)의 소모 전류를 설명하면 다음과 같다.
일반적으로 반도체 메모리 장치의 고온 환경(Hot Temp)에서는 트랜지스터의 문턱 전압(Vth)이 하강하고 저온 환경(Cold Temp)에서는 트랜지스터의 문턱 전압(Vth)이 상승하는 특성이 있다.
즉, 도 1에서 본 발명에 따른 반도체 메모리 장치가 저온 환경에 처하게 되면 PMOS 트랜지스터(P2)의 문턱 전압(Vth)이 상승하여 턴 온이 적게 되어 제1 노드(NO1)의 전압 레벨이 감소하고, NMOS 트랜지스터(N4)의 문턱 전압(Vth)이 상승할 뿐 아니라 제1 노드(NO1)의 전압 레벨이 감소함에 따라 NMOS 트랜지스터(N4)가 턴 온이 적게 되어 제2 노드(NO2)에서 제3 노드(NO3)에 흐르는 씽크 전류가 감소하게 된다.
이에 따라, 도 5에서 보는 바와 같이 저온 환경에서 파워 딥 현상이 발생하기 직전에 구동전류 발생부(300) 내 병렬로 연결된 복수개의 전류 리미터들(N3, N4)에 소모되는 전류가 870 uA 에서 800 uA로 감소함으로써 내부 전원 전압 노드에서 파워 딥 현상이 발생하지 않는 정상 동작시에 소모 전류를 줄일 수 있다.
이 때, NMOS 트랜지스터(N3)는 비교전압 발생부(100) 내 NMOS 트랜지스터들(N1, N2)의 공통 소오스로서 전류 싱크로 동작하는데, 게이트 단자가 기준 전압(Vref)이라는 일정한 전압 레벨에 연결됨에 따라 게이트 소스간 전압이 일정하여 온도 변화에 둔감하고, 전류 구동 능력이 고정적이어서 외부 전원 전압의 변화에 의존성이 감소되는 효과도 함께 얻을 수 있다.
이와 같이 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로는 고온 환경에서 내부 전원 전압(VINT)을 인가받는 내부 주변 회로들의 동작으로 파워 딥 현상이 발생하는 경우 주변 회로들의 전압 레벨을 별도로 감지할 필요 없이 내부전압(VINT)을 신속하게 원상 복귀시키고, 저온 환경에서 파워 딥 현상이 발생하지 않는 정상 동작시에 외부 전원 전압의 변화에 무관하게 소모 전류를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로 및 주변 회로들의 블록도이다.
도2는 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 내부 전원 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 고온 환경(Hot Temp)에서 파워 딥 현상이 발생했을 때의 응답성을 나타내는 시뮬레이션 그래프이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로가 저온 환경(Cold Temp)에서 파워 딥 현상이 발생하지 않았을 때의 소모 전류를 나타내는 시뮬레이션 그래프이다.

Claims (10)

  1. 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로부터 제4 노드로 구동 전류가 흐르게 하는 비교전압 발생부;
    상기 차동 증폭된 비교전압에 응답하여 출력 노드에 상기 외부 전원 전압을 전달하여 내부 전원 전압을 출력하는 내부전압 구동부;
    상기 내부 전원 전압의 레벨이 급강하 하는 경우 상승하는 상기 제1 노드의 전압에 응답하여 상기 제3 노드로부터 상기 제4 노드로 흐르는 상기 구동전류를 증가시키는 구동전류 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  2. 제1 항에 있어서,
    상기 비교전압 발생부는
    상기 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 기준전압에 각각 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터;
    상기 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 내부 전원전압에 각각 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터; 및
    상기 제3노드와 상기 제4노드사이에 연결되고, 게이트 단자가 상기 기준전압에 연결된 제3 NMOS트랜지스터를 구비하고,
    상기 제2 PMOS트랜지스터와 상기 제2 NMOS트랜지스터의 접점이 상기 제1노드에 접속되고, 상기 제3 NMOS트랜지스터를 통하여 상기 구동 전류가 흐르는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  3. 제2 항에 있어서,
    상기 내부전압 구동부는
    일측에 상기 외부 전원 전압을 인가받아 게이트 단자에 인가되는 상기 차동 증폭된 비교전압에 응답하여 타측인 상기 출력 노드에 상기 외부 전원 전압을 전달하는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  4. 제3 항에 있어서,
    상기 구동전류 발생부는
    일측은 상기 제3노드에, 타측은 접지전압이 인가되는 상기 제4노드에 연결되고 게이트 단자로 인가되는 상기 제1 노드의 전압에 응답하여 상기 구동전류를 발생하는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  5. 제4 항에 있어서,
    상기 비교전압 발생부는
    상기 급강하 되었던 상기 출력 노드의 전압 레벨로 인해 상기 제2 NMOS 트랜지스터가 턴 온이 적게 되어 상기 제1 노드의 전압 레벨이 상승하면 상기 제1 PMOS 트랜지스터도 턴 온이 적게 되어 상기 제2 노드의 전압 레벨이 하강하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  6. 제5 항에 있어서,
    상기 내부전압 구동부는
    하강하는 상기 제2 노드의 전압 레벨에 응답하여 턴 온이 많이 되어 상기 출력 노드의 전압 레벨을 상승시켜 상기 급강하 되었던 내부 전원 전압을 다시 상기 본래의 전압 레벨로 회복시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  7. 제6 항에 있어서,
    상기 구동전류 발생부는
    상기 출력 노드에 연결되는 내부 회로들의 전압 레벨을 별도로 감지할 필요 없이 자동으로 상승하는 상기 제1 노드의 전압 레벨을 이용하여 상기 구동전류를 증가시킴으로써 상기 내부전압을 원상 복귀하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  8. 제7 항에 있어서,
    상기 내부 전원 전압 발생 회로는
    고온 환경에서 상기 급강하 현상이 발생한 경우 자동으로 상승하는 상기 제1 노드의 전압에 응답하여 상기 제4 NMOS 트랜지스터가 턴 온이 많이 되어 상기 제3 노드로부터 상기 제4노드로 흐르는 상기 구동 전류가 증가하고,
    상기 제1 노드의 전압 레벨이 하강하여 상기 제3 PMOS 트랜지스터가 턴 온이 많이 되고 상기 출력 노드의 전압 레벨이 상승하여 신속하게 상기 본래의 전압 레벨을 회복하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  9. 제8 항에 있어서,
    상기 내부 전원 전압 발생 회로는
    저온 환경에서 급강하 되기 직전에 상기 제2 PMOS 트랜지스터의 문턱 전압이 상승하면 턴 온이 적게 되어 상기 제3 노드의 전압 레벨이 감소하고,
    상기 제4 NMOS 트랜지스터가 턴 온이 적게 되어 상기 구동전류 발생부에 소모되는 전류가 감소되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  10. 제9 항에 있어서,
    상기 제3 NMOS 트랜지스터는
    게이트 단자에 인가되는 전압 레벨이 일정한 상기 기준 전압에 응답하여 게이트 소스간 전압이 일정하게 되어 상기 외부 전원 전압의 변화에 무관하게 전류 구동 능력이 고정되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
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