KR20170019672A - 반도체 장치 - Google Patents

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KR20170019672A
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신윤재
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Abstract

내부전압을 생성하는 반도체 장치에 관한 것으로, 내부전압과 기준전압을 비교하고 그 비교결과에 대응하는 아날로그 레벨의 제2 비교신호를 생성하기 위한 비교부; 상기 제1 비교신호에 응답하여 상기 내부전압의 출력단을 예정된 전압으로 구동하기 위한 제1 구동부; 상기 제1 비교신호에 응답하여 디지털 레벨의 제2 비교신호를 생성하기 위한 로직부; 및 상기 제2 비교신호에 응답하여 상기 내부전압의 출력단을 상기 예정된 전압으로 구동하기 위한 제2 구동부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 내부전압을 이용하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 외부로부터 공급되는 전원전압(VDD)과 접지전압(VSS)을 이용하여 내부동작에 필요한 내부전압을 생성한다. 예컨대, 디램(DRAM)과 같은 메모리 장치는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙시에 사용되는 승압전압(VPP), 코어영역의 앤모스트랜지스터의 백바이어스전압으로 공급되는 백바이어스 전압(VBB) 등을 생성한다. 이하에서는 코어전압(VCORE)을 생성하는 반도체 장치를 예로 들어 설명한다.
도 1에는 종래기술에 따른 반도체 장치의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 비교부(110), 구동부(120), 및 피드백부(130)를 포함할 수 있다.
비교부(110)는 기준전압(VREFC)과 피드백전압(VFDB)을 비교하고 그 비교결과에 대응하는 비교신호(VDIF)를 생성한다. 여기서, 비교신호(VDIF)는 아날로그 레벨의 신호이다.
구동부(120)는 비교신호(VDIF)에 응답하여 코어전압(VCORE)을 생성한다.
피드백부(130)는 코어전압(VCORE)에 대응하는 피드백전압(VFDB)을 생성한다.
도 2에는 도 1에 도시된 반도체 장치(100)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 비교부(110)는 차동증폭기를 포함한다. 예컨대, 비교부(110)는 제1 PMOS 트랜지스터(MXP0), 제2 PMOS 트랜지스터(MXP1), 제1 NMOS 트랜지스터(MXN0), 제2 NMOS 트랜지스터(MXN1), 및 제3 NMOS 트랜지스터(MXN2)를 포함한다. 제1 PMOS 트랜지스터(MXP0)는 전원전압(VDD)단과 제1 출력단(DRV) 사이에 소오스와 드레인이 접속되고, 제2 출력단(MIR)에 게이트가 접속된다. 제2 PMOS 트랜지스터(MXP1)는 전원전압(VDD)단과 제2 출력단(MIR) 사이에 소오스와 드레인이 접속되고, 제2 출력단(MIR)에 게이트가 접속된다. 제1 NMOS 트랜지스터(MXN0)는 제1 출력단(DRV)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속되고, 기준전압(VREFC)의 입력단에 게이트가 접속된다. 제2 NMOS 트랜지스터(MXN1)는 제2 출력단(MIR)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속되고, 피드백전압(VFDB)의 입력단에 게이트가 접속된다. 제3 NMOS 트랜지스터(MXN2)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 드레인과 소오스가 접속되고, 바이어스 전압(VBIAS)의 입력단에 게이트가 접속된다.
여기서, 비교신호(VDIF)는 제1 출력단(DRV)을 통해 출력된다. 그리고, 바이어스 전압(VBIAS)은 비교부(110)를 인에이블하기 위한 인에이블신호로써 입력된다.
구동부(120)는 비교신호(VDIF)에 응답하여 전원전압(VDD)으로 코어전압(VCORE)단을 구동한다. 예컨대, 구동부(120)는 제3 PMOS 트랜지스터(MXP2)를 포함한다. 제3 PMOS 트랜지스터(MXP2)는 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스와 드레인이 접속되고, 제1 출력단(DRV)에 게이트가 접속된다.
피드백부(130)는 코어전압(VCORE)을 예정된 분배비로 분배하여 피드백전압(VFDB)을 생성한다. 예컨대, 피드백부(130)는 제4 NMOS 트랜지스터(MXN3), 및 제5 NMOS 트랜지스터(MXN4)를 포함한다. 제4 NMOS 트랜지스터(MXN3)는 코어전압(VCORE)단에 드레인과 게이트가 접속되고, 피드백전압단(FDB)에 소오스가 접속된다. 제5 NMOS 트랜지스터(MXN4)는 피드백전압(VFDB)단에 드레인과 게이트가 접속되고, 접지전압(VSS)단에 소오스가 접속된다.
이하, 상기와 같이 구성되는 반도체 장치(100)의 동작을 설명한다.
먼저, 코어전압(VCORE)이 강하(drop)된 경우를 설명한다. 예컨대, 코어전압(VCORE)은 부하 전류(load current)가 발생하는 경우 코어전압(VCORE)의 타겟 레벨보다 강하될 수 있다.
비교부(110)는 기준전압(VREFC)과 피드백전압(VFDB)을 비교하고 그 비교결과에 대응하는 비교신호(VDIF)를 생성한다. 만약 피드백전압(VFDB)이 기준전압(VREFC)보다 작으면, 비교부(110)는 피드백전압(VFDB)과 기준전압(VREFC)의 전압 차이에 대응하여 전압 레벨이 낮아지는 비교신호(VDIF)를 생성한다. 예컨대, 코어전압(VCORE)이 상기 타겟 레벨보다 강하(drop)되면, 피드백전압(VFDB)이 기준전압(VREFC)보다 낮아지고, 그로 인해 제1 출력단(DRV)의 전압 레벨이 낮아진다. 따라서, 비교신호(VDIF)의 전압 레벨은 제1 출력단(DRV)의 전압 레벨에 대응하여 낮아진다.
구동부(120)는 비교신호(VDIF)에 응답하여 턴온(turn on)되면서 전원전압(VDD)으로 코어전압(VCORE)단을 구동한다.
따라서, 코어전압(VCORE)은 상승한다.
다음, 코어전압(VCORE)이 상승된 경우를 설명한다. 예컨대, 코어전압(VCORE)은 구동부(120)에 의해 코어전압(VCORE)의 타겟 레벨보다 상승될 수 있다.
비교부(110)는 기준전압(VREFC)과 피드백전압(VFDB)을 비교하고 그 비교결과에 대응하는 비교신호(VDIF)를 생성한다. 만약 피드백전압(VFDB)이 기준전압(VREFC)보다 크면, 비교부(110)는 피드백전압(VFDB)과 기준전압(VREFC)의 전압 차이에 대응하여 전압 레벨이 상승하는 비교신호(VDIF)를 생성한다. 예컨대, 코어전압(VCORE)이 상기 타겟 레벨보다 상승하면, 피드백전압(VFDB)이 기준전압(VREFC)보다 상승하고, 그로 인해 제1 출력단(DRV)의 전압 레벨이 상승한다. 따라서, 비교신호(VDIF)의 전압 레벨은 제1 출력단(DRV)의 전압 레벨에 대응하여 상승한다.
구동부(120)는 비교신호(VDIF)에 응답하여 턴오프(turn off)된다.
따라서, 코어전압(VCORE)은 낮아진다.
상기와 같은 구성을 가지는 반도체 장치(100)는 코어전압(VCORE)이 타겟 레벨을 유지할 수 있는 이점이 있으나, 다음과 같은 문제점이 있다.
비교신호(VDIF)는 제1 출력단(DRV)의 전압 레벨에 대응하여 가변되는 아날로그 신호이다. 그리고, 구동부(120)는 상기 아날로그 신호인 비교신호(VDIF)에 응답하여 동작한다. 따라서, 반도체 장치(100)는 코어전압(VCORE)의 플럭츄에이션(fluctuation) 및 소모 전류가 증가하는 문제점이 있다.
그리고, 반도체 장치(100)는 레귤레이터 타입으로 구성됨에 따라 코어전압(VCORE)의 플럭츄에이션을 감지하고 이를 보상하는데 필요한 응답 시간이 오래 걸리는 문제점이 있다.
본 발명의 실시예는 아날로그 레벨의 비교신호와 디지털 레벨의 비교신호에 기초하여 내부전압을 생성하는 반도체 장치를 제공한다.
또한, 본 발명의 실시예는 아날로그 레벨의 비교신호와 디지털 레벨의 비교신호에 기초하여 내부전압을 생성하면서도 상기 디지털 레벨의 비교신호와 관련된 디지털신호에 기초하여 싱크(sink) 전류 경로를 추가로 제공하는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 내부전압과 기준전압을 비교하고 그 비교결과에 대응하는 아날로그 레벨의 제2 비교신호를 생성하기 위한 비교부; 상기 제1 비교신호에 응답하여 상기 내부전압의 출력단을 예정된 전압으로 구동하기 위한 제1 구동부; 상기 제1 비교신호에 응답하여 디지털 레벨의 제2 비교신호를 생성하기 위한 로직부; 및 상기 제2 비교신호에 응답하여 상기 내부전압의 출력단을 상기 예정된 전압으로 구동하기 위한 제2 구동부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 내부전압과 기준전압을 비교하고 그 비교결과에 대응하는 아날로그 비교신호를 생성하기 위한 비교부; 상기 제1 비교신호에 응답하여 상기 내부전압의 출력단을 예정된 전압으로 구동하기 위한 제1 구동부; 상기 제1 비교신호에 응답하여 디지털 레벨의 제2 비교신호를 생성하기 위한 로직부; 상기 제2 비교신호에 응답하여 상기 내부전압의 출력단을 상기 예정된 전압으로 구동하기 위한 제2 구동부; 및 상기 제2 비교신호의 반전신호에 응답하여 상기 비교부에 싱크 전류 경로를 추가로 제공하기 위한 추가 경로 제공부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 구동방법은 내부전압이 강하(drop)되는 단계; 내부전압에 기초하여 전압 레벨이 가변되는 아날로그 레벨의 제1 비교신호를 생성하고, 로직 임계 전압(logic threshold voltage)에 기초하여 상기 제1 비교신호에 대응하는 디지털 레벨의 제2 비교신호를 생성하는 단계; 및 상기 제1 비교신호의 전압 레벨에 따라, 상기 제1 비교신호에 기초하여 상기 내부전압을 보상하거나 또는 상기 제1 비교신호와 상기 제2 비교신호에 기초하여 상기 내부전압을 보상하는 단계를 포함할 수 있다.
본 발명의 실시예는 아날로그 레벨의 비교신호와 디지털 레벨의 비교신호에 기초하여 내부전압을 생성함으로써, 상기 내부전압의 플럭츄에이션(fluctuation) 및 소모 전류를 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시예는 상기 디지털 레벨의 비교신호와 관련된 디지털신호에 기초하여 싱크(sink) 전류 경로를 추가로 제공함으로써, 상기 내부전압의 플럭츄에이션을 보상하는데 필요한 응답 시간을 줄일 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 장치의 내부 구성도이다.
도 3는 본 발명의 제1 실시예에 따른 반도체 장치의 블록 구성도이다.
도 4는 도 3에 도시된 반도체 장치의 내부 구성도이다.
도 5는 도 3에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 내부전압으로 코어전압(VCORE)을 예로 들어 설명한다.
도 3에는 본 발명의 제1 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 반도체 장치(200)는 비교부(210), 제1 구동부(220), 로직부(230), 제2 구동부(240), 및 피드백부(250)를 포함할 수 있다.
비교부(210)는 기준전압(VREFC)과 피드백전압(VFDB)을 비교하고 그 비교결과에 대응하는 제1 비교신호(VDIF1)를 생성할 수 있다. 여기서, 제1 비교신호(VDIF1)는 기준전압(VREFC)과 피드백전압(VFDB)의 전압 차이에 대응하여 가변되는 아날로그 레벨의 신호일 수 있다.
제1 구동부(220)는 제1 비교신호(VDIF1)에 응답하여 코어전압(VCORE)을 생성할 수 있다. 예컨대, 제1 구동부(220)는 피드백전압(VFDB)이 기준전압(VREFC)보다 낮은 경우 인에이블될 수 있다. 인에이블된 경우, 제1 구동부(220)는 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 코어전압(VCORE)을 어댑티브하게 구동할 수 있다. 반면, 제1 구동부(220)는 피드백전압(VFDB)이 기준전압(VREFC)보다 높은 경우 디스에이블될 수 있다.
로직부(230)는 제1 비교신호(VDIF1)에 응답하여 제2 비교신호(VDIF2)를 생성할 수 있다. 여기서, 제2 비교신호(VDIF2)는 로직 임계 전압(logic threshold voltage)을 기준으로 제1 비교신호(VDIF1)의 전압 레벨에 따라 로직 레벨이 결정되는 디지털 레벨의 신호일 수 있다.
제2 구동부(240)는 제2 비교신호(VDIF2)에 응답하여 코어전압(VCORE)을 생성할 수 있다. 예컨대, 제2 구동부(240)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 경우 인에이블될 수 있다. 인에이블된 경우, 제2 구동부(240)는 제2 비교신호(VDIF2)에 응답하여 코어전압(VCORE)을 완전하게(fully) 구동할 수 있다. 반면, 제2 구동부(240)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 경우 완전하게(fully) 디스에이블될 수 있다.
피드백부(250)는 코어전압(VCORE)에 대응하는 피드백전압(VFDB)을 생성할 수 있다. 여기서, 피드백전압(VFDB)은 코어전압(VCORE)을 분배한 전압일 수 있다.
도 4에는 도 3에 도시된 반도체 장치(200)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 비교부(210)는 차동증폭기를 포함할 수 있다. 예컨대, 비교부(210)는 제1 PMOS 트랜지스터(MXP0), 제2 PMOS 트랜지스터(MXP1), 제1 NMOS 트랜지스터(MXN0), 제2 NMOS 트랜지스터(MXN1), 및 제3 NMOS 트랜지스터(MXN2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MXP0)는 전원전압(VDD)단과 제1 출력단(DRV) 사이에 소오스와 드레인이 접속될 수 있고, 제2 출력단(MIR)에 게이트가 접속될 수 있다. 제2 PMOS 트랜지스터(MXP1)는 전원전압(VDD)단과 제2 출력단(MIR) 사이에 소오스와 드레인이 접속될 수 있고, 제2 출력단(MIR)에 게이트가 접속될 수 있다. 제1 NMOS 트랜지스터(MXN0)는 제1 출력단(DRV)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속될 수 있고, 기준전압(VREFC)의 입력단에 게이트가 접속될 수 있다. 제2 NMOS 트랜지스터(MXN1)는 제2 출력단(MIR)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속될 수 있고, 피드백전압(VFDB)의 입력단에 게이트가 접속될 수 있다. 제3 NMOS 트랜지스터(MXN2)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 드레인과 소오스가 접속될 수 있고, 바이어스 전압(VBIAS)의 입력단에 게이트가 접속될 수 있다.
여기서, 제1 비교신호(VDIF1)는 제1 출력단(DRV)을 통해 출력될 수 있다. 그리고, 바이어스 전압(VBIAS)은 비교부(110)를 인에이블하기 위한 인에이블신호로써 입력될 수 있다.
제1 구동부(220)는 제1 비교신호(VDIF1)에 응답하여 전원전압(VDD)으로 코어전압(VCORE)단을 구동할 수 있다. 이때, 제1 구동부(220)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 선택적으로 인에이블될 수 있다. 그리고, 제1 구동부(220)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 지속적으로 인에이블될 수 있다. 예컨대, 제1 구동부(220)는 제3 PMOS 트랜지스터(MXP2)를 포함할 수 있다. 제3 PMOS 트랜지스터(MXP2)는 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스와 드레인이 접속될 수 있고, 제1 출력단(DRV)에 게이트가 접속될 수 있다.
로직부(230)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮을 때 제1 로직 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 그리고, 로직부(230)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높을 때 제2 로직 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 예컨대, 로직부(230)는 제1 반전부(IV0), 및 제2 반전부(IV1)를 포함할 수 있다. 제1 반전부(IV0)는 상기 로직 임계 전압을 기준으로 제1 비교신호(VDIF1)를 반전하여 디지털 반전신호를 생성할 수 있다. 즉, 제1 반전부(IV0)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮을 때 로직 하이 레벨의 상기 디지털 반전신호를 생성할 수 있다. 반면, 제1 반전부(IV0)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높을 때 로직 로우 레벨의 상기 디지털 반전신호를 생성할 수 있다. 제2 반전부(IV1)는 상기 로직 임계 전압을 기준으로 상기 디지털 반전신호를 반전하여 제2 비교신호(VDIF2)를 생성할 수 있다. 즉, 제2 반전부(IV1)는 로직 하이 레벨의 상기 디지털 반전신호를 반전하여 상기 로직 로우 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 반면, 제2 반전부(IV1)는 상기 로직 로우 레벨의 상기 디지털 반전신호를 반전하여 상기 로직 하이 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다.
제2 구동부(240)는 제2 비교신호(VDIF2)에 응답하여 전원전압(VDD)으로 코어전압(VCORE)단을 구동할 수 있다. 이때, 제2 구동부(240)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 완전하게(fully) 인에이블될 수 있다. 그리고, 제2 구동부(240)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 제2 비교신호(VDIF2)에 응답하여 완전하게(fully) 디스에이블될 수 있다. 예컨대, 제2 구동부(240)는 제4 PMOS 트랜지스터(MXP3)를 포함할 수 있다. 제4 PMOS 트랜지스터(MXP3)는 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스와 드레인이 접속될 수 있고, 제2 비교신호(VDIF2)의 출력단에 게이트가 접속될 수 있다.
피드백부(250)는 코어전압(VCORE)을 예정된 분배비로 분배하여 피드백전압(VFDB)을 생성할 수 있다. 예컨대, 피드백부(250)는 제4 NMOS 트랜지스터(MXN3), 및 제5 NMOS 트랜지스터(MXN4)를 포함할 수 있다. 제4 NMOS 트랜지스터(MXN3)는 코어전압(VCORE)단에 드레인과 게이트가 접속될 수 있고, 피드백전압단(FDB)에 소오스가 접속될 수 있다. 제5 NMOS 트랜지스터(MXN4)는 피드백전압(VFDB)단에 드레인과 게이트가 접속될 수 있고, 접지전압(VSS)단에 소오스가 접속될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 장치(200)의 동작을 설명한다.
도 5에는 본 발명의 제1 실시예에 따른 반도체 장치(200)의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 코어전압(VCORE)은 타겟 레벨을 유지하거나 또는 상기 타겟 레벨보다 상승하는 안정화 구간(A)을 가질 수 있다. 이때, 로드(load) 전류 또는 피크(peak) 전류가 발생하면, 코어전압(VCORE)은 상기 타겟 레벨보다 강하(drop)되는 불안정한 구간(B, C)을 가질 수 있다.
상기 코어전압(VCORE)이 불안정한 구간(B, C)에 진입하면, 반도체 장치(200)는 다음과 같은 구동방법에 따라 동작할 수 있다.
반도체 장치(200)의 구동방법은 코어전압(VCORE)이 강하되는 단계, 코어전압(VCORE)에 기초하여 전압 레벨이 가변되는 아날로그 레벨의 제1 비교신호(VDIF1)와 상기 로직 임계 전압에 기초하여 제1 비교신호(VDIF1)에 대응하는 디지털 레벨의 제2 비교신호(VDIF2)를 생성하는 단계, 및 제1 비교신호(VDIF1)의 전압 레벨에 따라, 제1 비교신호(VDIF1)에 기초하여 코어전압(VCORE)을 보상하거나 또는 제1 비교신호(VDIF1)와 제2 비교신호(VDIF2)에 기초하여 코어전압(VCORE)을 보상하는 단계를 포함할 수 있다.
코어전압(VCORE)이 강하되는 단계는, 전술하였듯이 상기 로드 전류가 원인이 될 수 있다. 이때, 코어전압(VCORE)은 상기 로드 전류가 크게 발생할수록 큰 폭으로 강하될 수 있다. 코어전압(VCORE)이 강하되면, 피드백전압(VFDB)도 함께 강하될 수 있다.
제1 비교신호(VDIF1)와 제2 비교신호(VDIF2)를 생성하는 단계는 다음과 같이 실시될 수 있다. 먼저, 비교부(210)는 피드백전압(VFDB)과 기준전압(VREFC)을 비교하고 그 비교결과에 대응하는 제1 비교신호(VDIF1)를 생성할 수 있다. 예컨대, 비교부(210)는 피드백전압(VFDB)이 기준전압(VREFC)보다 낮은 경우 피드백전압(VFDB)과 기준전압(VREFC)의 전압 차이에 대응하여 전압 레벨이 낮아지는 제1 비교신호(VDIF1)를 생성할 수 있다. 이를 더욱 자세하게 설명하면, 코어전압(VCORE)이 상기 타겟 레벨보다 강하되면, 피드백전압(VFDB)이 기준전압(VREFC)보다 낮아질 수 있고, 그로 인해 제1 출력단(DRV)의 전압 레벨이 낮아질 수 있다. 따라서, 비교신호(VDIF)의 전압 레벨은 제1 출력단(DRV)의 전압 레벨에 대응하여 낮아질 수 있다. 다음, 로직부(230)는 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 예정된 로직 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 예컨대, 로직부(230)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 경우 논리 하이 레벨의 제2 비교신호(VDIF2)를 생성할 수 있고, 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 경우 논리 로우 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다.
코어전압(VCORE)을 보상하는 단계는, 제1 구동부(220)가 제1 플럭츄에이션(fluctuation) 구간(B) 동안 제1 비교신호(VDIF1)에 기초하여 홀로 코어전압(VCORE)을 구동하는 단계, 및 제1 구동부(220)와 제2 구동부(240)가 제2 플럭츄에이션 구간(C) 동안 제1 비교신호(VDIF1)와 제2 비교신호(VDIF2)에 기초하여 함께 코어전압(VCORE)을 구동하는 단계를 포함할 수 있다. 여기서, 제1 플럭츄에이션 구간(B)과 제2 플럭츄에이션 구간(C)은 불안정화 구간(B, C)에 포함될 수 있다. 제1 플럭츄에이션 구간(B)은 불안정화 구간(B, C) 중 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 구간(B)을 포함할 수 있다. 그리고, 제2 플럭츄에이션 구간(C)은 불안정화 구간(B, C) 중 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간(C)을 포함할 수 있다. 먼저, 제1 구동부(220)는 제1 플럭츄에이션 구간(B) 동안 턴온(turn on)될 수 있고, 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 전원전압(VDD)으로 코어전압(VCORE)단을 어댑티브하게 구동할 수 있다. 반면, 제2 구동부(240)는 제1 플럭츄에이션 구간(B) 동안 턴오프(turn off)될 수 있다. 다음, 제1 구동부(220)는 제2 플럭츄에이션 구간(C) 동안 턴온될 수 있고, 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 전원전압(VDD)으로 코어전압(VCORE)단을 어댑티브하게 구동할 수 있다. 그리고, 제2 구동부(240)는 제2 비교신호(VDIF2)에 기초하여 제2 플럭츄에이션 구간(C) 동안 완전하게(fully) 턴온될 수 있고, 전원전압(VDD)으로 코어전압(VCORE)단을 완전하게(fully) 구동할 수 있다.
이후, 코어전압(VCORE)을 보상하는 단계에 따라 코어전압(VCORE)이 보상되면, 반도체 장치(200)는 제1 플럭츄에이션 구간(B)에 다시 진입할 수 있다. 그러면, 로직부(220)는 논리 하이 레벨의 제2 비교신호(VDIF2)를 생성할 수 있고, 제2 구동부(240)는 완전하게(fully) 턴오프될 수 있다. 반면, 제1 구동부(220)는 제1 비교신호(VDFI1)의 전압 레벨에 기초하여 코어전압(VCORE)을 어댑티브하게 구동할 수 있다. 아울러, 코어전압(VCORE)이 상기 타겟 레벨에 도달하면, 제1 구동부(220)는 턴오프될 수 있다. 이를 더욱 자세하게 설명하면, 비교부(110)는 피드백전압(VFDB)이 기준전압(VREFC)보다 커짐에 따라 전압 레벨이 낮아지는 제1 비교신호(VDIF1)를 생성할 수 있다. 예컨대, 코어전압(VCORE)이 상기 타겟 레벨에 도달하거나 또는 상기 타겟 레벨보다 상승하면, 피드백전압(VFDB)이 기준전압(VREFC)보다 상승하고, 그로 인해 제1 출력단(DRV)의 전압 레벨이 상승할 수 있다. 따라서, 제1 비교신호(VDIF1)의 전압 레벨은 제1 출력단(DRV)의 전압 레벨에 대응하여 상승할 수 있다. 따라서, 제1 구동부(220)는 제1 비교신호(VDIF1)에 응답하여 턴오프될 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 불안정화 구간(B, C) 동안 코어전압(VCORE)의 전압 레벨에 기초하여 제1 구동부(220)와 제2 구동부(240)를 융통성 있게(flexible) 제어함으로써, 코어전압(VCORE)의 플럭츄에이션 및 소모 전류를 줄일 수 있는 이점이 있다.
도 6에는 본 발명의 제2 실시예에 따른 반도체 장치(300)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 반도체 장치(300)는 비교부(310), 제1 구동부(320), 로직부(330), 제2 구동부(340), 피드백부(350), 및 추가 경로 제공부(360)를 포함할 수 있다.
비교부(310)는 기준전압(VREFC)과 피드백전압(VFDB)을 비교하고 그 비교결과에 대응하는 제1 비교신호(VDIF1)를 생성할 수 있다. 여기서, 제1 비교신호(VDIF1)는 기준전압(VREFC)과 피드백전압(VFDB)의 전압 차이에 대응하여 가변되는 아날로그 레벨의 신호일 수 있다.
예컨대, 비교부(210)는 제1 PMOS 트랜지스터(MXP0), 제2 PMOS 트랜지스터(MXP1), 제1 NMOS 트랜지스터(MXN0), 제2 NMOS 트랜지스터(MXN1), 및 제3 NMOS 트랜지스터(MXN2)를 포함하는 차동증폭기일 수 있다. 제1 PMOS 트랜지스터(MXP0)는 전원전압(VDD)단과 제1 출력단(DRV) 사이에 소오스와 드레인이 접속될 수 있고, 제2 출력단(MIR)에 게이트가 접속될 수 있다. 제2 PMOS 트랜지스터(MXP1)는 전원전압(VDD)단과 제2 출력단(MIR) 사이에 소오스와 드레인이 접속될 수 있고, 제2 출력단(MIR)에 게이트가 접속될 수 있다. 제1 NMOS 트랜지스터(MXN0)는 제1 출력단(DRV)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속될 수 있고, 기준전압(VREFC)의 입력단에 게이트가 접속될 수 있다. 제2 NMOS 트랜지스터(MXN1)는 제2 출력단(MIR)과 공통 접속단(CC) 사이에 드레인과 소오스가 접속될 수 있고, 피드백전압(VFDB)의 입력단에 게이트가 접속될 수 있다. 제3 NMOS 트랜지스터(MXN2)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 드레인과 소오스가 접속될 수 있고, 바이어스 전압(VBIAS)의 입력단에 게이트가 접속될 수 있다.
여기서, 제1 비교신호(VDIF1)는 제1 출력단(DRV)을 통해 출력될 수 있다. 그리고, 바이어스 전압(VBIAS)은 비교부(110)를 인에이블하기 위한 인에이블신호로써 입력될 수 있다.
제1 구동부(320)는 제1 비교신호(VDIF1)에 응답하여 코어전압(VCORE)을 생성할 수 있다. 예컨대, 제1 구동부(320)는 피드백전압(VFDB)이 기준전압(VREFC)보다 낮은 경우 인에이블될 수 있다. 다시 말해, 제1 구동부(220)는 제1 비교신호(VDIF1)의 전압 레벨이 로직부(330)의 로직 임계 전압(logic threshold voltage)보다 높은 구간 동안 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 선택적으로 인에이블될 수 있다. 그리고, 제1 구동부(220)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 지속적으로 인에이블될 수 있다. 인에이블된 경우, 제1 구동부(320)는 제1 비교신호(VDIF1)의 전압 레벨에 기초하여 코어전압(VCORE)을 어댑티브하게 구동할 수 있다. 반면, 제1 구동부(320)는 피드백전압(VFDB)이 기준전압(VREFC)보다 높은 경우 디스에이블될 수 있다.
예컨대, 제1 구동부(320)는 제3 PMOS 트랜지스터(MXP2)를 포함할 수 있다. 제3 PMOS 트랜지스터(MXP2)는 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스와 드레인이 접속될 수 있고, 제1 출력단(DRV)에 게이트가 접속될 수 있다.
로직부(330)는 제1 비교신호(VDIF1)에 응답하여 제2 비교신호(VDIF2)를 생성할 수 있다. 여기서, 제2 비교신호(VDIF2)는 로직 임계 전압을 기준으로 제1 비교신호(VDIF1)의 전압 레벨에 따라 로직 레벨이 결정되는 디지털 레벨의 신호일 수 있다. 로직부(330)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮을 때 제1 로직 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 그리고, 로직부(330)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높을 때 제2 로직 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다.
예컨대, 로직부(330)는 제1 반전부(IV0), 및 제2 반전부(IV1)를 포함할 수 있다. 제1 반전부(IV0)는 상기 로직 임계 전압을 기준으로 제1 비교신호(VDIF1)를 반전하여 디지털 반전신호(VDIFB)를 생성할 수 있다. 즉, 제1 반전부(IV0)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮을 때 로직 하이 레벨의 디지털 반전신호(VDIFB)를 생성할 수 있다. 반면, 제1 반전부(IV0)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높을 때 로직 로우 레벨의 디지털 반전신호(VDIFB)를 생성할 수 있다. 제2 반전부(IV1)는 상기 로직 임계 전압을 기준으로 디지털 반전신호(VDIFB)를 반전하여 제2 비교신호(VDIF2)를 생성할 수 있다. 즉, 제2 반전부(IV1)는 로직 하이 레벨의 디지털 반전신호(VDIFB)를 반전하여 상기 로직 로우 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다. 반면, 제2 반전부(IV1)는 상기 로직 로우 레벨의 디지털 반전신호(VDIFB)를 반전하여 상기 로직 하이 레벨의 제2 비교신호(VDIF2)를 생성할 수 있다.
제2 구동부(340)는 제2 비교신호(VDIF2)에 응답하여 코어전압(VCORE)을 생성할 수 있다. 예컨대, 제2 구동부(340)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 경우 인에이블될 수 있다. 다시 말해, 제2 구동부(340)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 완전하게(fully) 인에이블될 수 있다. 인에이블된 경우, 제2 구동부(240)는 제2 비교신호(VDIF2)에 응답하여 코어전압(VCORE)을 완전하게(fully) 구동할 수 있다. 반면, 제2 구동부(340)는 제1 비교신호(VDIF1)의 전압 레벨이 상기 로직 임계 전압보다 높은 경우 완전하게(fully) 디스에이블될 수 있다.
예컨대, 제2 구동부(340)는 제4 PMOS 트랜지스터(MXP3)를 포함할 수 있다. 제4 PMOS 트랜지스터(MXP3)는 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스와 드레인이 접속될 수 있고, 제2 비교신호(VDIF2)의 출력단에 게이트가 접속될 수 있다.
피드백부(350)는 코어전압(VCORE)에 대응하는 피드백전압(VFDB)을 생성할 수 있다. 피드백부(350)는 코어전압(VCORE)을 예정된 분배비로 분배하여 피드백전압(VFDB)을 생성할 수 있다.
예컨대, 피드백부(350)는 제4 NMOS 트랜지스터(MXN3), 및 제5 NMOS 트랜지스터(MXN4)를 포함할 수 있다. 제4 NMOS 트랜지스터(MXN3)는 코어전압(VCORE)단에 드레인과 게이트가 접속될 수 있고, 피드백전압단(FDB)에 소오스가 접속될 수 있다. 제5 NMOS 트랜지스터(MXN4)는 피드백전압(VFDB)단에 드레인과 게이트가 접속될 수 있고, 접지전압(VSS)단에 소오스가 접속될 수 있다.
추가 경로 제공부(360)는 디지털 반전신호(VDIFB)에 응답하여 비교부(310)에 싱크 전류 경로를 추가로 제공할 수 있다. 특히, 추가 경로 제공부(360)는 제2 구동부(340)가 인에이블될 때 함께 인에이블될 수 있다. 인에이블되는 경우, 추가 경로 제공부(360)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 상기 싱크 전류 경로를 추가로 제공할 수 있다. 그리고, 추가 경로 제공부(360)는 제2 구동부(340)가 디스에이블될 때 함께 디스에이블될 수 있다. 디스에이블되는 경우, 추가 경로 제공부(360)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 상기 싱크 전류 경로를 추가로 제공하지 않을 수 있다.
예컨대, 추가 경로 제공부(360)는 제6 NMOS 트랜지스터(MXN5)를 포함할 수 있다. 제6 NMOS 트랜지스터(MXN5)는 접지전압(VSS)단과 공통 접속단(CC) 사이에 소오스와 드레인이 접속될 수 있고, 디지털 반전신호(VDIFB)의 출력단에 게이트가 접속될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 장치(300)의 동작을 설명한다.
본 발명의 제2 실시예에 따른 반도체 장치(300)의 동작은 본 발명의 제1 실시예와 동일하므로, 그에 대한 자세한 설명은 생략하기로 한다. 다만, 본 발명의 제2 실시예에서는 제2 구동부(340)가 인에이블될 때 추가 경로 제공부(360)가 함께 인에이블될 수 있다. 인에이블되는 경우, 추가 경로 제공부(360)는 공통 접속단(CC)과 접지전압(VSS)단 사이에 상기 싱크 전류 경로를 추가로 제공할 수 있다. 이에 따라, 비교부(310)의 동작 속도를 향상시킬 수 있고, 그로 인해 코어전압(VCORE)의 플럭츄에이션을 보상하는데 필요한 응답 시간을 줄일 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 코어전압(VCORE)의 플럭츄에이션을 보상하는데 필요한 응답 시간을 줄임으로써 본 발명의 제1 실시예에 비하여 코어전압(VCORE)의 플럭츄에이션을 더욱 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 장치 210 : 비교부
220 : 제1 구동부 230 : 로직부
240 : 제2 구동부 250 : 피드백부

Claims (20)

  1. 내부전압과 기준전압을 비교하고 그 비교결과에 대응하는 아날로그 레벨의 제2 비교신호를 생성하기 위한 비교부;
    상기 제1 비교신호에 응답하여 상기 내부전압의 출력단을 예정된 전압으로 구동하기 위한 제1 구동부;
    상기 제1 비교신호에 응답하여 디지털 레벨의 제2 비교신호를 생성하기 위한 로직부; 및
    상기 제2 비교신호에 응답하여 상기 내부전압의 출력단을 상기 예정된 전압으로 구동하기 위한 제2 구동부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 로직부는 상기 제1 비교신호의 전압 레벨이 로직 임계 전압(logic threshold voltage)보다 낮을 때 제1 로직 레벨의 상기 제2 비교신호를 생성하는 반도체 장치.
  3. 제2항에 있어서,
    상기 로직부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높을 때 제2 로직 레벨의 상기 디지털 비교신호를 생성하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 구동부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 상기 제1 비교신호의 전압 레벨에 기초하여 선택적으로 인에이블되고, 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 상기 제1 비교신호의 전압 레벨에 기초하여 지속적으로 인에이블되는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 구동부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 완전하게(fully) 디스에이블되고, 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 완전하게(fully) 인에이블되는 반도체 장치.
  6. 제3항에 있어서,
    상기 로직부는,
    상기 로직 임계 전압을 기준으로 상기 제1 비교신호를 반전하여 디지털 반전신호를 생성하기 위한 제1 반전부; 및
    상기 로직 임계 전압을 기준으로 상기 디지털 반전신호를 반전하여 상기 제2 비교신호를 생성하기 위한 제2 반전부를 포함하는 반도체 장치.
  7. 내부전압과 기준전압을 비교하고 그 비교결과에 대응하는 아날로그 비교신호를 생성하기 위한 비교부;
    상기 제1 비교신호에 응답하여 상기 내부전압의 출력단을 예정된 전압으로 구동하기 위한 제1 구동부;
    상기 제1 비교신호에 응답하여 디지털 레벨의 제2 비교신호를 생성하기 위한 로직부;
    상기 제2 비교신호에 응답하여 상기 내부전압의 출력단을 상기 예정된 전압으로 구동하기 위한 제2 구동부; 및
    상기 제2 비교신호의 반전신호에 응답하여 상기 비교부에 싱크 전류 경로를 추가로 제공하기 위한 추가 경로 제공부
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 로직부는 상기 제1 비교신호의 전압 레벨이 로직 임계 전압(logic threshold voltage)보다 낮을 때 제1 로직 레벨의 상기 제2 비교신호를 생성하는 반도체 장치.
  9. 제8항에 있어서,
    상기 로직부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높을 때 제2 로직 레벨의 상기 제2 비교신호를 생성하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 구동부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 상기 제1 비교신호의 전압 레벨에 기초하여 선택적으로 인에이블되고, 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 상기 제1 비교신호의 전압 레벨에 기초하여 지속적으로 인에이블되는 반도체 장치.
  11. 제9항에 있어서,
    상기 제2 구동부는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높은 구간 동안 완전하게(fully) 디스에이블되고, 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 낮은 구간 동안 완전하게(fully) 인에이블되는 반도체 장치.
  12. 제9항에 있어서,
    상기 로직부는,
    상기 로직 임계 전압을 기준으로 상기 제1 비교신호를 반전하여 디지털 반전신호를 생성하기 위한 제1 반전부; 및
    상기 로직 임계 전압을 기준으로 상기 디지털 반전신호를 반전하여 상기 제2 비교신호를 생성하기 위한 제2 반전부를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 디지털 비교신호의 반전신호는 상기 디지털 반전신호를 포함하는 반도체 장치.
  14. 내부전압이 강하(drop)되는 단계;
    내부전압에 기초하여 전압 레벨이 가변되는 아날로그 레벨의 제1 비교신호를 생성하고, 로직 임계 전압(logic threshold voltage)에 기초하여 상기 제1 비교신호에 대응하는 디지털 레벨의 제2 비교신호를 생성하는 단계; 및
    상기 제1 비교신호의 전압 레벨에 따라, 상기 제1 비교신호에 기초하여 상기 내부전압을 보상하거나 또는 상기 제1 비교신호와 상기 제2 비교신호에 기초하여 상기 내부전압을 보상하는 단계
    를 포함하는 반도체 장치의 구동방법.
  15. 제14항에 있어서,
    상기 내부전압을 보상하는 단계는,
    제1 구동부가 제1 플럭츄에이션(fluctuation) 구간 동안 상기 제1 비교신호에 기초하여 홀로 상기 내부전압을 구동하는 단계; 및
    제1 구동부와 제2 구동부가 제2 플럭츄에이션 구간 동안 상기 제1 비교신호와 상기 제2 비교신호에 기초하여 함께 상기 내부전압을 구동하는 단계를 포함하는 반도체 장치의 구동방법.
  16. 제15항에 있어서,
    상기 제1 구동부는 상기 제1 비교신호의 전압 레벨에 기초하여 상기 내부전압을 어댑티브하게 구동하는 반도체 장치의 구동방법.
  17. 제15항에 있어서,
    상기 제2 구동부는 상기 제2 비교신호에 응답하여 상기 내부전압을 완전하게(fully) 구동하는 반도체 장치의 구동방법.
  18. 제15항에 있어서,
    상기 제2 플럭츄에이션 구간 동안 상기 제1 비교신호를 생성하기 위한 비교부에 싱크 전류 경로를 추가로 제공하는 반도체 장치의 구동방법.
  19. 제14항에 있어서,
    상기 제2 비교신호는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 낮을 때 제1 로직 레벨을 가지는 반도체 장치의 구동방법.
  20. 제14항에 있어서,
    상기 제2 비교신호는 상기 제1 비교신호의 전압 레벨이 상기 로직 임계 전압보다 높을 때 제2 로직 레벨을 가지는 반도체 장치의 구동방법.
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