KR20100076760A - 반도체 장치의 출력 드라이버 - Google Patents

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KR20100076760A
KR20100076760A KR1020080134919A KR20080134919A KR20100076760A KR 20100076760 A KR20100076760 A KR 20100076760A KR 1020080134919 A KR1020080134919 A KR 1020080134919A KR 20080134919 A KR20080134919 A KR 20080134919A KR 20100076760 A KR20100076760 A KR 20100076760A
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Abstract

반도체 장치의 출력 드라이버에 관한 것으로서, 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 전원전압과 감압전압 - 접지전압보다 낮은 레벨을 가짐 - 사이에서 스윙하는 풀 업 구동제어신호를 생성하기 위한 제1전치구동부와 상기 데이터 신호에 응답하여 승압전압 - 전원전압보다 높은 레벨을 가짐 - 과 접지전압 사이에서 스윙하는 풀 다운 구동제어신호를 생성하기 위한 제2전치구동부, 및 상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부를 구비하는 반도체 장치의 출력 드라이버를 제공하고, 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 풀 업 구동제어신호 및 풀 다운 구동제어신호를 생성하기 위한 전치구동부와, 상기 풀 업 구동제어신호의 하한레벨을 감압전압 - 접지전압보다 낮은 레벨을 가짐 - 으로 레벨 쉬프팅하기 위한 제1레벨 쉬프팅부와, 상기 풀 다운 구동제어신호의 상한레벨을 승압전압 - 전원전압보다 높은 레벨을 가짐 - 으로 레벨 쉬프팅하기 위한 제2레벨 쉬프팅부, 및 상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부를 구비하는 반도체 장치의 출력 드라이버를 제공한다.
출력 드라이버, 레벨 쉬프터, 임피던스 매칭, 승압전압, 감압전압

Description

반도체 장치의 출력 드라이버{OUTPUT DRIVER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 출력 드라이버에 관한 것이다.
일반적인 반도체 장치에서 출력 드라이버 회로는 내부 데이터를 출력 단자, 즉 출력 패드를 통해 칩 외부로 출력하고자 할 때 사용된다.
즉, 반도체 장치 외부로 데이터를 구동하는 출력 드라이버는, 반도체 장치 내부에서 전송되는 데이터에 대응하는 전압 레벨로 출력단(DQ) 및 그에 접속된 로드를 구동하기 위한 부분으로서 일반적으로 푸쉬-풀(push-pull) 드라이버로 이루어진다.
푸쉬-풀(push-pull) 드라이버란 전원전원과 접지전원 사이에 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터를 직렬 연결한 CMOS 인버터의 형태의 드라이버를 의미한다.
도 1은 종래기술에 따른 반도체 장치의 출력 드라이버를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치의 출력 드라이버는, 데이터 신호(DATA)에 응답하여 구동제어신호(PU_DRV_CTRL, PD_DRV_CTRL)를 생성하기 위한 전치구동부(100), 및 구동제어신호(PU_DRV_CTRL, PD_DRV_CTRL)에 응답하여 출력단(DQ)을 구동하기 위한 메인구동부(120)를 구비한다.
여기서, 전치구동부(100)는, 데이터 신호(DATA)에 응답하여 구동제어신호(PU_DRV_CTRL, PD_DRV_CTRL) 중 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하기 위한 풀 업 전치구동부(102), 및 데이터 신호(DATA)에 응답하여 구동제어신호(PU_DRV_CTRL, PD_DRV_CTRL) 중 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성하기 위한 풀 다운 전치구동부(104)를 구비한다.
여기서, 풀 업 전치구동부(102)는, 데이터 신호(DATA)를 입력받아 전원전압(VDD) 및 접지전압(VSS)으로 반전구동하여 풀 업 구동제어신호(PU_DRV_CTRL)로서 출력하는 인버터(PU_INV)를 구비한다.
또한, 풀 다운 전치구동부(104)는, 데이터 신호(DATA)를 입력받아 전원전압(VDD) 및 접지전압(VSS)으로 반전구동하여 풀 다운 구동제어신호(PD_DRV_CTRL)로서 출력하는 인버터(PD_INV)를 구비한다.
그리고, 메인구동부(120)는, 전치구동부(100)의 구성요소 중 풀 업 전치구동부(102)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 업 구동하기 위한 풀 업 메인구동부(122), 및 전치구동부(100)의 구성요소 중 풀 다운 전치구동부(104)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 메인구동부(124)를 구비한다.
여기서, 풀 업 메인구동부(122)는, 게이트로 인가되는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 소스 접속된 전원전압(VDD)단과 드레인 접속된 출력단(DQ) 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터(PU_PMOS)를 구비한다.
또한, 풀 다운 메인구동부(124)는, 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_DTRL)에 응답하여 드레인 접속된 출력단(DQ)과 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(PD_NMOS)를 구비한다.
전술한 종래기술에 따른 반도체 장치의 출력 드라이버의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 반도체 장치 내부에서 인가되는 데이터 신호(DATA)의 논리레벨에 따라 그 동작이 두 가지로 나뉠 수 있다.
데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 경우를 살펴보면, 전치구동부(100)의 구성요소 중 풀 업 전치구동부(102)에서는 데이터 신호(DATA)를 반전구동하여 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하고, 동시에, 풀 다운 전치구동부(104)에서도 데이터 신호(DATA)를 반전구동하여 접지전압(VSS)의 레벨을 갖는 로 직'로우'(Low)의 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성한다.
그 중, 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(120)의 구성요소 중 풀 업 메인구동부(122)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 전원전압(VDD)을 제공한다.
하지만, 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(124)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 오프(turn off) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공하지 못한다.
따라서, 데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태에서 출력단(DQ)은 전원전압(VDD)의 레벨을 갖게 된다.
그리고, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 경우를 살펴보면, 전치구동부(100)의 구성요소 중 풀 업 전치구동부(102)에서는 데이터 신호(DATA)를 반전구동하여 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하고, 동시에, 풀 다운 전치구동부(104)에서도 데이터 신호(DATA)를 반전구동하여 전원전압(VDD)의 레벨을 갖는 로직'하이'(High)의 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성한다.
그 중, 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(120)의 구성요소 중 풀 업 메인구동부(122)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 오프(turn off) 시킴으로써 출력 단(DQ)에 전원전압(VDD)을 제공하지 못한다.
하지만, 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(124)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공한다.
따라서, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태에서 출력단(DQ)은 접지전압(VSS)의 레벨을 갖게 된다.
한편, 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부(120)에 구비되는 풀 업 메인구동부(122) 및 풀 다운 메인구동부(124)를 다시 살펴보면, 전원전압(VDD)과 출력단(DQ) 사이에 PMOS 트랜지스터(PU_PMOS) 뿐만 아니라 풀 업 저항소자(PU_R)가 더 구비되어 있고, 출력단(DQ)과 접지전압(VSS) 사이에 NMOS 트랜지스터(PD_NMOS) 뿐만 아니라 풀 다운 저항소자(PD_R)가 더 구비되어 있는 것을 알 수 있다.
이때, 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)는 수동소자이기 때문에 그냥 전원전압(VDD)단과 출력단(DQ), 출력단(DQ)과 접지전압(VSS)단 사이에 접속되어 있을 뿐이며, 특별히 어떤 제어신호에 응답하여 저항값이 변화한다던가 하는 특성을 보이지는 않는다.
하지만, 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)가 도면에 도시된 것처럼 전원전압(VDD)단과 출력단(DQ), 출력단(DQ)과 접지전압(VSS)단 사이에 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)와 함께 구비됨으로써 출력단(DQ)을 통해 출력되는 신호의 출력특성이 선형적(linear)으로 변할 수 있도록 하는 역할을 한다. 즉, 출력단(DQ)이 일정량의 저항값을 가질 수 있도록 함으로써 출력단(DQ)을 통해 출력된 신호가 전달될 장치의 입력단과 임피던스 매칭(impedance matching)이 이루어지도록 하는 역할을 한다.
예를 들어, DDR3 SDRAM의 경우 출력단(DQ)의 저항값이 < 34옴(Ω) ㅁ 10% >가 되도록 스펙(SPEC.)에 규정되어 있는데, 이는, DDR3 SDRAM의 출력단(DQ)과 출력단(DQ)을 통해 출력된 신호가 전달될 장치의 입력단이 정확하게 임피던스 매칭(impedance matching) 되기 위한 조건으로써, 이를 어기게 되면 DDR3 SDRAM의 출력단(DQ)을 통해 출력된 신호가 안정적으로 전송될 수 없다는 것을 뜻한다.
이렇게, 반도체 장치의 출력 드라이버에서는 임피던스 매칭(impedance matching)을 이루기 위해 메인구동부(120)에 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)를 구비하지만, 이때, 출력단(DQ)의 저항값이 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)만으로 결정되는 것은 아니다. 즉, 전치구동부(100)에서 제공되는 구동제어신호(PU_DRV_CTRL, PD_DRV_CTRL)에 응답하여 출력단(DQ)을 직접적으로 구동하기 위한 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)들도 출력단(DQ)의 입장에서 보면 저항소자으로 보이게 된다.
따라서, 출력단(DQ)의 저항값은, 출력단(DQ)을 직접적으로 구동하기 위한 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)이 턴 온(turn on)될 때 갖게되는 저항값과 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)의 예정된 저항 값을 합한 값이 된다.
그런데, 저전력으로 동작하는 반도체 장치를 요구하는 추세에 따라 반도체 장치로 공급되는 전원전압(VDD)의 레벨이 점점 낮아지면서 다음과 같은 문제가 발생한다.
먼저, 메인구동부(120)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)들이 턴 온(turn on)됨으로써 전원전압(VDD)단에서 출력단(DQ), 출력단(DQ)에서 접지전압(VSS)단으로 흐르는 전류의 크기가 줄어든다.
도 2a는 도 1에 도시된 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 따라 흐르는 전류의 크기를 전원전압의 레벨변동을 기준으로 도시한 시뮬레이션이다.
도 2a를 참조하면, 전원전압(VDD)의 레벨이 1.7V에서 1.0V로 줄어드는 동안 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부(120)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 구동에 따라 흐르는 전류의 크기가 2.5mA에서 1.0mA 이하로 크게 줄어드는 것을 알 수 있다.
이렇게, PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)에 의해 전원전압(VDD)단에서 출력단(DQ), 출력단(DQ)에서 접지전압(VSS)단으로 흐르는 전류의 크기가 줄어든다는 것은 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스 터(PD_NMOS)의 저항값이 증가한다는 것과 같은 뜻이다.
도 2b는 도 1에 도시된 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 대응하는 출력단의 저항값을 전원전압의 변동을 기준으로 도시한 시뮬레이션이다.
도 2b를 참조하면, 전원전압(VDD)의 레벨이 1.7V에서 1.0V로 줄어드는 동안 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부(120)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 구동에 대응하는 저항값의 크기가 33옴(Ω)에서 50옴(Ω) 이상으로 크게 증가하는 것을 알 수 있다.
참고로, 도 2a 및 도 2b에 도시된 시뮬레이션은 DDR3 SDRAM에 종래기술에 따른 출력 드라이버를 적용하여 측정한 것이다.
결론적으로, 전원전압(VDD)의 레벨이 점점 낮아지는 현상으로 인해 도 2a에서 나타나는 바와 같이 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인 드라이버(120)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)를 통해 전원전압(VDD)단에서 출력단(DQ), 출력단(DQ)에서 접지전압(VSS)단으로 흐르는 전류의 크기가 줄어드는 현상이 발생하고, 이는, 및 도 2b에서 나타나는 바와 같이 출력단(DQ)에서 바라보는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 저항값이 증가하는 것이 되어 출력단(DQ)의 저항값이 증가하는 현상이 발생한다. 이때, 출력단(DQ)의 저항값이 증가하는 비율이 거의 40%에 육박할 정도로 크기 때문에 스펙(SPEC.)에 보장된 ㅁ10%를 크게 벗어나서 증가하는 것을 알 수 있으며, 이로 인해, 출력 드라이버의 임피던스 매칭(impedance matching)을 이루기 힘들다는 문제점이 발생한다.
예를 들어, 전원전압(VDD)의 레벨이 '1.5V'일 때를 기준으로 출력 드라이버의 출력단(DQ)이 35옴(Ω)으로 임피던스 매칭(impedance matching)이 되도록 하기 위해, 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)의 예정된 저항값을 적절히 조절하여 출력단(DQ)의 저항값이 35옴(Ω)이 되도록 하여도, 전원전압(VDD)의 레벨이 '1.0V'가 되면 자동으로 출력단(DQ)의 저항값이 거의 60옴(Ω)에 가까워질 정도로 상승하기 때문에 전원전압(VDD)의 레벨이'1.5V'일 때를 기준으로 풀 업 저항소자(PU_R) 및 풀 다운 저항소자(PD_R)의 예정된 저항값을 조절해 놓은 것은 아무런 의미가 없으며, 자동으로 임피던스 매칭(impedance matching)을 이룰 수 없는 상태가 된다.
이로 인해, 종래기술에 따른 반도체 장치의 출력 드라이버에서 출력되는 신호가 안정적으로 전송되는 것을 보장할 수 없다는 문제가 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)의 저항값이 크게 변동하지 않아 수월하게 임피던스 매칭(impedance matching)을 이룰 수 있는 반도체 장치의 출력 드라이버를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 전원전압과 감압전압 - 접지전압보다 낮은 레벨을 가짐 - 사이에서 스윙하는 풀 업 구동제어신호를 생성하기 위한 제1전치구동부; 상기 데이터 신호에 응답하여 승압전압 - 전원전압보다 높은 레벨을 가짐 - 과 접지전압 사이에서 스윙하는 풀 다운 구동제어신호를 생성하기 위한 제2전치구동부; 상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부를 구비하는 반도체 장치의 출력 드라이버를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 풀 업 구동제어신호 및 풀 다운 구동제어신호를 생성하기 위한 전치구동부; 상기 풀 업 구동제어신호의 하한레벨을 감압전압 - 접지전압보다 낮은 레벨을 가짐 - 으로 레벨 쉬프 팅하기 위한 제1레벨 쉬프팅부; 상기 풀 다운 구동제어신호의 상한레벨을 승압전압 - 전원전압보다 높은 레벨을 가짐 - 으로 레벨 쉬프팅하기 위한 제2레벨 쉬프팅부; 및 상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부를 구비하는 반도체 장치의 출력 드라이버를 제공한다.
전술한 본 발명은 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)을 풀 업 구동하기 위한 풀 업 구동제어신호의 하한레벨을 충분히 낮게 유지하고, 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 구동제어신호의 상한레벨을 충분히 높게 유지함으로써 출력단(DQ)의 저항값이 크게 변동하지 않도록 하는 효과가 있으며, 이로 인해, 전원전압(VDD)의 레벨이 낮아지는 것과 상관없이 쉽게 출력 드라이버 임피던스 매칭(impedance matching)을 이룰 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1실시예)
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버를 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버는, 전원전압(VDD)과 접지전압(VSS) 사이에서 스윙하는 데이터 신호(DATA)에 응답하여 전원전압(VDD)과 감압전압(VBBQ) - 접지전압(VSS)보다 낮은 레벨을 가짐 - 사이에서 스윙하는 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하기 위한 제1전치구동부(300)와, 데이터 신호(DATA)에 응답하여 승압전압(VDDPQ) - 전원전압(VDD)보다 높은 레벨을 가짐 - 과 접지전압(VSS) 사이에서 스윙하는 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성하기 위한 제2전치구동부(310), 및 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 업 구동하고, 풀 다운 구동제어신호(PD_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 다운 구동하기 위한 메인구동부(320)를 구비한다.
여기서, 제1전치구동부(300)는 그 구성이 두 가지로 나뉠 수 있는데, 먼저, 첫 번째 구성은 제1전치구동부(300) 내부에서 네거티브(negative) 전하펌핑동작을 수행하여 감압전압(VBBQ)을 생성할 수 있는 있는 네거티브(negative) 펌핑회로가 포함되어 있는 구성이다.
즉, 도면에 도시된 것과 다르게 제1전치구동부(300)는 전원전압(VDD)과 접지전압(VSS)을 전원으로 공급받으며, 제1전치구동부(300)로 인가되는 데이터 신 호(DATA)의 논리레벨에 따라 전원으로 공급받은 전원전압(VDD)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하거나, 전원으로 공급받은 접지전압(VSS)으로 네거티브 전하펌핑동작을 수행하여 생성되는 감압전압(VBBQ)을 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동한다.
이때, 도면에 도시된 것과 같은 메인구동부(320)를 사용하여 데이터 신호(DATA)와 출력단(DQ)을 통해 출력되는 신호의 논리레벨이 서로 같도록 하려면, 제1전치구동부(300)부는 데이터 신호(DATA)의 논리레벨에 대응하는 풀 업 구동제어신호(PU_DRV_CTRL)의 논리레벨이 서로 반대가 되도록 하여야 한다.
따라서, 제1전치구동부(300)의 동작을 좀 더 구체적으로 설명하면, 전원전압(VDD)의 레벨을 가지는 데이터 신호(DATA)가 제1전치구동부(300)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 접지전압(VSS)으로 네거티브(negative) 전하펌핑동작을 수행하여 생성되는 감압전압(VBBQ)으로 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하는 동작을 수행한다.
또한, 접지전압(VSS)의 레벨을 가지는 데이터 신호(DATA)가 제1전치구동부(300)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 전원전압(VDD)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하는 동작을 수행한다.
그리고, 두 번째 구성의 경우에는 제1전치구동부(300)의 전원으로 전원전압(VDD)과 감압전압(VBBQ)이 직접적으로 공급되는 구성이다.
즉, 도면에 도시된 것처럼 제1전치구동부(300)는 전원전압(VDD)과 감압전압(VBBQ)을 전원으로 공급받으며, 제1전치구동부(300)로 인가되는 데이터 신 호(DATA)의 논리레벨에 따라 전원으로 공급받은 전원전압(VDD)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하거나, 전원으로 공급받은 감압전압(VBBQ)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동한다.
이때, 도면에 도시된 것과 같은 메인구동부(320)를 사용하여 데이터 신호(DATA)와 출력단(DQ)을 통해 출력되는 신호의 논리레벨이 서로 같도록 하려면, 제1전치구동부(300)부는 데이터 신호(DATA)의 논리레벨에 대응하는 풀 업 구동제어신호(PU_DRV_CTRL)의 논리레벨이 서로 반대가 되도록 하여야 한다.
따라서, 제1전치구동부(300)의 동작을 좀 더 구체적으로 설명하면, 전원전압(VDD)의 레벨을 가지는 데이터 신호(DATA)가 제1전치구동부(300)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 감압전압(VBBQ)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하는 동작을 수행한다.
또한, 접지전압(VSS)의 레벨을 가지는 데이터 신호(DATA)가 제1전치구동부(300)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 전원전압(VDD)을 그대로 사용하여 풀 업 구동제어신호(PU_DRV_CTRL)를 구동하는 동작을 수행한다.
이때, 제1전치구동부(300)의 전원으로 공급되는 감압전압(VBBQ)은, 반도체 장치 외부에서 특정 패드를 통해 입력되거나 반도체 장치 내부에 별도로 구비되는 네거티브(negative) 펌핑회로에서 생성된다.
그리고, 제2전치구동부(310)도 제1전치구동부(300)와 유사하게 그 구성이 두 가지로 나뉠 수 있는데, 먼저, 첫 번째 구성은 제2전치구동부(310) 내부에서 포지티브(positive) 전하펌핑동작을 수행하여 승압전압(VDDPQ)을 생성할 수 있는 있 는 포지티브(positive) 펌핑회로가 포함되어 있는 구성이다.
즉, 도면에 도시된 것과 다르게 제2전치구동부(310)는 전원전압(VDD)과 접지전압(VSS)을 전원으로 공급받으며, 제2전치구동부(310)로 인가되는 데이터 신호(DATA)의 논리레벨에 따라 전원으로 공급받은 전원전압(VDD)으로 포지티브(positive) 전하펌핑동작을 수행하여 생성되는 승압전압(VDDPQ)을 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하거나, 전원으로 공급받은 접지전압(VSS)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동한다.
이때, 도면에 도시된 것과 같은 메인구동부(320)를 사용하여 데이터 신호(DATA)와 출력단(DQ)을 통해 출력되는 신호의 논리레벨이 서로 같도록 하려면, 제2전치구동부(310)부는 데이터 신호(DATA)의 논리레벨에 대응하는 풀 다운 구동제어신호(PD_DRV_CTRL)의 논리레벨이 서로 반대가 되도록 하여야 한다.
따라서, 제2전치구동부(310)의 동작을 좀 더 구체적으로 설명하면, 전원전압(VDD)의 레벨을 가지는 데이터 신호(DATA)가 제2전치구동부(310)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 접지전압(VSS)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하는 동작을 수행한다.
또한, 접지전압(VSS)의 레벨을 가지는 데이터 신호(DATA)가 제2전치구동부(310)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 전원전압(VDD)으로 포지티브(positive) 전하펌핑동작을 수행하여 생성되는 승압전압(VDDPQ)으로 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하는 동작을 수행한다.
그리고, 두 번째 구성의 경우에는 제2전치구동부(310)의 전원으로 승압전 압(VDDPQ)과 접지전압(VSS)이 직접적으로 공급되는 구성이다.
즉, 도면에 도시된 것처럼 제2전치구동부(310)는 승압전압(VDDPQ)과 접지전압(VSS)을 전원으로 공급받으며, 제2전치구동부(310)로 인가되는 데이터 신호(DATA)의 논리레벨에 따라 전원으로 공급받은 승압전압(VDDPQ)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하거나, 전원으로 공급받은 접지전압(VSS)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동한다.
이때, 도면에 도시된 것과 같은 메인구동부(320)를 사용하여 데이터 신호(DATA)와 출력단(DQ)을 통해 출력되는 신호의 논리레벨이 서로 같도록 하려면, 제2전치구동부(310)부는 데이터 신호(DATA)의 논리레벨에 대응하는 풀 다운 구동제어신호(PD_DRV_CTRL)의 논리레벨이 서로 반대가 되도록 하여야 한다.
따라서, 제2전치구동부(310)의 동작을 좀 더 구체적으로 설명하면, 전원전압(VDD)의 레벨을 가지는 데이터 신호(DATA)가 제2전치구동부(310)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 접지전압(VSS)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하는 동작을 수행한다.
또한, 접지전압(VSS)의 레벨을 가지는 데이터 신호(DATA)가 제2전치구동부(310)로 인가되는 경우에는, 그에 대응하여 전원으로 인가되는 승압전압(VDDPQ)을 그대로 사용하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 구동하는 동작을 수행한다.
이때, 제2전치구동부(310)의 전원으로 공급되는 승압전압(VDDPQ)은, 반도체 장치 외부에서 특정 패드를 통해 입력되거나 반도체 장치 내부에 별도로 구비되는 포지티브(positive) 펌핑회로에서 생성된다.
그리고, 메인구동부(320)는, 전치구동부(300)의 구성요소 중 풀 업 전치구동부(302)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 업 구동하기 위한 풀 업 메인구동부(322), 및 전치구동부(300)의 구성요소 중 풀 다운 전치구동부(304)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 메인구동부(324)를 구비한다.
여기서, 풀 업 메인구동부(322)는, 도면에 도시된 것처럼 게이트로 인가되는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 소스 접속된 전원전압(VDD)단과 드레인 접속된 출력단(DQ) 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터(PU_PMOS)을 구비할 수도 있고, 도면에 도시된 것과 다르게 전원전압(VDD)단과 출력단(DQ) 사이에 접속되어 풀 업 구동제어신호(PU_DRV_CTRL)의 레벨에 대응하여 그 저항값이 변동하는 풀 업 가변저항(PU_VR)을 구비할 수도 있다.
마찬가지로, 풀 다운 메인구동부(324)는, 도면에 도시된 것처럼 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_DTRL)에 응답하여 드레인 접속된 출력단(DQ)과 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(PD_NMOS)를 구비할 수도 있고, 출력단(DQ)과 접지전압(VSS)단 사이에 접속되어 풀 다운 구동제어신호(PD_DRV_CTRL)의 레벨에 대응하여 그 저항값이 변동하는 풀 다운 가변저항(PD_VR)을 구비할 수도 있다.
또한, 풀 업 메인구동부(322)에는, PMOS 트랜지스터(PU_PMOS)의 소스와 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항(PU_R)이 더 구비되거나, 풀 업 가변저항(PU_VR)과 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항(PU_R)이 더 구비된다.
마찬가지로, 풀 다운 메인구동부(324)에는, 출력단(DQ)과 NMOS 트랜지스터(PD_NMOS)의 드레인 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항(PD_R)이 더 구비되거나, 풀 다운 가변저하여(PD_VR)과 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항(PD_R)이 더 구비된다.
전술한 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 반도체 장치 내부에서 인가되는 데이터 신호(DATA)의 논리레벨에 따라 그 동작이 두 가지로 나뉠 수 있다.
데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 경우를 살펴보면, 제1전치구동부(300)는 상기에서 설명했던 바와 같이 감압전압(VBBQ)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하고, 동시에, 제2전치구동부(310)에서도 상기에서 설명했던 바와 같이 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성한다.
즉, 제1전치구동부(300)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)와 제2전치구동부(310)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)는 논리레벨로 따졌을 때 똑같이 로직'로우'(Low) 상태이지만, 풀 다운 구동제어신 호(PD_DRV_CTRL)는 접지전압(VSS)의 레벨을 갖는 상태이고, 풀 업 구동제어신호(PU_DRV_CTRL)는 접지전압(VSS)보다 낮은 레벨을 갖는 감압전압(VBBQ) 레벨을 갖는 상태이다.
그 중, 감압전압(VBBQ)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(320)의 구성요소 중 풀 업 메인구동부(322)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 전원전압(VDD)을 제공한다.
하지만, 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(324)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 오프(turn off) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공하지 못한다.
따라서, 데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태에서 출력단(DQ)은 전원전압(VDD)의 레벨을 갖게 된다.
이때, 풀 업 구동제어신호(PU_DRV_CTRL)가 접지전압(VSS)보다 낮은 레벨을 갖는 감압전압(VBBQ)의 레벨을 가지므로, 종래기술에서 문제가 되었던 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하더라도 턴 온(turn on)되어 전원전압(VDD)을 출력단(DQ)에 공급하기 위한 PMOS 트랜지스터(PU_PMOS)의 게이트-소스전압(VGS)이 충분히 큰 값을 갖는 상태가 된다.
즉, PMOS 트랜지스터(PU_PMOS)의 소스로 전원전압(VDD)이 공급되기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상으로 인해 PMOS 트랜지스터(PU_PMOS)의 소스 레벨이 낮아지는 현상이 발생하더라도, PMOS 트랜지스터(PU_PMOS)를 턴 온(turn on) 시키기 위해 게이트로 인가되는 풀 업 구동제어신호(PU_DRV_CTRL)의 레벨이 접지전압(VSS)보다 낮은 감압전압(VBBQ)이므로 PMOS 트랜지스터(PU_PMOS)의 게이트 레벨이 충분이 낮은 상태가 되어, PMOS 트랜지스터(PU_PMOS)의 게이트-소스전압(VGS)은 PMOS 트랜지스터(PU_PMOS)의 턴 온(turn on)시키기에 충분한 레벨을 유지하는 상태가 된다.
따라서, 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한 상태에서도 PMOS 트랜지스터(PU_PMOS)의 턴 온(turn on) 동작으로 인해 PMOS 트랜지스터(PU_PMOS)의 소스에서 드레인으로 흐르는 전류의 크기는 크게 감소하지 않으며, 그에 따라, 출력단(DQ)에서 바라보는 PMOS 트랜지스터(PU_PMOS)가 갖는 저항값의 크기도 크게 증가하지 않는다.
때문에, 데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태에서 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하여도, 출력단(DQ)의 저항값은 크게 변동하지 않으며, 그에 따라 반도체 장치의 출력 드라이버는 임피던스 매칭(impedance matching) 상태를 계속 유지할 수 있다.
그리고, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 경우를 살펴보면, 제1전치구동부(300)는 상기에서 설명했던 바와 같이 전원전압(VDD) 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하고, 동시에, 제2전치구동부(310)에서도 상기에서 설명했던 바와 같이 승압전압(VDDPQ)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신 호(PD_DRV_CTRL)를 생성한다.
즉, 제1전치구동부(300)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)와 제2전치구동부(310)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)는 논리레벨로 따졌을 때 똑같이 로직'하이'(High) 상태이지만, 풀 업 구동제어신호(PU_DRV_CTRL)는 전원전압(VDD)의 레벨을 갖는 상태이고, 풀 다운 구동제어신호(PD_DRV_CTRL)는 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ) 레벨을 갖는 상태이다.
그 중, 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(320)의 구성요소 중 풀 업 메인구동부(322)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 오프(turn off) 시킴으로써 출력단(DQ)에 전원전압(VDD)을 제공하지 못한다.
하지만, 승압전압(VDDPQ)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(324)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공한다.
따라서, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태에서 출력단(DQ)은 접지전압(VSS)의 레벨을 갖게 된다.
이때, 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ)의 레벨을 가지므로, 종래기술에서 문제가 되었던 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하더라도 턴 온(turn on)되어 접지전 압(VSS)을 출력단(DQ)에 공급하기 위한 NMOS 트랜지스터(PD_NMOS)의 게이트-소스전압(VGS)이 충분히 큰 값을 갖는 상태가 된다.
즉, 종래 기술에서는 NMOS 트랜지스터(PD_NMOS)의 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)의 레벨을 갖는 상태였기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상으로 인해 NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 낮아지는 현상이 발생하였었는데, 본 발명의 제1실시예에서는 NMOS 트랜지스터(PD_NMOS)의 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ)의 레벨을 갖는 상태이기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한다고 하여도 NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 크게 낮아지지 않으며, 이는, NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 충분이 높은 상태가 되어 NMOS 트랜지스터(PD_NMOS)의 게이트-소스전압(VGS)이 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on)시키기에 충분한 레벨을 유지하는 상태가 된다는 것을 의미한다.
따라서, 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한 상태에서도 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 동작으로 인해 NMOS 트랜지스터(PD_NMOS)의 드레인에서 소스으로 흐르는 전류의 크기는 크게 감소하지 않으며, 그에 따라, 출력단(DQ)에서 바라보는 NMOS 트랜지스터(PD_NMOS)가 갖는 저항값의 크기도 크게 증가하지 않는다.
때문에, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태에서 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하여도, 출력단(DQ)의 저항 값은 크게 변동하지 않으며, 그에 따라 반도체 장치의 출력 드라이버는 임피던스 매칭(impedance matching) 상태를 계속 유지할 수 있다.
도 4a는 도 3에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 따라 흐르는 전류의 크기를 전원전압의 레벨변동을 기준으로 도시한 시뮬레이션이다.
도 4a를 참조하면, 전원전압(VDD)의 레벨이 1.7V에서 1.0V로 줄어드는 동안 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부(320)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 구동에 따라 흐르는 전류의 크기가 2.5mA에서 1.5mA 이상으로 줄어드는 것을 알 수 있다. 비록 전류의 크기가 줄어들고 있지만 이를 도 2a에 도시된 종래기술에 따른 시뮬레이션과 비교해 보면 전류의 크기가 줄어드는 양이 많이 적어진 것을 알 수 있다.
도 4b는 도 3에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 대응하는 출력단의 저항값을 전원전압의 변동을 기준으로 도시한 시뮬레이션이다.
도 4b를 참조하면, 전원전압(VDD)의 레벨이 1.7V에서 1.0V로 줄어드는 동안 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부(320)에 구비되는 PMOS 트랜지스터(PU_PMOS) 및 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 구동에 대응하는 저항값의 크기가 33옴(Ω)에서 37옴(Ω) 정도로 거의 변동하지 않는 것을 알 수 있다. 비록 저항의 크기가 완전히 고정된 상태는 아니지만 이를 도 2b에 도시된 종래기술에 따른 시뮬레이션과 비교해 보면 저항의 크기가 거의 고정된 것과 마찬가지인 것을 알 수 있다.
참고로, 도 4a 및 도 4b에 도시된 시뮬레이션은 DDR3 SDRAM에 종래기술에 따른 출력 드라이버를 적용하여 측정한 것이다. 또한, 도 4a 및 도 4b에 도시된 시뮬레이션에서 승압전압(VDDPQ)의 타겟레벨은 '1.7V'이고, 감압전압(VBBQ)의 타겟레벨은 '-0.8V'이며, 승압전압(VDDPQ)과 감압전압(VBBQ)의 타겟레벨을 적절히 조절하게 되면, 도 4a 및 도 4b에 도시된 시뮬레이션보다 더 안정화된 결과를 얻을 수도 있을 것이다.
이상에서 살펴본 바와 같이 본 발명의 제1실시예를 적용하면, 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)을 풀 업 구동하기 위한 풀 업 구동제어신호(PU_DRV_CTRL)의 하한레벨이 접지전압(VSS)보다 낮은 감지전압(VBBQ)이 되도록 하여 충분히 높은 상태를 유지하게 하고, 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 구동제어신호(PD_DRV_CTRL)의 상한레벨을 전원전압(VDD)보다 높은 승압전압(VDDPQ)이 되도록 하여 충분히 낮은 상태를 유지하게 함으로써, 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)의 저항값이 크게 변동하지 않도록 할 수 있 다.
이로 인해, 전원전압(VDD)의 레벨이 낮아지는 것과 상관없이 쉽게 출력 드라이버 임피던스 매칭(impedance matching)을 이룰 수 있다.
(제2실시예)
도 5는 본 발명의 제2실시예에 따른 반도체 장치의 출력 드라이버를 상시헤 도시한 회로도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 반도체 장치의 출력 드라이버는, 전원전압(VDD)과 접지전압(VSS) 사이에서 스윙하는 데이터 신호(DATA)에 응답하여 전원전압(VDD)과 접지전압(VSS) 사이에서 스윙하는 풀 업 구동제어신호(PU_DRV_CTRL) 및 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성하기 위한 전치구동부(500)와, 풀 업 구동제어신호(PU_DRV_CTRL)의 하한레벨을 감압전압(VBBQ) - 접지전압(VSS)보다 낮은 레벨을 가짐 - 으로 레벨 쉬프팅(level shifting)하기 위한 제1레벨 쉬프팅부(540)와, 풀 다운 구동제어신호(PD_DRV_CTRL)의 상한레벨을 승압전압(VDDPQ) - 전원전압(VDD)보다 높은 레벨을 가짐 - 으로 레벨 쉬프팅(level shifting)하기 위한 제2레벨 쉬프팅부(550), 및 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 업 구동하고, 풀 다운 구동제어신호(PD_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 다운 구동하기 위한 메인구동부(520)를 구비한다.
여기서, 전치구동부(500)는, 데이터 신호(DATA)에 응답하여 풀 업 구동제어신호(PU_DRV_CTRL)를 생성하기 위한 풀 업 전치구동부(502), 및 데이터 신호(DATA) 에 응답하여 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성하기 위한 풀 다운 전치구동부(504)를 구비한다.
여기서, 풀 업 전치구동부(502)는, 데이터 신호(DATA)를 입력받아 전원전압(VDD) 및 접지전압(VSS)으로 반전구동하여 풀 업 구동제어신호(PU_DRV_CTRL)로서 출력하는 인버터(PU_INV)를 구비한다.
또한, 풀 다운 전치구동부(504)는, 데이터 신호(DATA)를 입력받아 전원전압(VDD) 및 접지전압(VSS)으로 반전구동하여 풀 다운 구동제어신호(PD_DRV_CTRL)로서 출력하는 인버터(PD_INV)를 구비한다.
그리고, 제1레벨 쉬프팅부(540)는, 전원전압(VDD)과 접지전압(VSS) 및 감압전압(VBBQ)을 전원으로 공급받아 풀 업 전치구동부(502)에서 출력되어 전원전압(VDD)의 레벨을 갖는 풀 업 구동제어신호(PU_DRV_CTRL)의 상한레벨은 레벨 쉬프팅 동작을 수행하지 않도록 하여 그대로 전원전압(VDD)의 레벨을 유지하도록 하고, 접지전압(VSS)의 레벨을 갖는 풀 업 구동제어신호(PU_DRV_CTRL)의 하한레벨은 감압전압(VBBQ)으로 레벨 쉬프팅 동작을 수행하도록 하여 감압전압(VBBQ)의 레벨을 갖도록 한다.
이때, 제1레벨 쉬프팅부(540)에 전원으로 공급되는 감압전압(VBBQ)은, 반도체 장치 외부에서 특정 패드를 통해 입력되거나 반도체 장치 내부에 별도로 구비되는 네거티브(negative) 펌핑회로에서 생성된다.
참고로, 제1레벨 쉬프팅부(540)에 포함되는 레벨 쉬프팅 회로는 반도체 장치에서 많이 사용되는 공지된 구성을 가지므로 여기서는 그 상세한 구성 및 동작에 대해 설명하지 않도록 하겠다.
그리고, 제2레벨 쉬프팅부(550)는, 전원전압(VDD)과 접지전압(VSS) 및 승압전압(VDDPQ)을 전원으로 공급받아 풀 다운 전치구동부(504)에서 출력되어 전원전압(VDD)의 레벨을 갖는 풀 다운 구동제어신호(PD_DRV_CTRL)의 상한레벨은 승압전압(VDDPQ)으로 레벨 쉬프팅 동작을 수행하도록 하여 승압전압(VDDPQ)의 레벨을 갖도록 하고, 접지전압(VSS)의 레벨을 갖는 풀 다운 구동제어신호(PD_DRV_CTRL)의 하한레벨은 그대로 접지전압(VSS)의 레벨을 유지하도록 한다.
이때, 제2레벨 쉬프팅부(550)에 전원으로 공급되는 승압전압(VDDPQ)은, 반도체 장치 외부에서 특정 패드를 통해 입력되거나 반도체 장치 내부에 별도로 구비되는 포지티브(positive) 펌핑회로에서 생성된다.
참고로, 제2레벨 쉬프팅부(550)에 포함되는 레벨 쉬프팅 회로는 반도체 장치에서 많이 사용되는 공지된 구성을 가지므로 여기서는 그 상세한 구성 및 동작에 대해 설명하지 않도록 하겠다.
그리고, 메인구동부(520)는, 제1레벨 쉬프팅부(540)에서 출력되는 전원전압(VDD)과 감압전압(VBBQ) 사이에서 스윙하는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 업 구동하기 위한 풀 업 메인구동부(522), 및 제2레벨 쉬프팅부(550)에서 출력되는 승압전압(VDDPQ)과 접지전압(VSS) 사이에서 스윙하는 풀 다운 구동제어신호(PD_DRV_CTRL)에 응답하여 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 메인구동부(524)를 구비한다.
여기서, 풀 업 메인구동부(522)는, 도면에 도시된 것처럼 게이트로 인가되는 풀 업 구동제어신호(PU_DRV_CTRL)에 응답하여 소스 접속된 전원전압(VDD)단과 드레인 접속된 출력단(DQ) 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터(PU_PMOS)을 구비할 수도 있고, 도면에 도시된 것과 다르게 전원전압(VDD)단과 출력단(DQ) 사이에 접속되어 풀 업 구동제어신호(PU_DRV_CTRL)의 레벨에 대응하여 그 저항값이 변동하는 풀 업 가변저항(PU_VR)을 구비할 수도 있다.
마찬가지로, 풀 다운 메인구동부(524)는, 도면에 도시된 것처럼 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_DTRL)에 응답하여 드레인 접속된 출력단(DQ)과 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(PD_NMOS)를 구비할 수도 있고, 출력단(DQ)과 접지전압(VSS)단 사이에 접속되어 풀 다운 구동제어신호(PD_DRV_CTRL)의 레벨에 대응하여 그 저항값이 변동하는 풀 다운 가변저항(PD_VR)을 구비할 수도 있다.
또한, 풀 업 메인구동부(522)에는, PMOS 트랜지스터(PU_PMOS)의 소스와 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항(PU_R)이 더 구비되거나, 풀 업 가변저항(PU_VR)과 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항(PU_R)이 더 구비된다.
마찬가지로, 풀 다운 메인구동부(524)에는, 출력단(DQ)과 NMOS 트랜지스터(PD_NMOS)의 드레인 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항(PD_R)이 더 구비되거나, 풀 다운 가변저하여(PD_VR)과 출력단(DQ) 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항(PD_R)이 더 구비된다.
전술한 본 발명의 제2실시예에 따른 반도체 장치의 출력 드라이버의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 반도체 장치 내부에서 인가되는 데이터 신호(DATA)의 논리레벨에 따라 그 동작이 두 가지로 나뉠 수 있다.
데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 경우를 살펴보면, 전치구동부(500)는 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)와 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성한다.
이때, 제1레벨 쉬프팅부(540)에서는 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 입력받아 레벨 쉬프팅 동작을 수행하여 감압전압(VBBQ)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)로서 출력하지만, 제2레벨 쉬프팅부(550)에서는 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)를 입력받아 레벨 쉬프팅 동작을 수행하지 않고 그대로 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)로서 출력한다.
즉, 제1레벨 쉬프팅부(540)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)와 제2레벨 쉬프팅부(550)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)는 논리레벨로 따졌을 때 똑같이 로직'로우'(Low) 상태이지만, 풀 다운 구동제어신호(PD_DRV_CTRL)는 접지전압(VSS)의 레벨을 갖는 상태이고, 풀 업 구동제어신호(PU_DRV_CTRL)는 접지전압(VSS)보다 낮은 레벨을 갖는 감압전압(VBBQ) 레벨을 갖 는 상태이다.
그 중, 감압전압(VBBQ)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(520)의 구성요소 중 풀 업 메인구동부(522)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 전원전압(VDD)을 제공한다.
하지만, 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(524)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 오프(turn off) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공하지 못한다.
따라서, 데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태에서 출력단(DQ)은 전원전압(VDD)의 레벨을 갖게 된다.
이때, 풀 업 구동제어신호(PU_DRV_CTRL)가 접지전압(VSS)보다 낮은 레벨을 갖는 감압전압(VBBQ)의 레벨을 가지므로, 종래기술에서 문제가 되었던 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하더라도 턴 온(turn on)되어 전원전압(VDD)을 출력단(DQ)에 공급하기 위한 PMOS 트랜지스터(PU_PMOS)의 게이트-소스전압(VGS)이 충분히 큰 값을 갖는 상태가 된다.
즉, PMOS 트랜지스터(PU_PMOS)의 소스로 전원전압(VDD)이 공급되기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상으로 인해 PMOS 트랜지스터(PU_PMOS)의 소스 레벨이 낮아지는 현상이 발생하더라도, PMOS 트랜지스터(PU_PMOS)를 턴 온(turn on) 시키기 위해 게이트로 인가되는 풀 업 구동제어신호(PU_DRV_CTRL)의 레벨이 접 지전압(VSS)보다 낮은 감압전압(VBBQ)이므로 PMOS 트랜지스터(PU_PMOS)의 게이트 레벨이 충분이 낮은 상태가 되어, PMOS 트랜지스터(PU_PMOS)의 게이트-소스전압(VGS)은 PMOS 트랜지스터(PU_PMOS)의 턴 온(turn on)시키기에 충분한 레벨을 유지하는 상태가 된다.
따라서, 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한 상태에서도 PMOS 트랜지스터(PU_PMOS)의 턴 온(turn on) 동작으로 인해 PMOS 트랜지스터(PU_PMOS)의 소스에서 드레인으로 흐르는 전류의 크기는 크게 감소하지 않으며, 그에 따라, 출력단(DQ)에서 바라보는 PMOS 트랜지스터(PU_PMOS)가 갖는 저항값의 크기도 크게 증가하지 않는다.
때문에, 데이터 신호(DATA)가 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태에서 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하여도, 출력단(DQ)의 저항값은 크게 변동하지 않으며, 그에 따라 반도체 장치의 출력 드라이버는 임피던스 매칭(impedance matching) 상태를 계속 유지할 수 있다.
그리고, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태의 경우를 살펴보면, 전치구동부(500)는 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)와 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)를 생성한다.
이때, 제1레벨 쉬프팅부(540)에서는 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)를 입력받아 레벨 쉬프팅 동작을 수행하지 않고 그대로 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)로서 출력하지만, 제2레벨 쉬프팅부(550)에서는 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)를 입력받아 레벨 쉬프팅 동작을 수행하여 승압전압(VDDPQ)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)로서 출력한다.
즉, 제1레벨 쉬프팅(540)에서 출력되는 풀 업 구동제어신호(PU_DRV_CTRL)와 제2레벨 쉬프팅부(550)에서 출력되는 풀 다운 구동제어신호(PD_DRV_CTRL)는 논리레벨로 따졌을 때 똑같이 로직'하이'(High) 상태이지만, 풀 업 구동제어신호(PU_DRV_CTRL)는 전원전압(VDD)의 레벨을 갖는 상태이고, 풀 다운 구동제어신호(PD_DRV_CTRL)는 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ) 레벨을 갖는 상태이다.
그 중, 전원전압(VDD)의 레벨을 갖는 로직'하이'(High) 상태의 풀 업 구동제어신호(PU_DRV_CTRL)는 메인구동부(520)의 구성요소 중 풀 업 메인구동부(522)로 인가되어 내부의 PMOS 트랜지스터(PU_PMOS)를 턴 오프(turn off) 시킴으로써 출력단(DQ)에 전원전압(VDD)을 제공하지 못한다.
하지만, 승압전압(VDDPQ)의 레벨을 갖는 로직'하이'(High) 상태의 풀 다운 구동제어신호(PD_DRV_CTRL)는 풀 다운 메인구동부(524)로 인가되어 내부의 NMOS 트랜지스터(PD_NMOS)를 턴 온(turn on) 시킴으로써 출력단(DQ)에 접지전압(VSS)을 제공한다.
따라서, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태에서 출력단(DQ)은 접지전압(VSS)의 레벨을 갖게 된다.
이때, 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ)의 레벨을 가지므로, 종래기술에서 문제가 되었던 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하더라도 턴 온(turn on)되어 접지전압(VSS)을 출력단(DQ)에 공급하기 위한 NMOS 트랜지스터(PD_NMOS)의 게이트-소스전압(VGS)이 충분히 큰 값을 갖는 상태가 된다.
즉, 종래 기술에서는 NMOS 트랜지스터(PD_NMOS)의 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)의 레벨을 갖는 상태였기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상으로 인해 NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 낮아지는 현상이 발생하였었는데, 본 발명의 제2실시예에서는 NMOS 트랜지스터(PD_NMOS)의 게이트로 인가되는 풀 다운 구동제어신호(PD_DRV_CTRL)가 전원전압(VDD)보다 높은 레벨을 갖는 승압전압(VDDPQ)의 레벨을 갖는 상태이기 때문에 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한다고 하여도 NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 크게 낮아지지 않으며, 이는, NMOS 트랜지스터(PD_NMOS)의 게이트 레벨이 충분이 높은 상태가 되어 NMOS 트랜지스터(PD_NMOS)의 게이트-소스전압(VGS)이 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on)시키기에 충분한 레벨을 유지하는 상태가 된다는 것을 의미한다.
따라서, 전원전압(VDD)의 레벨이 낮아지는 현상이 발생한 상태에서도 NMOS 트랜지스터(PD_NMOS)의 턴 온(turn on) 동작으로 인해 NMOS 트랜지스터(PD_NMOS)의 드레인에서 소스으로 흐르는 전류의 크기는 크게 감소하지 않으며, 그에 따라, 출 력단(DQ)에서 바라보는 NMOS 트랜지스터(PD_NMOS)가 갖는 저항값의 크기도 크게 증가하지 않는다.
때문에, 데이터 신호(DATA)가 접지전압(VSS)의 레벨을 갖는 로직'로우'(Low) 상태에서 전원전압(VDD)의 레벨이 낮아지는 현상이 발생하여도, 출력단(DQ)의 저항값은 크게 변동하지 않으며, 그에 따라 반도체 장치의 출력 드라이버는 임피던스 매칭(impedance matching) 상태를 계속 유지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제2실시예를 적용하면, 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)을 풀 업 구동하기 위한 풀 업 구동제어신호(PU_DRV_CTRL)의 하한레벨이 접지전압(VSS)보다 낮은 감지전압(VBBQ)이 되도록 하여 충분히 높은 상태를 유지하게 하고, 출력단(DQ)을 풀 다운 구동하기 위한 풀 다운 구동제어신호(PD_DRV_CTRL)의 상한레벨을 전원전압(VDD)보다 높은 승압전압(VDDPQ)이 되도록 하여 충분히 낮은 상태를 유지하게 함으로써, 전원전압(VDD)의 레벨이 낮아지는 경우에도 출력단(DQ)의 저항값이 크게 변동하지 않도록 할 수 있다.
이로 인해, 전원전압(VDD)의 레벨이 낮아지는 것과 상관없이 쉽게 출력 드라이버 임피던스 매칭(impedance matching)을 이룰 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 장치의 출력 드라이버를 상세히 도시한 회로도.
도 2a는 도 1에 도시된 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 따라 흐르는 전류의 크기를 전원전압의 레벨변동을 기준으로 도시한 시뮬레이션.
도 2b는 도 1에 도시된 종래기술에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 대응하는 출력단의 저항값을 전원전압의 변동을 기준으로 도시한 시뮬레이션.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버를 상세히 도시한 회로도.
도 4a는 도 3에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 따라 흐르는 전류의 크기를 전원전압의 레벨변동을 기준으로 도시한 시뮬레이션.
도 4b는 도 3에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 출력 드라이버의 구성요소 중 메인구동부에 구비되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 턴 온 구동에 대응하는 출력단의 저항값을 전원전압의 변동을 기준으로 도시한 시뮬레이션.
도 5는 본 발명의 제2실시예에 따른 반도체 장치의 출력 드라이버를 상시헤 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
100, 500 : 전치구동부 300 : 제1전치구동부
310 : 제2전치구동부 102, 502 : 풀 업 전치구동부
104, 504 : 풀 다운 전치구동부 120, 320 , 520 : 메인구동부
122, 322, 522 : 풀 업 메인구동부
124, 324, 524 : 풀 다운 메인구동부 540 : 제1레벨 쉬프팅부
550 : 제2레벨 쉬프팅부

Claims (25)

  1. 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 전원전압과 감압전압 - 접지전압보다 낮은 레벨을 가짐 - 사이에서 스윙하는 풀 업 구동제어신호를 생성하기 위한 제1전치구동부;
    상기 데이터 신호에 응답하여 승압전압 - 전원전압보다 높은 레벨을 가짐 - 과 접지전압 사이에서 스윙하는 풀 다운 구동제어신호를 생성하기 위한 제2전치구동부; 및
    상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부
    를 구비하는 반도체 장치의 출력 드라이버.
  2. 제1항에 있어서,
    상기 제1전치구동부는,
    상기 데이터 신호의 논리레벨에 따라 접지전압으로 네거티브 전하펌핑동작을 수행하여 생성되는 상기 감압전압으로 상기 풀 업 구동제어신호를 구동하거나, 전원전압으로 상기 풀 업 구동제어신호를 구동하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  3. 제1항에 있어서,
    상기 제1전치구동부는,
    상기 데이터 신호를 전원전압 및 상기 감압전압으로 드라이빙하여 상기 풀 업 구동제어신호를 생성하는 반도체 장치의 출력 드라이버.
  4. 제3항에 있어서,
    상기 감압전압은,
    외부에서 입력되거나 내부의 네거티브 펌핑회로에서 생성되는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  5. 제1항에 있어서,
    상기 제2전치구동부는,
    상기 데이터 신호의 논리레벨에 따라 전원전압으로 포지티브 전하펌핑동작을 수행하여 생성되는 상기 승압전압으로 상기 풀 다운 구동제어신호를 구동하거나, 접지전압으로 상기 풀 다운 구동제어신호를 구동하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  6. 제1항에 있어서,
    상기 제2전치구동부는,
    상기 데이터 신호를 상기 승압전압 및 접지전압으로 구동하여 상기 풀 다운 구동제어신호를 생성하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  7. 제6항에 있어서,
    상기 승압전압은,
    외부에서 입력되거나 내부의 포지티브 펌핑회로에서 생성되는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  8. 제1항에 있어서,
    상기 제1전치구동부는,
    전원전압 레벨을 갖는 로직'하이' 상태의 상기 데이터 신호를 상기 감압전압으로 반전구동하여 상기 감압전압 레벨을 갖는 로직'로우' 상태의 상기 풀 업 구동제어신호를 출력하고,
    접지전압 레벨을 갖는 로직'로우' 상태의 상기 데이터 신호를 전원전압으로 반전구동하여 전원전압 레벨을 갖는 로직'하이'상태의 상기 풀 업 구동제어신호를 출력하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  9. 제1항에 있어서,
    상기 제2전치구동부는,
    전원전압 레벨을 갖는 로직'하이' 상태의 상기 데이터 신호를 접지전압으로 반전구동하여 접지전압 레벨을 갖는 로직'로우' 상태의 상기 풀 다운 구동제어신호를 출력하고,
    접지전압 레벨을 갖는 로직'로우' 상태의 상기 데이터 신호를 상기 승압전압으로 반전구동하여 상기 승압전압 레벨을 갖는 로직'하이'상태의 상기 풀 다운 구동제어신호를 출력하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  10. 제1항에 있어서,
    상기 메인구동부는,
    상기 감압전압을 갖는 로직'로우'상태의 상기 풀 업 구동제어신호에 응답하여 전원전압을 상기 출력단에 풀 업 구동하고,
    전원전압을 갖는 로직'하이' 상태의 상기 풀 업 구동제어신호에 응답하여 풀 업 구동을 수행하지 않는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  11. 제1항에 있어서,
    상기 메인구동부는,
    상기 승압전압을 갖는 로직'하이'상태의 풀 다운 구동제어신호에 응답하여 접지전압을 상기 출력단에 풀 다운 구동하고,
    접지전압을 갖는 로직'로우'상태의 풀 다운 구동제어신호에 응답하여 풀 다운 구동을 수행하지 않는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  12. 제1항에 있어서,
    상기 메인구동부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 풀 업 구동제어신호의 레벨에 대응하여 그 저항값이 변동하는 풀 업 가변저항; 및
    상기 출력단과 접지전압단 사이에 접속되어 상기 풀 다운 구동제어신호의 레벨에 대응하여 그 저항값이 변동하는 풀 다운 가변저항을 구비하는 반도체 장치의 출력 드라이버.
  13. 제1항에 있어서,
    상기 메인구동부는,
    게이트를 통해 인가되는 상기 풀 업 구동제어신호에 응답하여 드레인 접속된 전원전압단과 소스 접속된 상기 출력단 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터; 및
    게이트를 통해 인가되는 상기 풀 다운 구동제어신호에 응답하여 드레인 접속된 상기 출력단과 소스 접속된 접지전압단 사이에 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터를 구비하는 반도체 장치의 출력 드라이버.
  14. 제13항에 있어서,
    상기 메인구동부는,
    상기 PMOS 트랜지스터의 소스와 상기 출력단 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항; 및
    상기 출력단과 상기 NMOS 트랜지스터의 드레인 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항을 더 구비하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  15. 전원전압과 접지전압 사이에서 스윙하는 데이터 신호에 응답하여 풀 업 구동제어신호 및 풀 다운 구동제어신호를 생성하기 위한 전치구동부;
    상기 풀 업 구동제어신호의 하한레벨을 감압전압 - 접지전압보다 낮은 레벨 을 가짐 - 으로 레벨 쉬프팅하기 위한 제1레벨 쉬프팅부;
    상기 풀 다운 구동제어신호의 상한레벨을 승압전압 - 전원전압보다 높은 레벨을 가짐 - 으로 레벨 쉬프팅하기 위한 제2레벨 쉬프팅부; 및
    상기 풀 업 구동제어신호에 응답하여 출력단을 풀 업 구동하고, 상기 풀 다운 구동제어신호에 응답하여 출력단을 풀 다운 구동하기 위한 메인구동부
    를 구비하는 반도체 장치의 출력 드라이버.
  16. 제15항에 있어서,
    상기 전치구동부는,
    상기 데이터 신호를 전원전압 및 접지전압으로 반전구동하여 상기 풀 업 구동제어신호를 생성하기 위한 풀 업 전치구동부; 및
    상기 데이터 신호를 전원전압 및 접지전압으로 반전구동하여 상기 풀 다운 구동제어신호를 생성하기 위한 풀 다운 전치구동부를 구비하는 반도체 장치의 출력 드라이버.
  17. 제15항에 있어서,
    상기 제1레벨 쉬프팅부는,
    상기 풀 업 구동제어신호의 상한레벨은 레벨 쉬프팅하지 않고, 상기 풀 업 구동제어신호의 하한레벨을 접지전압에서 상기 감압전압으로 레벨 쉬프팅하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  18. 제17항에 있어서,
    상기 감압전압은,
    외부에서 입력되거나 내부의 네거티브 펌핑회로에서 생성되는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  19. 제15항에 있어서,
    상기 제2레벨 쉬프팅부는,
    상기 풀 다운 구동제어신호의 하한레벨은 레벨 쉬프팅하지 않고, 상기 풀 다운 구동제어신호의 상한레벨을 전원전압에서 상기 승압전압으로 레벨 쉬프팅하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  20. 제19항에 있어서,
    상기 승압전압은,
    외부에서 입력되거나 내부의 포지티브 펌핑회로에서 생성되는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  21. 제15항에 있어서,
    상기 메인구동부는,
    상기 감압전압을 갖는 로직'로우'상태의 상기 풀 업 구동제어신호에 응답하여 전원전압을 상기 출력단에 풀 업 구동하고,
    전원전압을 갖는 로직'하이' 상태의 상기 풀 업 구동제어신호에 응답하여 풀 업 구동을 수행하지 않는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  22. 제15항에 있어서,
    상기 메인구동부는,
    상기 승압전압을 갖는 로직'하이'상태의 풀 다운 구동제어신호에 응답하여 접지전압을 상기 출력단에 풀 다운 구동하고,
    접지전압을 갖는 로직'로우'상태의 풀 다운 구동제어신호에 응답하여 풀 다운 구동을 수행하지 않는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
  23. 제15항에 있어서,
    상기 메인구동부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 풀 업 구동제어신호의 레벨에 대응하여 그 저항값이 변동하는 풀 업 가변저항; 및
    상기 출력단과 접지전압단 사이에 접속되어 상기 풀 다운 구동제어신호의 레벨에 대응하여 그 저항값이 변동하는 풀 다운 가변저항을 구비하는 반도체 장치의 출력 드라이버.
  24. 제15항에 있어서,
    상기 메인구동부는,
    게이트를 통해 인가되는 상기 풀 업 구동제어신호에 응답하여 드레인 접속된 전원전압단과 소스 접속된 상기 출력단 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터; 및
    게이트를 통해 인가되는 상기 풀 다운 구동제어신호에 응답하여 드레인 접속된 상기 출력단과 소스 접속된 접지전압단 사이에 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터를 구비하는 반도체 장치의 출력 드라이버.
  25. 제24항에 있어서,
    상기 메인구동부는,
    상기 PMOS 트랜지스터의 소스와 상기 출력단 사이에 접속되어 예정된 저항값을 갖는 풀 업 저항; 및
    상기 출력단과 상기 NMOS 트랜지스터의 드레인 사이에 접속되어 예정된 저항값을 갖는 풀 다운 저항을 더 구비하는 것을 특징으로 하는 반도체 장치의 출력 드라이버.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8471602B2 (en) * 2010-04-30 2013-06-25 SK Hynix Inc. Output driver and semiconductor apparatus having the same
US8681566B2 (en) * 2011-05-12 2014-03-25 Micron Technology, Inc. Apparatus and methods of driving signal for reducing the leakage current
KR101989571B1 (ko) 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
US9152257B2 (en) * 2012-12-28 2015-10-06 Intel Corporation Low swing voltage mode driver
US9374004B2 (en) 2013-06-28 2016-06-21 Intel Corporation I/O driver transmit swing control
TWI508096B (zh) * 2013-08-27 2015-11-11 Mstar Semiconductor Inc 輸出驅動裝置、輸出驅動器以及電位轉換系統
CN104518774B (zh) * 2013-09-26 2017-12-15 晨星半导体股份有限公司 输出驱动电路
US9362912B2 (en) 2014-03-25 2016-06-07 SK Hynix Inc. Data output circuit of semiconductor apparatus
KR102125470B1 (ko) * 2014-03-25 2020-06-24 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
US10230913B2 (en) * 2014-06-26 2019-03-12 Sony Corporation Transmitter and communication system
CN104135268B (zh) * 2014-06-27 2017-04-12 晨星半导体股份有限公司 适用于ddr的信号传输电路
US9608637B2 (en) 2015-08-14 2017-03-28 Qualcomm Incorporated Dynamic voltage level shifters employing pulse generation circuits, and related systems and methods
CN108630268A (zh) * 2017-03-24 2018-10-09 瑞昱半导体股份有限公司 双倍数据率同步动态随机存取存储器及其输出驱动电路
DE102017216122A1 (de) * 2017-09-13 2019-03-14 Robert Bosch Gmbh Steuereingangs-Schutzschaltung für ein elektrisches Gerät

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6937111B2 (en) 2001-11-21 2005-08-30 Hynix Semiconductor Inc. Device and system having self-terminated driver and active terminator for high speed interface
WO2004055987A1 (ja) * 2002-12-13 2004-07-01 Semiconductor Energy Laboratory Co., Ltd. 半導体装置およびこれを用いた表示装置
KR100610007B1 (ko) * 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
KR100753408B1 (ko) 2005-02-28 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터
US7817727B2 (en) * 2006-03-28 2010-10-19 GlobalFoundries, Inc. Hybrid output driver for high-speed communications interfaces
US7622946B2 (en) * 2007-11-05 2009-11-24 International Business Machines Corporation Design structure for an automatic driver/transmission line/receiver impedance matching circuitry

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