KR20100085427A - 반도체 메모리 장치의 내부전압 발생회로 - Google Patents

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Abstract

본 발명은 차지 펌핑 회로 및 차지 펌핑 방법을 공개한다. 본 발명의 차지 펌핑 회로 및 차지 펌핑 방법은 명령 신호에 응답하여 차지 펌핑 동작을 수행하여 중간 전압 레벨의 제1 승압 신호를 출력하는 제1 승압부, 상기 명령 신호에 응답하여 출력 노드의 전압 레벨이 도달해야하는 목표 전압의 전압 레벨보다 낮으면 감지 신호를 출력하는 감지부, 및 상기 감지 신호와 상기 제1 승압 신호에 응답하여 상기 출력 노드의 전압 레벨을 상기 중간 전압 레벨과 상기 목표 전압의 전압 레벨보다 높은 최종 승압 전압 레벨로 차지 펌핑하는 최종 승압부를 구비하는 것을 특징으로 한다. 따라서, 감지 신호가 활성화되지 않더라도 명령 신호에 응답하여 미리 제1 승압 신호를 활성화하여 동작 속도를 빠르게 한다.

Description

반도체 메모리 장치의 내부전압 발생회로{Internal voltage generator of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다양한 외부 명령어에 의한 반도체 메모리 장치의 내부 동작시 소모되는 전류가 달라지는 경우 안정된 내부전압을 신속하게 회복하여 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 내부전압 발생회로에 관한 것이다.
최근의 반도체 메모리 장치는 내부 동작 전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 즉, 반도체 메모리 장치의 동작은 외부 전원 전압(VDD)을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 어느 정도 안정화된 후에야 신뢰할 수가 있다. 이러한 내부 전원 전압은 주변 논리 회로나 메모리 셀 어레이 등의 반도체 메모리 장치 전체의 성능을 좌우하는 주요 내부 회로의 전원으로 사용되므로 안정된 정전압 전원을 필요로 한다.
특히, 휴대용 전자제품에 채용되는 반도체 메모리장치에서는 외부전원전압이 인가되면 항상 동작하는 스탠바이 내부전원전압 발생회로와 액티브시에만 동작하는 액티브 내부전원전압 발생회로를 모두 가지고 있다.
액티브시에는 반도체 메모리 장치가 동작하면서 많은 전류를 소비하므로 전류 구동 능력이 크고 응답 속도가 빠른 내부전원전압 발생회로가 필요한 반면, 스탠바이시에는 반도체 메모리 장치 내부의 동작시 전류 소모가 매우 작으므로 내부전원전압 발생회로의 전류 구동능력이 작고 응답 속도도 매우 느리다.
또한, 반도체 메모리 장치는 외부로부터 제공되는 다양한 커맨드 신호에 응답하여 리드 또는 라이트 동작과 같은 다양한 동작을 수행한다.
다양한 커맨드 신호에 의한 반도체 메모리 장치의 내부 동작을 살펴보면, 각 커맨트 신호에 따라 구동되는 내부 회로들에 따라 달라지므로, 커맨드 종류에 따라 소모되는 파워량도 달라진다.
실제로 반도체 메모리 장치는 라이트 동작을 수행하는 경우 리드 동작을 수행하는 경우보다 더 많은 내부 회로들이 구동되어 더 많은 파워를 소모한다. 이에 반도체 메모리 장치가 라이트 동작하는 경우 내부전압(VINT)은 더욱 많이 강하되고, 리드 동작하는 경우 내부전압 발생회로의 내부전압(VINT)은 상대적으로 적게 강하된다.
본 발명의 목적은 반도체 메모리 장치의 동작 모드별로 내부전압 구동부의 벌크 바이어스를 조절하여 구동 능력을 개선하고 응답 시간을 효율적으로 감소시키는 안정된 반도체 메모리 장치의 내부전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로는
구비하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 내부전압 발생회로는 파워 다운 모드에서 구동 전류를 감소시켜 소모되는 DC 전류를 줄일 수 있고 오퍼레이팅 모드에서 내부 전원 전압 레벨의 순간적인 하강시 전압 레벨을 신속하게 원상 복구하여 반도체 메모리 장치의 응답성을 증가시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부전압 발생회로를 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로 및 주변 회로들의 블록도로서, 비교전압 발생부(100), 내부전압 구동부(200), 구동전류 발생 부(300), 승압 전압 발생부(220), 오퍼레이팅 전압 발생부(240), 벌크 바이어스 제어부(260)를 구비한다.
비교전압 발생부(100)는 2개의 PMOS 트랜지스터들(P1, P2)과 2개의 NMOS 트랜지스터들(N1, N2)로 구성되고, 내부전압 구동부(200)는 PMOS 트랜지스터(P3)로 구성되며, 구동전류 발생부(300)는 3개의 NMOS 트랜지스터들(N3, N4, N5)로 구성되고 벌크 바이어스 제어부(260)는 3개의 전송 게이트들로 구성된다.
비교전압 발생부(100)는 PMOS 트랜지스터들(P1, P2) 각각과 NMOS 트랜지스터들(N1, N2) 각각의 직렬 연결이 서로 병렬 연결되어 PMOS 트랜지스터들(P1, P2) 소오스 접점에는 외부 전원 전압(VDD)이 인가되고 NMOS 트랜지스터들(N1, N2)의 소오스 접점에는 구동전류 발생부(300)를 통하여 접지 전압이 연결된다.
비교전압 발생부(100) 내 NMOS 트랜지스터(N1)의 게이트에는 기준 전압(Vref)이 인가되고 NMOS 트랜지스터들(N2)의 게이트에는 내부 전원 전압(VINT)이 인가되며 PMOS 트랜지스터들(P1, P2)의 게이트는 서로 연결되어 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 접점에 접속된다.
구동전류 발생부(300) 내 NMOS 트랜지스터(N3)의 게이트 단자에는 노멀 인에이블 신호(EN_nor)가 인가되고 NMOS 트랜지스터(N4)의 게이트 단자에는 파워 다운 인에이블 신호(EN_pd)가 인가되며 NMOS 트랜지스터(N5)의 게이트 단자에는 오퍼레이팅 인에이블 신호(EN_op)가 인가된다.
도 1을 참조하여 각 블록들의 기능을 설명하면 다음과 같다.
비교전압 발생부(100)는 기준 전압(Vref)에 응답하여 인에이블되고 기준 전 압(Vref)과 내부 전원 전압(VINT)을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드(NO1)의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드(NO2)로 출력한다.
내부전압 구동부(200)는 소오스 단자에 외부 전원 전압(VDD)을 인가받아 게이트 단자에 인가되는 차동 증폭된 비교전압에 응답하여 벌크 바이어스 전압을 동작 모드별 벌크 소오스 전압의 크기에 따라 소오스 전류를 조절한다.
승압 전압 발생부(220)는 외부 전원 전압(VDD)을 인가받아 전하 펌핑 동작을 수행하여 외부 전원 전압(VDD)보다 전압 레벨이 높은 소정의 목표 레벨의 승압 전압(Vpp)을 생성한다.
오퍼레이팅 전압 발생부(240)는 외부 전원 전압(VDD)을 인가받아 문턱 전압만큼 감소시켜 반도체 메모리 장치의 내부 회로들이 실제 동작하는 오퍼레이팅 전압(Vop)을 출력한다.
벌크 바이어스 제어부(260)는 승압 전압(Vpp), 외부 전원 전압(VDD), 오퍼레이팅 전압(Vop)을 인가받아 각각 파워 다운 인에이블 신호(EN_pd), 노멀 인에이블 신호(EN_nor), 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 각 전압을 선택하여 전달한다.
구동전류 발생부(300)는 NMOS 트랜지스터(N3)에서 노멀 인에이블 신호(EN_nor)에 응답하여 제 1 구동전류(Inor)를 발생하고, NMOS 트랜지스터(N4)에서 파워 다운 인에이블 신호(EN_pd)에 응답하여 제 2 구동전류(Ipd)를 발생하며, NMOS 트랜지스터(N5)에서 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 제 3 구동전 류(Iop)를 발생한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 동작 타이밍도로서, 외부 명령어 신호(CMD), 워드 라인 인에이블 신호(WLEN), 파워 다운 인에이블 신호(EN_pd), 노멀 인에이블 신호(EN_nor), 오퍼레이팅 인에이블 신호(EN_op), 내부 전원 전압 신호(VINT), 전류 소모량(I_diss)을 구비한다.
외부 명령어 신호(CMD)는 외부로부터 액티브 명령(Act), 리드 명령(Read), 프리 차지 명령(Pre)이 순차적으로 로드된다.
워드 라인 인에이블 신호(WLEN)는 초기에는 로우 레벨이었다가 액티브 명령(Act)에 응답하여 시점(T1)에서 하이 레벨로 천이되고 프리 차지 명령(Pre)에 응답하여 시점(T5)에서 다시 로우 레벨로 천이된다.
파워 다운 인에이블 신호(EN_pd)는 초기에는 하이 레벨이었다가 액티브 명령(Act)에 응답하여 시점(T2)에서 로우 레벨로 천이되고 프리 차지 명령(Pre)에 응답하여 시점(T5)에서 다시 하이 레벨로 천이된다.
노멀 인에이블 신호(EN_nor)는 초기에는 로우 레벨이었다가 액티브 명령(Act)에 응답하여 시점(T2)에서 하이 레벨로 천이되고 리드 명령(Read)에 응답하여 시점(T3)에서 다시 로우 레벨로 천이되며 시점(T4)에서 하이 레벨로 천이되고 프리 차지 명령(Pre)에 응답하여 시점(T5)에서 다시 로우 레벨로 천이된다.
오퍼레이팅 인에이블 신호(EN_op)는 초기에는 로우 레벨이었다가 리드 명령(Read)에 응답하여 시점(T3)에서 하이 레벨로 천이되고 소정의 버스트 리드 시간 이 경과된 시점(T4)에서 다시 로우 레벨로 천이된다.
내부 전원 전압 신호(VINT)는 초기에 1.3V를 유지하다가 노멀 인에이블 신호(EN_nor)가 하이 레벨로 천이되는 시점(T2)부터 감소하기 시작하여 시점(T2-1)에 1.25V까지 감소한 후에 다시 상승하기 시작하여 시점(T2)으로부터 시간(t1)만인 시점(T2-2)에 1.3V로 다시 회복된다. 또한, 오퍼레이팅 인에이블 신호(EN_op)가 하이 레벨로 천이되는 시점(T3)부터 감소하기 시작하여 시점(T3-1)에 1.25V까지 감소한 후에 다시 상승하기 시작하여 시점(T3)으로부터 시간(t1)보다 더 짧은 시간(t1)만인 시점(T3-4)에 1.3V로 다시 회복된다.
전류 소모량(I_diss)은 파워 다운 모드 구간에서는 0.1mA가 소모되고 노멀 모드 구간에서는 5mA가 소모되며 오퍼레이팅 모드 구간에서는 100mA가 소모된다.
도 3은 본 발명의 반도체 메모리 장치의 내부 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프로서, 도 2의 오퍼레이팅 모드 구간 중에서 시간(T3~T3-5)을 확대하여 나타낸 것이다.
(1)그래프는 시간의 경과에 따른 내부 전원 전압(VINT)의 변화이고, (2)그래프는 시간의 경과에 따른 비교전압 발생부(100)의 출력 노드 전압(V(NO2))의 변화이며, (3)그래프는 시간의 경과에 따른 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)의 변화이고, (4)그래프는 시간의 경과에 따른 내부전압 구동부(200)에 공급되는 전류의 변화에 대한 종래의 시뮬레이션 결과(A)와 본 발명의 시뮬레이션 결과(B)를 나타낸다.
(1)그래프에서 내부 전원 전압(VINT)가 초기에 1.3V 였다가 시점(T1)에 급격한 전압 강하가 있게 되면 (2)그래프에서 비교전압 발생부(100)의 출력 노드 전압(V(NO2))은 시점(T1)부터 서서히 감소하기 시작한다.
또한, (3)그래프에서 따른 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)이 초기에 1.3V 였다가 시점(T3)부터 하강하기 시작하면 (4)그래프에서 내부전압 구동부(200)에 공급되는 전류는 서서히 증가하다가 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)이 시점(T3-1)에 급격한 전압 강하가 있게 되면 시점(T3-1)에 급증가하여 서서히 증가하기 시작한다.
이는 종래의 시뮬레이션 결과(A)가 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)이 시점(T3-1)에 급격한 전압 강하가 있은 후에도 서서히 증가한다는 점에서 차이점이 있어 시점(T3-3)에서 측정된 내부전압 구동부(200)에 공급되는 전류값이 본 발명에서는 17.8 mA로서 종래의 12.6 mA와 무려 5.2 mA의 전류 증가가 있게 된다.
도 1 내지 도 3을 참조하여 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부 전압 발생 회로의 동작을 설명하면 다음과 같다.
일반적으로 반도체 메모리 장치의 내부전압 발생회로가 동작하면 내부 전원 전압 노드에 연결되어 있는 내부 회로들의 동작으로 내부 전원 전압 노드의 전류 소비가 순간적으로 증가하여 내부 전원 전압 노드의 전압 레벨이 기준 전압(Vref) 노드에 비해 순간적으로 낮아지는 현상이 발생한다.
그런데, 내부전압 발생회로는 동작을 개시하여 안정된 내부전압을 유지하기까지 소요되는 전압 회복 시간이 빠를수록 유리하다. 즉, 실제적인 회로의 구성에 있어서, 많은 수의 내부 회로들이 일시에 동작하는 경우에는 내부전압의 레벨이 일시적으로 낮아지게 되며, 이렇게 낮아진 내부전압을 빨리 원상태로 회복시켜야 반도체 메모리 장치의 내부전압 발생회로의 오동작을 방지할 수 있다.
먼저, 반도체 메모리 장치의 내부전압 발생회로가 동작을 수행하지 않는 경우, 내부전압 발생회로에 연결된 내부 회로들은 내부전압(VINT)을 사용하지 않아, 내부전압 발생회로의 내부전압(VINT)은 변화되지 않는다.
이에 비교전압 발생부(100)는 이전과 동일한 전압 레벨을 가지는 비교전압을 발생하고, 내부전압 구동부(200)는 이전과 동일한 전압 레벨을 가지는 비교전압에 의해 이전과 동일한 전압 레벨을 가지는 내부전압(VINT)을 발생한다.
반면에 내부전압 발생회로에 연결된 내부 회로들이 스탠바이 모드에서 동작을 수행하여 내부전압(VINT)을 사용하면, 내부전압 발생회로의 내부전압(VINT)은 내부 회로들의 소모 파워에 의해 도 2에서 보는 바와 같이 시점(T3)에서 순간적으로 내부전압(VINT)의 전압 레벨은 강하된다.
즉, 외부로부터 액티브 명령(Act)이 인가되면 워드 라인 인에이블 신호(WLEN)는 도 2에서 보는 바와 같이 시점(T1)에서 하이 레벨로 천이되어 액티브 모드가 되었다가 노멀 인에이블 신호(EN_nor)가 인가되면 스탠바이 모드 상태에서 직류 전압 발생기들만 동작을 하는데, 이들은 전류 소모가 커서 도 2에서 보는 바와 같이 내부 전원 전압(VINT)가 초기에 1.3V 였다가 시점(T2)에 1.25V로 일시적인 내부 전원 전압 강하를 일으킨다.
이러한 내부전원전압의 강하가 나타나게 되면 스탠바이 내부전원전압 발생회로가 동작하게 되어 내부전원전압의 레벨을 회복하게 되는데, 비교전압 발생부(100)는 NMOS 트랜지스터(N1)의 게이트 단자에 인가되는 기준 전압(Vref)에 응답하여 인에이블되고, 구동전류 발생부(300) 내 NMOS 트랜지스터(N3)가 시점(T2)에서 노멀 인에이블 신호(EN_nor)에 응답하여 턴 온되어 제3 노드(NO3)로부터 접지 노드로 제 1 구동전류(Inor)가 흐르게 된다.
이때, 비교전압 발생부(100)는 NMOS 트랜지스터들(N1, N2)에서 각각 기준 전압(Vref)과 전압 레벨이 강하된 내부 전원 전압(VINT)을 인가받아 양 전압들의 레벨 차이에 따라 차동 증폭시켜 제1 노드(NO1)의 전압에 응답하여 제2 노드(NO2)에 비교전압을 출력하는데, 순간적으로 낮아진 내부 전원 전압 노드의 전압 레벨로 인해 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 제1 노드(NO1)에서 제3 노드(NO3)로 흐르는 씽크 전류가 감소하게 되면 제1 노드(NO1)의 전압 레벨은 자동적으로 상승하게 된다.
제1 노드(NO1)의 전압 레벨이 상승하게 되면 제1 노드(NO1)의 전압을 게이트 단자에 인가받는 PMOS 트랜지스터(P1)도 턴 온이 적게 되어 비교전압 발생부(100)의 출력 노드(NO2) 전압은 서서히 감소하기 시작한다.
이에 따라, 출력 노드(NO2)의 전압을 게이트 단자에 인가받는 PMOS 트랜지스터(P3)는 턴 온이 많이 되어 도 2에서 보는 바와 같이 시점(T2)부터 감소하기 시작하여 시점(T2-1)에 1.25V로 감소된 내부 전원 전압(VINT)은 시점(T2-1)부터 상승하 기 시작하여 시간(t1)만에 시점(T2-2)에 1.3V로 다시 회복된다.
또한, 벌크 바이어스 제어부(260)는 승압 전압(Vpp), 외부 전원 전압(VDD), 오퍼레이팅 전압(Vop)을 인가받아 하이 레벨의 파워 다운 신호(EN_op)에 응답하여 제1 전송 게이트가 턴 온되어 승압 전압(Vpp)을 출력하고 하이 레벨의 노멀 인에이블 신호(EN_nor)에 응답하여 제2 전송 게이트가 턴 온되어 외부 전원 전압(VDD)을 출력하며 하이 레벨의 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 제3 전송 게이트가 턴 온되어 오퍼레이팅 전압(Vop)을 출력한다.
즉, 도 3의 (2)그래프에서 보는 바와 같이 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)이 초기에 하이 레벨의 노멀 인에이블 신호(EN_nor)에 응답하여 외부 전원 전압(VDD)인 1.5V 였다가 시점(T3)에 오퍼레이팅 인에이블 신호(EN_op)가 하이 레벨로 천이되면 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)은 시점(T3)부터 하강하기 시작하여 시점(T3-2)부터는 오퍼레이팅 전압(Vop)으로 천이된다.
내부전압 구동부(200)는 PMOS 트랜지스터(P3)의 벌크 단자에 벌크 바이어스 제어부(260)의 출력 전압을 전달받아 벌크 소오스 전압의 크기에 따라 문턱 전압을 조절하여 소오스 단자에 인가되는 외부 전원 전압(VDD)을 게이트 단자에 인가되는 차동 증폭된 비교전압에 응답하여 내부 전원 전압 노드에 전달함으로써 동작 모드에 따라 내부 전원 전압의 크기를 조절한다.
즉, 내부전압 구동부(200)가 파워 다운 모드에서 벌크 바이어스 제어부(260) 로부터 승압 전압(Vpp)을 전달받는다면 PMOS 트랜지스터(P3)의 벌크-소오스 전압이 양수가 되어 트랜지스터의 백 바이어스 고유 특성상 문턱 전압이 상승함에 따라 PMOS 트랜지스터(P3)가 턴 온이 적게 되고 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 제1 노드(NO1)에서 제3 노드(NO3)로 흐르는 전류 및 비교전압 발생부(100)의 제 2 구동전류(Ipd)가 감소한다.
만일, 내부전압 구동부(200)가 노멀 모드에서 벌크 바이어스 제어부(260)로부터 외부 전원 전압(VDD)을 전달받는다면 PMOS 트랜지스터(P3)의 벌크-소오스 전압이 "0"이 되어 문턱 전압이 소폭 하강함에 따라 PMOS 트랜지스터(P3)가 턴 온이 중간 정도로 되어 내부 전원 전압 노드의 전압 레벨이 서서히 증가한다.
만일, 내부전압 구동부(200)가 오퍼레이팅 모드에서 벌크 바이어스 제어부(260)로부터 오퍼레이팅 전압(Vop)을 전달받는다면 PMOS 트랜지스터(P3)의 벌크-소오스 전압이 음수가 되어 문턱 전압이 크게 하강함에 따라 PMOS 트랜지스터(P3)가 턴 온이 많이 되어 내부 전원 전압 노드의 전압 레벨이 노멀 모드에서보다 좀 더 빠르게 증가한다.
따라서, 도 3의 (3)그래프에서 보는 바와 같이 벌크 바이어스 제어부(260)의 출력 노드 전압(Vb)은 1.5V에서 시점(T3)부터 하강하기 시작하여 시점(T3-1)에 1.25V로 급격한 전압 강하가 있게 되면 내부전압 구동부(200)에 공급되는 전류는 도 3의 (4)그래프에서 보는 바와 같이 시점(T3-1)에 급증가한 후에 서서히 증가하기 시작한다. 실제로 시점(T3-3)에서 측정된 내부전압 구동부(200)에 공급되는 전 류값은 본 발명에서는 17.8 mA이고 종래에서는 12.6 mA로서 무려 5.2 mA의 전류 증가 효과가 있게 된다.
여기에서 구동전류는 비교전압 발생부(100)의 응답성을 조절하는 역할을 수행하는 것으로, 구동전류량이 많을수록 비교전압 발생부(100)의 응답성은 증대되고, 구동전류량이 적을수록 비교전압 발생부(100)의 응답성은 저하된다.
즉, 도 2에서 보는 바와 같이 시점(T1)에서 하이 레벨로 천이되어 액티브 모드가 되었다가 시점(T3)에서 리드 명령(Read)이 인가되면 스탠바이 모드 상태에서 직류 전압 발생기들만 동작을 하게 되고, 이들은 전류 소모가 커서 도 2에서 보는 바와 같이 내부 전원 전압(VINT)가 초기에 1.3V 였다가 시점(T3)에 1.25V로 일시적인 내부 전원 전압 강하를 일으킨다.
이러한 내부전원전압의 강하가 나타나게 되면 비교전압 발생부(100)는 NMOS 트랜지스터(N1)의 게이트 단자에 인가되는 기준 전압(Vref)에 응답하여 인에이블되고, 시점(T3)에서 제3 NMOS 트랜지스터(N5)가 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 턴 온되어 제3 노드(NO3)로부터 접지 노드로 노멀 모드에서의 제 1 구동전류(Inor)보다 더 많은 제 3 구동전류(Iop)가 흐르게 된다.
마찬가지로, 비교전압 발생부(100)는 순간적으로 낮아진 내부 전원 전압 노드의 전압 레벨로 인해 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 제1 노드(NO1)에서 제3 노드(NO3)로 흐르는 씽크 전류가 감소하게 되면 제1 노드(NO1)의 전압 레벨은 자동적으로 상승하게 되고, 제1 노드(NO1)의 전압을 게이트 단자에 인가받는 PMOS 트랜지스터(P1)도 턴 온이 적게 되어 비교전압 발생부(100)의 출력 노드(NO2) 전압은 도 3에서 보는 바와 같이 서서히 감소하기 시작한다.
이에 따라, 출력 노드(NO2)의 전압을 게이트 단자에 인가받는 PMOS 트랜지스터(P3)는 턴 온이 많이 되어 도 2에서 보는 바와 같이 시점(T3)부터 감소하기 시작하여 시점(T3-1)에 1.25V로 감소된 내부 전원 전압(VINT)은 시점(T3-1)부터 상승하기 시작하여 노멀 모드에서의 시간(t1)보다 더 짧은 시간(t2)만에 시점(T3-5)에 1.3V로 다시 회복되어 비교전압 발생부(100)의 응답성은 더욱 증대되는 것이다.
한편, 구동전류 발생부(300)는 NMOS 트랜지스터(N4)를 통해 파워 다운 인에이블 신호(EN_pd)에 응답하여 비교전압 발생부(100)의 제 2 구동전류(Ipd)를 발생하고, NMOS 트랜지스터(N5)를 통해 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 비교전압 발생부(100)의 제 3 구동전류(Iop)를 발생시킨다.
즉, 구동전류 발생부(300)가 NMOS 트랜지스터(N3)의 게이트 단자를 통해 노멀 인에이블 신호(EN_nor)를 하이 레벨로 인가받으면 전류 소모 중간 단계인 것으로 판단하고 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류(Inor)를 발생하여 비교전압 발생부(100)에 제공하지만, NMOS 트랜지스터(N4)의 게이트 단자를 통해 파워 다운 인에이블 신호(EN_pd)를 하이 레벨로 인가받으면 절전 단계인 것으로 판단하고 가장 작은 엔모스 트랜지스터(N4)의 드레인-소스 채널간의 전류(Ipd)만을 발생하여 비교전압 발생부(100)에 제공한다.
또한, 구동전류 발생부(300)가 NMOS 트랜지스터(N5)의 게이트 단자를 통해 오퍼레이팅 인에이블 신호(EN_op)를 하이 레벨로 인가받으면 반응 특성 개선 단계 인 것으로 판단하고 가장 큰 엔모스 트랜지스터(N5)의 드레인-소스 채널간의 전류(Iop)를 발생하여 비교전압 발생부(100)에 제공한다.
따라서, 비교전압 발생부(100)의 소모 전류(I_diss)는 시뮬레이션 결과 절전 단계인 파워 다운 모드에서는 엔모스 트랜지스터(N4)의 드레인-소스 채널간의 전류(Ipd)값인 1 uA가 되고, 전류 소모 중간 단계인 노멀 모드에서는 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류(Inor)인 10 uA가 되며, 반응 특성 개선 단계인 오퍼레이팅 모드에서는 엔모스 트랜지스터(N5)의 드레인-소스 채널간의 전류(Iop) 값인 300 uA가 된다.
즉, 내부전압 구동부(200)가 파워 다운 모드에서 벌크 바이어스 제어부(260)로부터 승압 전압(Vpp)을 전달받는다면 내부 전원 전압 노드의 전압 레벨이 감소하여 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 제1 노드에서 제3 노드(NO3)에 흐르는 씽크 전류가 감소하게 된다.
이에 따라, 구동전류 발생부(300) 내 NMOS 트랜지스터(N4)에 소모되는 전류가 감소함으로써 파워 다운 모드에서 소모되는 전류를 줄일 수 있다.
만일, 내부전압 구동부(200)가 오퍼레이팅 모드에서 벌크 바이어스 제어부(260)로부터 오퍼레이팅 전압(Vop)을 전달받는다면 내부 전원 전압 노드의 전압 레벨이 증가하여 NMOS 트랜지스터(N2)가 턴 온이 많이 되어 제1 노드에서 제3 노드(NO3)에 흐르는 씽크 전류가 증가하게 된다.
이에 따라, 구동전류 발생부(300) 내 NMOS 트랜지스터들(N3 내지 N5)에 소모되는 전류가 증가하기는 하지만 내부 전원 전압 노드의 전압 레벨이 빠르게 원상 복구됨으로써 오퍼레이팅 모드에서 비교전압 발생부(100)의 응답성은 증대된다.
이와 같이 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부 전압 발생 회로는 동작 모드별로 내부전압 구동부(200)의 벌크 바이어스를 조절하여 동작 모드에 따라 구동전류 증가를 제어함으로써 DC 전류 소모량을 감소시키고 반도체 메모리 장치의 내부전압 발생회로의 동작 특성을 개선한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로 및 주변 회로들의 블록도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 내부 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프이다.

Claims (9)

  1. 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로 구동 전류가 공급되는 비교전압 발생부;
    적어도 2개의 전압들을 인가받아 각 동작 모드에 따라 활성화되는 제어 신호들 각각에 응답하여 서로 다른 전압을 선택하여 벌크 바이어스 전압으로 출력하는 벌크 바이어스 제어부;
    상기 벌크 바이어스 전압에 응답하여 문턱 전압이 제어되고 상기 비교전압에 응답하여 전류량을 조절하여 출력 노드에 상기 내부 전원 전압으로 출력하는 내부전압 구동부;
    노멀 모드, 파워 다운 모드, 오퍼레이팅 모드에 따라 구동전류량을 조절하여 출력하는 구동전류 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  2. 제1 항에 있어서,
    상기 비교전압 발생부는
    외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 기준전압에 각각 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터;
    상기 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 내부 전원전압에 각각 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 구비하고,
    상기 제2 PMOS트랜지스터와 상기 제2 NMOS트랜지스터의 접점이 상기 제1노드에 접속되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  3. 제2 항에 있어서,
    상기 내부전압 구동부는
    일측에 상기 외부 전원 전압을 인가받고 벌크 단자에 상기 벌크 바이어스 전압을 인가받아 게이트 단자에 인가되는 상기 비교전압에 응답하여 벌크 소오스 전압의 크기에 따라 상기 문턱 전압을 조절하여 타측인 상기 출력 노드에 상기 외부 전원 전압을 전달하는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  4. 제3 항에 있어서,
    상기 구동전류 발생부는
    일측은 상기 제3노드에, 타측은 접지전압이 인가되는 상기 제4노드에 연결되고 게이트 단자로 인가되는 노멀 인에이블 신호에 응답하여 제1 구동전류를 발생하는 제3 NMOS트랜지스터;
    일측은 상기 제3노드에, 타측은 상기 제4노드에 연결되고 게이트 단자로 인 가되는 파워 다운 인에이블 신호에 응답하여 제2 구동전류를 발생하는 제4 NMOS 트랜지스터;
    일측은 상기 제3노드에, 타측은 상기 제4노드에 연결되고 게이트 단자로 인가되는 오퍼레이팅 인에이블 신호에 응답하여 제3 구동전류를 발생하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  5. 제4 항에 있어서,
    상기 비교전압 발생부는
    상기 급강하 되었던 상기 출력 노드의 전압 레벨로 인해 상기 제2 NMOS 트랜지스터가 턴 온이 적게 되어 상기 제1 노드의 전압 레벨이 상승하면 상기 제1 PMOS 트랜지스터도 턴 온이 적게 되어 상기 제2 노드의 전압 레벨이 하강하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  6. 제5 항에 있어서,
    상기 내부전압 구동부는
    하강하는 상기 제2 노드의 전압 레벨에 응답하여 턴 온이 많이 되어 상기 출력 노드의 전압 레벨을 상승시켜 상기 급강하 되었던 내부 전원 전압을 다시 본래의 전압 레벨로 회복시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  7. 제6 항에 있어서,
    상기 벌크 바이어스 제어부는
    하이 레벨의 상기 파워 다운 신호에 응답하여 턴 온되어 승압 전압을 전달하는 제1 전송 게이트;
    하이 레벨의 상기 노멀 인에이블 신호에 응답하여 턴 온되어 상기 외부 전원 전압을 전달하는 제2 전송 게이트;
    하이 레벨의 상기 오퍼레이팅 인에이블 신호에 응답하여 턴 온되어 오퍼레이팅 전압을 전달하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  8. 제7 항에 있어서,
    상기 내부전압 구동부는
    상기 파워 다운 모드의 경우 상기 승압 전압을 전달받아 상기 제3 PMOS 트랜지스터의 상기 문턱 전압이 상승하여 턴 온이 적게 되고 상기 제2 NMOS 트랜지스터가 턴 온이 적게 되어 상기 구동전류가 감소하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  9. 제8 항에 있어서,
    상기 내부전압 구동부는
    상기 오퍼레이팅 모드의 경우 상기 오퍼레이팅 전압을 전달받아 상기 제3 PMOS 트랜지스터의 상기 문턱 전압이 하강하여 턴 온이 많이 되고 상기 출력 노드의 전압 레벨이 상승하여 신속하게 상기 본래의 전압 레벨을 회복하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
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