KR101559908B1 - 반도체 메모리 장치의 내부전압 발생회로 - Google Patents

반도체 메모리 장치의 내부전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 발생 회로를 공개한다. 이 회로는 동작 모드에 따라 활성화되는 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 구동전류의 크기를 조절하여 공급하는 구동전류 발생부와, 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로 공급되는 상기 구동 전류에 따라 동작하는 비교전압 발생부와, 적어도 2개의 전압들을 인가받아 상기 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 하나의 전압을 선택적으로 벌크 바이어스 전압으로 출력하는 벌크 바이어스 제어부와, 상기 벌크 바이어스 전압에 응답하여 문턱 전압이 제어되고, 상기 비교전압에 응답하여 전류량을 조절하여 출력 노드에 상기 내부 전원 전압을 출력하는 내부전압 구동부를 구비하는 것을 특징으로 한다. 따라서, 감지 신호가 활성화되지 않더라도 명령 신호에 응답하여 미리 제1 승압 신호를 활성화하여 동작 속도를 빠르게 한다.

Description

반도체 메모리 장치의 내부전압 발생회로{Internal voltage generator of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다양한 커맨드에 의한 반도체 메모리 장치의 내부 동작시 소모되는 전류가 달라지는 경우 안정된 내부전압을 신속하게 회복하여 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 내부전압 발생회로에 관한 것이다.
최근의 반도체 메모리 장치는 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 즉, 반도체 메모리 장치의 동작은 외부 전원 전압(VDD)을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 안정화된 후에야 신뢰할 수가 있다. 이러한 내부 전원 전압은 주변 논리 회로나 메모리 셀 어레이 등의 반도체 메모리 장치 전체의 성능을 좌우하는 주요 내부 회로의 전원으로 사용되므로 안정된 정전압 전원을 필요로 한다.
특히, 휴대용 전자제품에 채용되는 반도체 메모리장치는 외부 전원 전압이 인가되면 항상 동작하는 제1 내부 전원전압 발생회로와 액티브시에만 동작하는 제2 내부 전원전압 발생회로를 모두 가지고 있다.
액티브시에는 반도체 메모리 장치가 동작하면서 많은 전류를 소비하므로, 제1 내부 전원전압 발생회로는 전류 구동 능력이 크고 응답 속도가 빨라야 한다. 반면, 스탠바이 시에는 반도체 메모리 장치 내부의 동작시 전류 소모가 매우 작으므로 제2 내부 전원전압 발생회로는 제1 내부 전원전압 발생회로보다 전류 구동능력은 작게 설정되고, 응답 속도도 느리게 설정된다.
한편, 반도체 메모리 장치는 외부로부터 제공되는 다양한 커맨드 신호에 응답하여 액티브 동작, 리드 동작, 또는 프리 차지 동작과 같은 다양한 동작을 수행한다.
반도체 메모리 장치의 내부 동작은 커맨드 신호에 따라 달라지므로, 커맨드 신호에 따라 전력 소비도 달라진다.
실제로 반도체 메모리 장치는 라이트 동작을 수행하는 경우 리드 동작을 수행하는 경우보다 더 많은 내부 회로들이 구동되어 더 많은 파워를 소모한다. 이에 반도체 메모리 장치가 라이트 동작하는 경우 내부 전원전압은 더욱 많이 강하되고, 리드 동작하는 경우 내부 전원전압은 상대적으로 적게 강하된다.
본 발명의 목적은 반도체 메모리 장치의 동작 모드별로 내부전압 구동부의 벌크 바이어스를 조절하여 구동 능력을 개선하고 응답 시간을 효율적으로 감소시키는 반도체 메모리 장치의 내부전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로는 동작 모드에 따라 활성화되는 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 구동전류의 크기를 조절하여 공급하는 구동전류 발생부와, 기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로 공급되는 상기 구동 전류에 따라 동작하는 비교전압 발생부와, 적어도 2개의 전압들을 인가받아 상기 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 하나의 전압을 선택적으로 벌크 바이어스 전압으로 출력하는 벌크 바이어스 제어부와, 상기 벌크 바이어스 전압에 응답하여 문턱 전압이 제어되고, 상기 비교전압에 응답하여 전류량을 조절하여 출력 노드에 상기 내부 전원 전압을 출력하는 내부전압 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 비교전압 발생부는 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 기준전압에 각각 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터와, 상기 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 내부 전원 전압에 각각 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 구비하고, 상기 제2 PMOS트랜지스터와 상기 제2 NMOS트랜지스터의 접점이 상기 제1노드에 접속되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부전압 구동부는 상기 외부 전원 전압을 소스단으로 인가받고, 벌크 단자에 상기 벌크 바이어스 전압을 인가받아 상기 문턱 전압을 조절하며, 게이트 단자로 인가되는 상기 비교전압에 응답하여 드레인단으로 상기 외부 전원 전압을 전달하는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 구동전류 발생부는 일측은 상기 제3노드에 연결되고, 타측은 접지단에 연결되며, 상기 노멀 인에이블 신호의 활성화 구간 동안 제1 구동전류를 발생하는 제3 NMOS트랜지스터와, 일측은 상기 제3노드에 연결되고, 타측은 상기 접지단에 연결되며, 상기 파워 다운 인에이블 신호의 활성화 구간 동안 제2 구동전류를 발생하는 제4 NMOS 트랜지스터와, 일측은 상기 제3노드에 연결되고, 타측은 상기 접지단에 연결되며, 상기 오퍼레이팅 인에이블 신호의 활성화 구간 동안 제3 구동전류를 발생하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 비교전압 발생부는 상기 내부 전원 전압의 전압 레벨이 달라지면, 상기 내부 전원 전압을 원래의 전압 레벨로 회복시키기 위해 상기 비교전압의 전압 레벨을 변화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부전압 구동부는 상기 비교전압에 응답하여 상기 내부 전원 전압을 구동하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 벌크 바이어스 제어부는 상기 파워 다운 인에이블 신호의 활성화 구간 동안 턴 온되어 상기 외부 전원 전압보다 큰 승압 전압을 전달하는 제1 전송 게이트와, 상기 노멀 인에이블 신호의 활성화 구간 동안 턴 온되어 상기 외부 전원 전압을 전달하는 제2 전송 게이트와, 상기 오퍼레이팅 인에이블 신호의 활성화 구간 동안 턴 온되어 상기 외부 전원 전압보다 작은 오퍼레이팅 전압을 전달하는 제3 전송 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부전압 구동부는 상기 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호의 활성화 순서에 따라 상기 문턱 전압을 점점 낮게 설정하는 을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 파워 다운 인에이블신호는 절전 모드에서 활성화되는 신호이고, 상기 오퍼레이팅 인에이블신호는 리드 커맨드가 입력된 후 버스트 리드 구간동안 활성화되는 신호이며, 상기 노멀 인에이블신호는 상기 오퍼레이팅 인에이블신호의 활성화 구간을 제외하고, 액티브 커맨드가 입력된 후 프리 차지 커맨드가 입력될 때까지 활성화되는 신호인 것을 특징으로 한다.
삭제
본 발명의 반도체 메모리 장치의 내부전압 발생회로는 파워 다운 모드에서 구동 전류를 감소시켜 소모되는 DC 전류를 줄일 수 있고 오퍼레이팅 모드에서 내부 전압 레벨이 순간적으로 하강할 때 내부 전압 레벨을 신속하게 원상 복구하여 반도체 메모리 장치의 응답성을 증가시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부전압 발생회로를 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로 및 주변 회로들의 블록도로서, 비교전압 발생부(100), 내부전압 구동부(200), 구동전류 발생 부(300), 승압 전압 발생부(220), 오퍼레이팅 전압 발생부(240), 벌크 바이어스 제어부(260)를 구비한다.
비교전압 발생부(100)는 PMOS 트랜지스터들(P1,P2)과 NMOS 트랜지스터들(N1, N2)로 구성되고, 내부전압 구동부(200)는 PMOS 트랜지스터(P3)로 구성된다. 또한, 구동전류 발생부(300)는 NMOS 트랜지스터들(N3,N4,N5)로 구성되고, 벌크 바이어스 제어부(260)는 전송 게이트(TG1,TG2,TG3)들 및 인버터(IN1,IN2,IN3)들로 구성된다.
좀 더 구체적으로 비교전압 발생부(100)를 살펴보면, PMOS 트랜지스터들(P1, P2) 각각의 소오스 단자에는 공통적으로 외부 전원 전압(VDD)이 인가되고, PMOS트랜지스터(P1)는 NMOS 트랜지스터(N1)와 직렬 연결되며, PMOS 트랜지스터(P2)는 NMOS 트랜지스터( N2)와 직렬 연결된다. 또한, NMOS트랜지스터(N1,N2)들의 소오스 단자는 공통적으로 접지단에 연결된다.
한편, NMOS 트랜지스터(N1)의 게이트 단자에는 기준 전압(Vref)이 인가되고, NMOS 트랜지스터(N2)의 게이트 단자에는 내부 전원 전압(VINT)이 인가된다. 또한, PMOS 트랜지스터들(P1, P2)의 게이트 단자는 서로 연결됨과 아울러, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 사이에 연결된다.
내부전압 구동부(200)는 소오스 단자로 외부 전원 전압(VDD)을 인가받고, 벌크 단자로 벌크 바이어스 전압(Vb)을 인가받아 벌크-소오스 전압의 크기에 따라 문턱 전압을 조절하며, 게이트 단자로 인가되는 비교전압에 응답하여 외부 전원 전압(VDD)을 전달하는 PMOS 트랜지스터(P3)를 구비한다.
구동전류 발생부(300)를 살펴보면, NMOS트랜지스터(N1)와 직렬로 연결되고, 노멀 인에이블 신호(EN_nor)에 응답하여 턴-온되는 NMOS트랜지스터(N3)와, 파워 다운 인에이블 신호(EN_pd)에 응답하여 턴-온되는 NMOS 트랜지스터(N4)와, NMOS트랜지스터(N2)와 직렬로 연결되고, 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 턴-온되는 NMOS 트랜지스터(N5)를 구비한다.
벌크 바이어스 제어부(260)는 하이 레벨의 파워 다운 인에이블 신호(EN_pd)에 응답하여 턴 온되어 승압 전압(Vpp)을 전달하는 제1 전송 게이트(TG1)와, 하이 레벨의 노멀 인에이블 신호(EN_nor)에 응답하여 턴 온되어 외부 전원 전압(VDD)을 전달하는 제2 전송 게이트(TG2)와, 하이 레벨의 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 턴 온되어 오퍼레이팅 전압(Vop)을 전달하는 제3 전송 게이트(TG3)를 구비한다. 또한, 인에이블 신호(EN_pd, EN_nor, EN_op)들을 각각 반전하여 대응하는 전송 게이트(TG1 내지 TG3)의 PMOS 트랜지스터 게이트 단자에 인가하는 인버터들(IN1 내지 IN3)을 구비한다.
도 1을 참조하여 각 블록들의 기능을 설명하면 다음과 같다.
비교전압 발생부(100)는 기준 전압(Vref)과 내부 전원 전압(VINT)을 비교하여 그 비교 결과에 따라 차동 증폭되는 제2 노드(nd2)의 전압을 비교전압(COM)으로서 출력한다.
내부전압 구동부(200)는 PMOS트랜지스터(P3)의 소오스 단자로 외부 전원 전압(VDD)을 인가받아 게이트 단자로 인가되는 비교전압(COM)에 응답하여 소오스 전류를 조절한다. 여기서, PMOS트랜지스터(P3)의 문턱 전압은 동작 모드별로 다른 크기로 인가되는 벌크 바이어스 전압(Vb)에 따라 달라진다.
승압 전압 발생부(220)는 외부 전원 전압(VDD)을 전하 펌핑하여 외부 전원 전압(VDD)보다 더 높은 전압 레벨을 갖는 승압 전압(Vpp)을 생성한다.
오퍼레이팅 전압 발생부(240)는 외부 전원 전압(VDD)을 인가받아 외부 전원 전압(VDD)을 문턱 전압만큼 감소시킨 오퍼레이팅 전압(Vop)을 생성한다.
벌크 바이어스 제어부(260)는 승압 전압(Vpp), 외부 전원 전압(VDD), 오퍼레이팅 전압(Vop)을 인가받아 파워 다운 인에이블 신호(EN_pd), 노멀 인에이블 신호(EN_nor) 및 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 승압 전압(Vpp), 외부 전원 전압(VDD), 오퍼레이팅 전압(Vop) 중 어느 하나를 벌크 바이어스 전압(Vb)으로 출력한다.
구동전류 발생부(300)는 NMOS 트랜지스터(N3)에서 노멀 인에이블 신호(EN_nor)에 응답하여 제 1 구동전류(Inor)를 발생하고, NMOS 트랜지스터(N4)에서 파워 다운 인에이블 신호(EN_pd)에 응답하여 제 2 구동전류(Ipd)를 발생하며, NMOS 트랜지스터(N5)에서 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 제 3 구동전류(Iop)를 발생한다. 여기서, 제1 내지 제3 구동전류(Inor, Ipd, Iop) 중 제2 구동전류(Ipd)가 제일 작고, 제1 구동전류(Inor)는 제2 구동전류(Ipd)보다 크며, 제3 구동전류(Iop)가 제일 크다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 동작 타이밍도로서, 커맨드 신호(CMD), 워드 라인 인에이블 신호(WLEN), 파워 다운 인에이블 신호(EN_pd), 노멀 인에이블 신호(EN_nor), 오퍼레이팅 인에이블 신호(EN_op), 내부 전원 전압(VINT) 및 전류 소모량(I_diss)을 나타낸다.
또한, 도2는 액티브 커맨드(Act), 리드 커맨드(Read), 프리 차지 커맨드(Pre)가 순차적으로 입력되는 경우를 도시한다.
워드 라인 인에이블 신호(WLEN)는 초기에는 로우 레벨이었다가 액티브 커맨드(Act)에 응답하여 시점(T1)에 하이 레벨로 활성화되고, 프리 차지 커맨드 (Pre)에 응답하여 시점(T5)에 다시 로우 레벨로 비활성화된다.
파워 다운 인에이블 신호(EN_pd)는 초기에는 하이 레벨이었다가 액티브 커맨드 (Act)에 응답하여 시점(T2)에 로우 레벨로 비활성화되고, 프리 차지 커맨드(Pre)에 응답하여 시점(T5)에 다시 하이 레벨로 활성화된다. 즉, 파워 다운 인에이블 신호(EN_pd)는 반도체 메모리 장치가 프리 차지되고, 액티브 커맨드(Act)가 입력되기 전까지, 즉, 반도체 메모리 장치의 스탠바이 상태에서 활성화되는 신호이다. 여기서, 파워 다운 인에이블 신호(EN_pd)는 파워 다운 모드 시 활성화된다.
오퍼레이팅 인에이블 신호(EN_op)는 초기에는 로우 레벨이었다가 리드 커맨드(Read)에 응답하여 시점(T3)에 하이 레벨로 활성화되고, 소정의 버스트 리드(Burst Read) 구간 동안 활성화 상태를 유지하며, 버스트 리드 구간이 경과된 시점(T4)에 다시 로우 레벨로 비활성화된다. 즉, 오퍼레이팅 인에이블 신호(EN_op)는 버스트 리드 구간 동안 활성화되는 신호이다. 여기서, 오퍼레이팅 인에이블 신호(EN_op)는 오퍼레이팅 모드 시 활성화된다.
노멀 인에이블 신호(EN_nor)는 초기에는 로우 레벨이었다가 액티브 커맨드(Act)에 응답하여 시점(T2)에 하이 레벨로 천이되고, 리드 커맨드(Read)에 응답하여 시점(T3)에 다시 로우 레벨로 천이되며 시점(T4)에 하이 레벨로 천이되고 프리 차지 커맨드(Pre)에 응답하여 시점(T5)에 다시 로우 레벨로 천이된다. 즉, 노멀 인에이블 신호(EN_nor)는 액티브 커맨드(Act)에 응답하여 하이레벨로 천이되고, 프리 차지 커맨드(Pre)에 응답하여 로우레벨로 천이되되, 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 버스트 리드 구간 동안은 로우레벨로 비활성화된다. 여기서, 노멀 인에이블 신호(EN_nor)는 노멀 모드 시 활성화된다.
벌크 바이어스 전압(Vb)은 액티브 커맨드(Act)가 입력되기 전, 파워 다운 인에이블 신호(EN_pd)의 활성화 구간에서 승압 전압(Vpp) 레벨로 출력되고, 노멀 인에이블 신호(EN_nor)의 활성화 구간에서는 외부 전원 전압(VDD) 레벨로 출력된다. 또한, 오퍼레이팅 인에이블 신호(EN_op)의 활성화 구간에서는 오퍼레이팅 전압(Vop) 레벨로 출력된다.
한편, 전류 소모량(I_diss)은 파워 다운 모드 구간에서는 0.1mA가 소모되고, 노멀 모드 구간에서는 5mA가 소모되며, 오퍼레이팅 모드 구간에서는 100mA가 소모된다.
내부 전원 전압(VINT)은 초기에 1.3V를 유지하다가 액티브 커맨드(ACT)가 입력되어 반도체 메모리 장치의 내부 회로들이 동작하는 시점, 즉, 노멀 인에이블 신호(EN_nor)가 활성화되는 시점(T2)부터 감소하기 시작하여 시점(T2-1)에 1.25V까지 감소하는 파워 딥 현상이 발생한 후 다시 상승하기 시작하여 시점(T2-2)에 1.3V로 다시 회복된다. 즉, 내부 전원 전압(VINT)은 시점(T2)으로부터 t1 시간 경과 후 다시 1.3V를 회복한다. 또한, 내부 전원 전압(VINT)은 리드 커맨드(Read)가 입력되어 반도체 메모리 장치가 리드 동작을 시작하는 시점, 즉, 오퍼레이팅 인에이블 신호(EN_op)가 활성화되는 시점(T3)부터 다시 감소하기 시작하여 시점(T3-1)에 1.25V까지 감소하는 파워 딥 현상이 발생한다. 이후 다시 상승하기 시작하여 시점(T3-4)에 1.3V를 다시 회복한다. 즉, 내부 전원 전압(VINT)은 시점(T3)으로부터 t2 시간 경과 후 다시 1.3V를 회복한다. 여기서, t2 시간은 t1 시간보다 더 짧다. 여기서, 제시된 내부 전원 전압(VINT)의 수치들은 하나의 실시 예를 나타낸 것일 뿐, 내부 전원 전압(VINT)이 이 수치들에 한정되는 것은 아니다.
삭제
도 3은 본 발명의 반도체 메모리 장치의 내부 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프로서, 도 2의 오퍼레이팅 모드 구간 중에서 시간(T3~T3-5)을 확대하여 나타낸 것이다.
(1)그래프는 시간의 경과에 따른 내부 전원 전압(VINT)의 변화이고, (2)그래프는 시간의 경과에 따른 비교전압 발생부(100)의 비교전압(COM)의 변화이며, (3)그래프는 시간의 경과에 따른 벌크 바이어스 제어부(260)의 벌크 바이어스 전압(Vb)의 변화이고, (4)그래프는 시간의 경과에 따른 내부전압 구동부(200)에 공급되는 내부 전류(Iint)의 변화에 대한 종래의 시뮬레이션 결과(A)와 본 발명의 시뮬레이션 결과(B)를 나타낸다.
(1)그래프에서 내부 전원 전압(VINT)이 초기에 1.3V 였다가 시점(T1)에 급격한 전압 강하되면 (2)그래프에서 비교전압(COM) 은 시점(T1)부터 서서히 감소하기 시작한다.
또한, (3)그래프에서 벌크 바이어스 전압(Vb)이 초기에 1.3V 였다가 시점(T3)부터 하강하기 시작하면 (4)그래프에서 내부 전류(Iint)는 서서히 증가하다가 벌크 바이어스 전압(Vb)이 시점(T3-1)에 급격하게 전압 강하하면, 내부 전류(Init)는 순간적으로 급격하게 증가한 후 다시 완만하게 증가한다.
종래의 시뮬레이션 결과(A)에서는 벌크 바이어스 전압(Vb)이 시점(T3-1)에 급격하게 전압 강하될 때에도 내부 전류(Init)는 일정하게 증가한다. 반면, 본 발명의 시뮬레이션 결고(B)에서는 시점(T3-1)에 내부 전류(Init)가 한 차례 급격하게 증가한 후 서서히 증가한단다. 이에 따라, 본 발명에서는 내부 전류(Init)가 17.8 mA로 측정되고, 종래에는 12.6 mA가 측정됨에 따라 내부 전류(Init)가 무려 5.2 mA만큼 증가된다.
도 1 내지 도 3을 참조하여 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부 전압 발생 회로의 동작을 설명하면 다음과 같다.
반도체 메모리 장치의 내부 회로들이 동작하면, 내부 전류(Iint)의 소비가 순간적으로 증가하여 내부 전원 전압(VINT)의 전압 레벨이 기준 전압(Vref)에 비해 순간적으로 낮아지는 파워 딥 현상이 발생한다.
이 때, 내부전압 발생회로는 감소한 내부 전원 전압(VINT)과 기준 전압(Vref)의 차이를 감지하여 내부 전원 전압(VINT)을 기준 전압(Vref) 레벨로 회복시킨다. 여기서,내부 전원 전압(VINT)을 회복하기까지 소요되는 전압 회복 시간이 빠를수록 유리하며, 낮아진 내부 전원 전압(VINT)을 빨리 원상태로 회복시켜야 반도체 메모리 장치의 오동작을 방지할 수 있다.
먼저, 반도체 메모리 장치의 내부전압 발생회로가 동작을 수행하지 않는 파워 다운 모드의 경우, 내부전압 발생회로에 연결된 내부 회로들은 내부전압(VINT)을 사용하지 않으므로, 내부전압(VINT)은 동일한 레벨을 유지한다.
이에 따라, 비교전압 발생부(100)도 이전과 동일한 전압 레벨로 비교전압(COM)을 유지한다.
한편, 벌크 바이어스 제어부(260)는 하이레벨로 활성화되는 파워 모드 인에이블신호(EN_pd)에 응답하여 제1 전달게이트(TG1)를 통해 외부 전원 전압(VDD)보다 큰 승압전압(Vpp)을 출력하므로, 내부 전압 구동부(200)의 PMOS트랜지스터(P3)의 문턱 전압은 더욱 높아져 PMOS트랜지스터(P3)를 통해 흐를 수 있는 누설 전류를 줄인다. 즉, 내부전압 구동부(200)가 파워 다운 모드에서 벌크 바이어스 제어부(260)로부터 승압 전압(Vpp)을 전달받는 경우 PMOS 트랜지스터(P3)의 벌크-소오스 전압은 양수가 되어 트랜지스터의 백 바이어스 고유 특성상 문턱 전압이 상승함에 따라 내부 전류(Iint)가 감소한다.
다음, 액티브 커맨드(Act)가 입력되면, 노멀 모드가 되어 내부전압 발생회로에 연결된 내부 회로들이 내부전압(VINT)을 인가받아 동작을 개시한다. 이때, 내부전압(VINT)은 내부 회로들의 전력 소비에 의해 도 2에서 보는 바와 같이, 시점(T2)에 순간적으로 전압 강하된다.
액티브 커맨드(Act)가 인가되면, 도2에 도시된 바와 같이,워드 라인 인에이블 신호(WLEN)는 시점(T1)에 하이 레벨로 활성화되고, 소정 구간 경과 후 노멀 인에이블 신호(EN_nor)가 활성화된다. 이때, 전류 소비가 큰 직류 전압 발생기들이 동작을 하게 되므로, 내부 전원 전압(VINT)은 시점(T2)에 급격하게 전압 강하를 일으킨다. 한편, 구동전류 발생부(300)의 NMOS트랜지스터(N3)는 활성화된 노멀 인에이블 신호(EN_nor)에 응답하여 턴-온되어 제1 구동전류(Inor)를 발생시킨다. 반면, NMOS트랜지스터(N4)는 비활성화된 파워 다운 인에이블신호(EN_pd)에 응답하여 턴-오프된다.
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비교전압 발생부(100)는 기준 전압(Vref)과 전압 강하된 내부 전원 전압(VINT)을 인가받아 차동 증폭하여 제2 노드(nd2)에 비교전압(COM)을 출력한다. 이때, 순간적으로 낮아진 내부 전원 전압(VINT)의 전압 레벨로 인해 NMOS 트랜지스터(N2)를 통해 흐르는 씽크 전류가 감소하게 되면, 제1 노드(nd1)의 전압 레벨은 상승하게 된다.
제1 노드(nd1)의 전압 레벨이 상승하면, 제1 노드(nd1)의 전압에 응답하여 PMOS 트랜지스터(P1)도 턴 온이 적게 되어 비교전압(COM)은 서서히 작아진다.
이에 따라, PMOS트랜지스터(P3)는 비교전압(COM)에 응답하여 턴-온 정도가 증가하므로, 유입되는 내부 전류(Iint)가 증가하여 1.25V까지 감소된 내부 전원 전압(VINT)은 시점(T2-2)에 1.3V로 원상 회복된다. 즉, 노멀 모드 시작 시 전압 강하된 내부 전원 전압(VINT)은 t1 시간만에 원상태를 회복하게 된다.
한편, 벌크 바이어스 제어부(260)는 노멀 모드에서 활성화되는 노멀 인에이블 신호(EN_nor)에 응답하여 제2 전송 게이트(TG2)를 통해 외부 전원 전압(VDD)을 출력한다. 따라서, PMOS트랜지스터(P3)에 인가되는 벌크 바이어스 전압(Vb)은 승압전압(Vpp)에서 외부 전원 전압(VDD)으로 바뀌게 되어 PMOS트랜지스터(P3)의 문턱 전압은 파워 모드 시에 비해 작아진다. 즉, 내부전압 구동부(200)가 노멀 모드에서 외부 전원 전압(VDD)을 인가받는 경우 PMOS 트랜지스터(P3)의 벌크-소오스 전압은 양수에서 "0"이 되어 문턱 전압이 소폭 하강함에 따라 PMOS 트랜지스터(P3)가 턴 온이 중간 정도가 되고, 내부 전원 전압(VINT)은 서서히 증가한다.
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이와 같이, 내부전압 구동부(200)의 PMOS 트랜지스터(P3)는 벌크 단자에 벌크 바이어스 전압(Vb)을 전달받아 벌크-소오스 전압의 크기에 따라 문턱 전압이 조절되며, 비교전압(COM)에 응답하여 내부 전원 전압(VINT)의 크기를 조절한다.
다음, 리드 커맨드(Read)가 입력되면 오퍼레이팅 모드가 시작되고, 반도체 메모리 장치의 내부 회로들은 더 많은 전력을 필요로 하게 되므로, 순간적으로 많은 내부 전류(Iint)가 내부 회로들로 유입된다. 따라서, 오퍼레이팅 인에이블 신호(EN_op)가 활성화되면 순간적으로 내부 전원 전압(VINT)이 전압 강하된다.
이때, 벌크 바이어스 제어부(260)는 활성화된 오프레이팅 인에이블 신호(EN_op)에 응답하여 제3 전달게이트(TG3)를 통해 외부 전원 전압(VDD)보다 작은 오퍼레이팅 전압(Vop)을 출력한다. 이에 따라, 내부전압 구동부(200)의 PMOS트랜지스터(P3)의 문턱 전압은 노멀 모드 시보다 더 작아진다.
한편, 비교전압 발생부(100)는 순간적으로 작아진 내부 전원 전압(VINT)으로 인해 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 NMOS트랜지스터(N2)를 통해 흐르는 씽크 전류가 감소하게 된다. 이에 따라, 제1 노드(nd1)의 전압은 상승하게 되고, 제1 노드(nd1)의 전압에 응답하여 PMOS 트랜지스터(P1)도 턴 온이 적게 되어 비교전압(COM)은 도 3에 도시된 바와 같이, 서서히 작아진다. 여기서, PMOS트랜지스터(P3)의 문턱 전압은 노멀 모드 시에 비해 더 작은 상태로 PMOS트랜지스터(P3)는 비교전압(COM)에 응답하여 노멀 모드 시에 비해 더 많이 턴-온되므로, 도2에 도시된 바와 같이, 순간적으로 전압 강하된 내부 전원 전압(VINT)이 원래 레벨로 회복되는 시간(t2)이 노멀 모드에서의 회복 시간(t1)보다 더 짧다. 이는 노멀 모드 시에 비해 오퍼레이팅 모드 시에 비교전압 발생부(100)의 응답성이 더 증대되었기 때문이다.
또한, 내부 전원 전압(VINT)의 전압 강하가 일어나면 비교전압 발생부(100)는 시점(T3)에서 제3 NMOS 트랜지스터(N5)가 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 턴 온되어 노멀 모드에서의 제 1 구동전류(Inor)보다 더 많은 제 3 구동전류(Iop)가 접지단으로 흐르게 된다.
내부전압 구동부(200)가 오퍼레이팅 모드에서 벌크 바이어스 제어부(260)로부터 오퍼레이팅 전압(Vop)을 전달받는다면, PMOS 트랜지스터(P3)의 벌크-소오스 전압은 음수가 되어 문턱 전압이 크게 하강한다. 따라서, PMOS 트랜지스터(P3)가 턴 온이 많이 되어 내부 전원 전압(VINT)에 파워 딥이 발생하더라도 노멀 모드에서의 파워 딥의 경우보다 더 빠르게 회복된다.
도 3의 (3)그래프 및 (4)그래프를 참조하면, 벌크 바이어스 전압(Vb)이 시점(T3)부터 시점(T3-1)까지 급격히 전압 강하시켜 내부 전류(Init)도 시점(T3-1)부터 소정 구간 급격하게 증가시킨다. 실제로 시점(T3-3)에서 측정된 내부전압 구동부(200)에 공급되는 내부 전류(Iint)는 본 발명에서는 17.8 mA이고, 종래에서는 12.6 mA로서 무려 5.2 mA의 전류 증가 효과가 있게 된다.
여기에서 내부 전류(Iint)는 비교전압 발생부(100)의 응답성을 조절하는 역할을 수행하는 것으로, 내부 전류(Iint)가 증가할수록 비교전압 발생부(100)의 응답성은 증대되고, 내부 전류(Iint)가 감소할수록 비교전압 발생부(100)의 응답성은 저하된다.
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한편, 구동전류 발생부(300)는 파워 다운 인에이블 신호(EN_pd)에 응답하여 제 2 구동전류(Ipd)를 발생하고, 오퍼레이팅 인에이블 신호(EN_op)에 응답하여 제 3 구동전류(Iop)를 발생시킨다.
즉, 구동전류 발생부(300)는 파워 다운 인에이블신호(EN_pd)가 활성화되면, 파워 다운 모드로 판단하고, 제1 내지 제3 구동전류(Inor, Ipd, Iop) 중 가장 작은 제2 구동전류(Ipd)를 발생시키고, 노멀 인에이블신호(EN_nor)가 활성화되면, 노멀 모드로 판단하여 제1 내지 제3 구동전류(Inor, Ipd, Iop) 중 중간 크기인 제1 구동전류(Inor)를 발생한다. 한편, 오퍼레이팅 인에이블신호(EN_op)가 활성화되면, 비교전압 발생부(100)와 내부전압 구동부(200)의 동작 특성을 개선해야 하는 구간으로 판단하여 가장 큰 제3 구동전류(Iop)를 발생한다.
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따라서, 비교전압 발생부(100)의 소모 전류(I_diss)는 시뮬레이션 결과 절전 단계인 파워 다운 모드에서 제2 구동전류(Ipd)값인 1 uA가 되고, 전류 소모 중간 단계인 노멀 모드에서는 제1 구동전류(Inor)인 10 uA가 된다.
즉, 내부전압 구동부(200)가 파워 다운 모드에서 벌크 바이어스 제어부(260)로부터 승압 전압(Vpp)을 전달받는 경우 PMOS트랜지스터(P3)의 문턱 전압이 증가하여 내부 전원 전압(VINT) 전압 레벨이 감소하여 NMOS 트랜지스터(N2)가 턴 온이 적게 되어 NMOS트랜지스터(N2)를 통해 흐르는 씽크 전류가 감소하게 된다.
이에 따라, 구동전류 발생부(300)의 NMOS 트랜지스터(N4)에 소모되는 전류가 감소함으로써 파워 다운 모드에서 소모되는 전류를 줄일 수 있다.
한편, 반응 특성 개선 단계인 오퍼레이팅 모드에서는 제3 구동전류(Iop) 값인 300 uA가 된다. 즉, 내부전압 구동부(200)가 오퍼레이팅 모드에서 벌크 바이어스 제어부(260)로부터 오퍼레이팅 전압(Vop)을 전달받는 경우 내부 전원 전압(VINT) 이 증가하여 NMOS 트랜지스터(N2)를 통해 흐르는 씽크 전류가 증가하게 된다.
이에 따라, 구동전류 발생부(300)의 NMOS 트랜지스터들(N3 내지 N5)에 소모되는 전류가 증가하기는 하지만 내부 전원 전압(VINT)의 전압 레벨이 빠르게 원상 복구됨으로써 오퍼레이팅 모드에서 비교전압 발생부(100)의 응답성은 증대된다.
이와 같이, 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 내부 전압 발생 회로는 동작 모드별로 내부전압 구동부(200)의 PMOS트랜지스터(P3)에 인가되는 벌크 바이어스 전압(Vb)을 제어함으로써, PMOS트랜지스터(P3)를 흐르는 내부 전류(Iint)를 조절하여 노멀 모드나 오퍼레이팅 모드에서 순간적으로 감소하게 되는 내부 전류(Iint)를 빠르게 원상 복귀시킬 수 있다. 이에 따라, DC 전류 소모량을 감소시키고 반도체 메모리 장치의 내부전압 발생회로의 동작 특성을 개선한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로 및 주변 회로들의 블록도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 내부 전압 발생 회로에서 파워 딥 현상이 발생했을 때의 시뮬레이션 그래프이다.

Claims (9)

  1. 동작 모드에 따라 활성화되는 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 구동전류의 크기를 조절하여 공급하는 구동전류 발생부;
    기준 전압 및 내부 전원 전압을 인가받아 양 전압들의 차이에 따라 결정되는 제1 노드의 전압에 응답하여 차동 증폭된 비교전압을 제2 노드로 출력하고, 제3 노드로 공급되는 상기 구동 전류에 따라 동작하는 비교전압 발생부;
    적어도 2개의 전압들을 인가받아 상기 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호에 응답하여 하나의 전압을 선택적으로 벌크 바이어스 전압으로 출력하는 벌크 바이어스 제어부; 및
    상기 벌크 바이어스 전압에 응답하여 문턱 전압이 제어되고 상기 비교전압에 응답하여 전류량을 조절하여 출력 노드에 상기 내부 전원 전압을 출력하는 내부전압 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  2. 제1 항에 있어서,
    상기 비교전압 발생부는
    외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 기준전압에 각각 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터;
    상기 외부 전원 전압과 상기 제3노드사이에 직렬 연결되고, 게이트 단자가 상기 제1노드 및 상기 내부 전원전압에 각각 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 구비하고,
    상기 제2 PMOS트랜지스터와 상기 제2 NMOS트랜지스터의 접점이 상기 제1노드에 접속되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  3. 제1 항에 있어서,
    상기 내부전압 구동부는
    외부 전원 전압을 소스단으로 인가받고, 벌크 단자에 상기 벌크 바이어스 전압을 인가받아 상기 문턱 전압을 조절하며, 게이트 단자로 인가되는 상기 비교전압에 응답하여 드레인단으로 상기 외부 전원 전압을 전달하는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  4. 제1 항에 있어서,
    상기 구동전류 발생부는
    일측은 상기 제3노드에 연결되고, 타측은 접지단에 연결되며, 상기 노멀 인에이블 신호의 활성화 구간 동안 제1 구동전류를 발생하는 제3 NMOS트랜지스터;
    일측은 상기 제3노드에 연결되고, 타측은 상기 접지단에 연결되며, 상기 파워 다운 인에이블 신호의 활성화 구간 동안 제2 구동전류를 발생하는 제4 NMOS 트랜지스터;
    일측은 상기 제3노드에 연결되고, 타측은 상기 접지단에 연결되며, 상기 오퍼레이팅 인에이블 신호의 활성화 구간 동안 제3 구동전류를 발생하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  5. 제1 항에 있어서,
    상기 비교전압 발생부는
    상기 내부 전원 전압의 전압 레벨이 달라지면, 상기 내부 전원 전압을 원래의 전압 레벨로 회복시키기 위해 상기 비교전압의 전압 레벨을 변화시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  6. 제5 항에 있어서,
    상기 내부전압 구동부는
    상기 비교전압에 응답하여 상기 내부 전원 전압을 구동하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  7. 제1 항에 있어서,
    상기 벌크 바이어스 제어부는
    상기 파워 다운 인에이블 신호의 활성화 구간 동안 턴 온되어 외부 전원 전압보다 큰 승압 전압을 전달하는 제1 전송 게이트;
    상기 노멀 인에이블 신호의 활성화 구간 동안 턴 온되어 상기 외부 전원 전압을 전달하는 제2 전송 게이트;
    상기 오퍼레이팅 인에이블 신호의 활성화 구간 동안 턴 온되어 상기 외부 전원 전압보다 작은 오퍼레이팅 전압을 전달하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  8. 제1 항에 있어서,
    상기 내부전압 구동부는
    상기 파워 다운 인에이블신호, 노멀 인에이블신호 및 오퍼레이팅 인에이블신호의 활성화 순서에 따라 상기 문턱 전압을 점점 낮게 설정하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  9. 제1 항에 있어서,
    상기 내부전압 구동부는
    상기 파워 다운 인에이블신호는 절전 모드에서 활성화되는 신호이고, 상기 오퍼레이팅 인에이블신호는 리드 커맨드가 입력된 후 버스트 리드 구간동안 활성화되는 신호이며, 상기 노멀 인에이블신호는 상기 오퍼레이팅 인에이블신호의 활성화 구간을 제외하고, 액티브 커맨드가 입력된 후 프리 차지 커맨드가 입력될 때까지 활성화되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
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