JP4386619B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4386619B2 JP4386619B2 JP2002144869A JP2002144869A JP4386619B2 JP 4386619 B2 JP4386619 B2 JP 4386619B2 JP 2002144869 A JP2002144869 A JP 2002144869A JP 2002144869 A JP2002144869 A JP 2002144869A JP 4386619 B2 JP4386619 B2 JP 4386619B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- level
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
この発明は内部電圧を発生する内部電圧発生回路を内蔵する半導体装置に関し、特に、複数の外部電源電圧および複数のインターフェイスの仕様に対しても、外部電源電圧に従って安定に内部電圧を生成することのできる内部電圧発生回路に関する。
【0002】
【従来の技術】
図36は、従来のダイナミック・ランダム・アクセス・メモリ(DRAM)のアレイ部の構成を概略的に示す図である。図36において、ビット線BLおよびZBLとワード線WLの交差部に対応してメモリセルMCが配置される。図36においては、ビット線BLとワード線WLの交差部に対応して配置されるメモリセルMCを代表的に示す。
【0003】
一般に、メモリアレイにおいては、メモリセルMCは、行列状に配列され、各メモリセル行に対応してワード線WLが配置される。また、各メモリセル列に対応してビット線BLおよびZBLの対が配置される。ビット線対の一方のビット線とワード線との交差部に対応してメモリセルが配置される。ビット線BLおよびZBLに相補データが転送される。
【0004】
メモリセルMCは、電荷の形態で情報を記憶するメモリキャパシタMQと、ワード線WL上の信号電圧に従ってメモリセルキャパシタMQを対応のビット線BL(またはZBL)に結合するアクセストランジスタMTを含む。アクセストランジスタMTは、通常、NチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成され、そのバックゲートに負のバイアス電圧Vbbが与えられる。負のバイアス電圧VbbをアクセストランジスタMTのバックゲートに与えることにより、アクセストランジスタMTのしきい値電圧の安定化、信号線と基板領域との間の寄生容量の低減およびアクセストランジスタMTのドレイン/ソースの接合容量の低減を図る。
【0005】
ビット線BLおよびZBLに対し、スタンバイ状態時に、ビット線BLおよびZBLをビット線プリチャージ電圧Vblレベルにプリチャージしかつイコライズするビット線イコライズ回路BPEと、活性化時、ビット線BLおよびZBLの電圧を差動増幅しかつラッチするセンスアンプSAが設けられる。
【0006】
このセンスアンプSAに対し、センスアンプ活性化信号/SAPの活性化時導通し、センスアンプSAのハイレベル電源ノードを、アレイ電源電圧Vddsを伝達するセンス電源線に結合するセンス活性化トランジスタASPTと、センスアンプ活性化信号SANの活性化時導通し、活性化時、センスアンプSAのローレベル電源ノードを、接地電圧Vssに伝達するセンス接地線に結合するセンスアンプ活性化トランジスタASNTが設けられる。
【0007】
ビット線イコライズ回路BPEは、アレイ電源電圧Vddsの中間電圧(Vdds/2)のビット線プリチャージ電圧Vblをビット線イコライズ指示信号BLEQに従って、ビット線BLおよびZBLに伝達する。
【0008】
ワード線WLは、選択時、アレイ電源電圧Vddsよりも高い電圧レベルの高電圧Vppレベルに駆動される。選択ワード線WLを高電圧Vppレベルに駆動することにより、メモリセルMCのアクセストランジスタMTのしきい値電圧損失を伴うことなく、メモリキャパシタMQの記憶ノードにアレイ電源電圧VddsレベルのHデータを格納する。
【0009】
メモリキャパシタMQは、データを記憶するストレージノードと対向する電極ノード(セルプレートノード)に、一定のセルプレート電圧Vcpを受ける。通常、セルプレート電圧Vcpも、ビット線プリチャージ電圧Vblと同様、アレイ電源電圧Vddsの中間電圧(Vdds/2)の電圧レベルである。
【0010】
上述のように、DRAMにおいては、それぞれ電圧レベルの異なる複数種類の電圧が用いられる。これらの複数種類の電圧を外部で発生してDRAMに与える場合、システムの規模が大きくなり、また外部配線の損失により、システム全体の消費電流も増大する。また、DRAMにおいても、電源端子数が増大するため、そのパッケージのサイズが増大する。したがって、一般に、これらの複数種類の電圧は、DRAM内部で生成される。
【0011】
図37は、DRAMの内部電圧に関連する部分の構成を概略的に示す図である。図37において、DRAMは、行列状に配列する複数のメモリセル(図36のメモリセルMC)を有するメモリセルアレイ902と、外部からのコマンドCMDに従って、コマンドCMDが指定する動作モードを実現するための動作制御信号を生成する制御回路904と、制御回路904の制御の下に活性化され、外部からの行アドレス信号RAに従ってメモリセルアレイ902のアドレス指定された行に対応して配置されたワード線を選択状態へ駆動するための行選択回路906と、制御回路904により選択的に活性化され、活性化時、行選択回路906により選択された行上のメモリセルのデータを検知し増幅しかつラッチするセンスアンプ群908と、制御回路904の制御の下に動作し、活性化時、外部からの列アドレス信号CAに従ってメモリセルアレイ902のアドレス指定された列に対応するメモリセルを選択する列選択回路910と、活性化時、外部電源電圧EXVDDに従って各種内部電圧Vpp、Vbb、Vbl、Vcp、Vdds、およびVddpを生成する内部電圧発生回路900を含む。
【0012】
内部電圧発生回路900からの周辺電源電圧Vddpは、制御回路904および行選択回路906へ与えられる。内部電圧発生回路900からの高電圧Vppは、また、行選択回路906へ与えられる。
【0013】
行選択回路906においては、周辺電源電圧Vddpを動作電源電圧として受ける行デコード回路により行選択信号が生成され、この行選択信号に従って、選択された行に対応して配置されたワード線へ、ワードドライバにより高電圧Vppレベルのワード線選択信号が伝達される。
【0014】
メモリセルアレイ902へは、ビット線プリチャージ電圧Vbl、セルプレート電圧Vcp、およびメモリセルアレイ902の基板領域に印加される負のバイアス電圧Vbbが与えられる。センスアンプ群908へは、センス電源線を介してアレイ電源電圧Vddsが動作電源電圧として与えられる。
【0015】
列選択回路910へは、通常、周辺電源電圧Vddpが動作電源電圧として与えられる。しかしながら、この列選択回路910が出力する列選択信号が、アレイ電源電圧Vddsレベルであってもよい。通常、周辺電源電圧Vddpは、アレイ電源電圧Vddsよりも高い電圧レベルである。
【0016】
制御回路904等の周辺回路を周辺電源電圧Vddpで動作させかつメモリセルアレイ902に関連するセンスアンプ群908をアレイ電源電圧Vddsに従って動作させることにより、周辺回路を高速動作させて高速アクセスを実現し、またメモリセルのアクセストランジスタおよびメモリセルキャパシタの絶縁耐圧を保証して安定にデータを記憶する。
【0017】
半導体装置においては、システム規模が増大するにつれ、発熱などを防止するため、低電力消費が強く要求される。特に、電池を電源とする携帯機器の用途においては、電池寿命の観点からも消費電流を低減する必要がある。特に、データのアクセスが行なわれないスタンバイ状態は、実際にデータ処理が行なわれる時間よりもその時間が長く、また、DRAMにおいては、単にデータを保持することが要求されるだけであり、このスタンバイ状態時の消費電流を低減することが強く要求される。
【0018】
このようなスタンバイ状態時における消費電流を低減する1つの方法として、パワーダウンモードという動作モードが用いられる。このパワーダウンモードにおいては、データ保持に関係しないアドレス入力バッファ回路などにおいて動作電源電圧の供給を停止する。これにより、データ保持に無関係な回路の直流電流経路を遮断して、回路のリーク電流を低減し、消費電流を低減する。
【0019】
携帯機器などの用途においては、最近、さらにスタンバイ電力を低減することが要求され、このような超低スタンバイ電流の要求に従って、「ディープパワーダウンモード」と呼ばれるモードが用いられる。このディープパワーダウンモード時においては、内部電圧発生回路900の内部電圧発生動作を停止させる。ただし、パワーダウンモードは、外部からのコマンドにより設定されるため、コマンドCMDを受けるコマンドデコーダ等のパワーダウンモード解除に関連する回路には、電源電圧が与えられる。
【0020】
このディープパワーダウンモード指示が与えられたときには、図37に示すように、制御回路904からパワーカット信号PCUTが生成される。このパワーカット信号PCUTは、周辺電源電圧Vddpレベルの電圧である。外部電源電圧EXVDDから内部電圧を生成する回路の動作を停止させるため、レベル変換回路915により、このパワーカット信号PCUTを、振幅が外部電源電圧EXVDDレベルのパワーカットイネーブル信号PCUTeに変換される。このパワーカットイネーブル信号PCUTeは、行選択回路906および列選択回路910などの周辺回路に与えられ、各周辺回路の電流経路が遮断される。
【0021】
このパワーカットイネーブル信号PCUTeは、制御回路904内においてもディープパワーダウンモードに関連する動作制御を行なう回路以外の部分に与えられ、その電流経路は遮断される。
【0022】
ディープパワーダウンモード時において、必要な回路部分以外において電流が消費されず、また電流経路を遮断することにより、リーク電流の発生が防止され、消費電流を大きく低減することができる。
【0023】
【発明が解決しようとする課題】
DRAMは、さまざまなシステムにおいて用いられている。システムにおいては、電源電圧が種々存在する。たとえば、外部電源電圧EXVDDとして、3.3Vおよび2.5Vがある。また、インターフェイスとして、LVTTLなどの他に、1.8VIOインターフェイスがある。この1.8VIOインターフェイスにおいては、外部電源電圧は、2.5Vまたは3.3Vであるものの、入力信号の振幅が、1.8Vに設定される。VIH及びVILは、出力電源電圧VDDQに基づいてたとえば0.8VDDQ/0.2VDDQに設定される。
【0024】
DRAMにおいて、このような各種外部電源電圧に対して同一回路構成で内部電圧を生成した場合、外部電源電圧レベルにより内部電圧発生回路の動作条件が異なるため、最適な電圧レベルの内部電圧を効率的に生成することができなくなるという問題が生じる。
【0025】
また、個々の外部電源電圧レベルまたはインターフェイス仕様に応じて内部電圧発生回路を設計した場合、単に外部電源電圧の電圧レベルに対応するために、主要内部回路の構成が同一であり、単に内部電圧発生回路の構成が異なる複数種類のチップを作製する必要があり、製造効率が低下し、コストが高くなるという問題が生じる。
【0026】
したがって、製品管理およびコストの観点からは、マスタ工程において複数種類の外部電源電圧/インターフェイスに対し共通回路部分を作製し、マスク配線またはボンディングパッドの電圧の固定により、外部電源電圧レベルまたはインターフェイス仕様に応じた内部電圧発生回路を実現することが望ましい。
【0027】
それゆえ、この発明の目的は、外部電源電圧レベルおよびインターフェイス仕様にかかわらず、安定に内部電圧を生成することのできる半導体装置を提供することである。
【0028】
この発明の他の目的は、使用される外部電源電圧レベルに応じて効率的に所望の電圧レベルの内部電圧を生成することのできる半導体装置を提供することである。
【0037】
【課題を解決するための手段】
この発明に係る半導体装置は、第1の電源電圧を動作電源電圧として受け、モード設定信号に応答して選択的に能動化され、外部信号から第1の内部信号を生成する第1の入力回路と、第1の電源電圧よりも低い第2の電源電圧を動作電源電圧として受け、モード設定信号に応答して選択的に能動化され、外部信号から第2の内部信号を生成する第2の入力回路と、第2の入力回路からの第2の内部信号を第1の電源電圧レベルの振幅の信号にレベル変換して第3の内部信号を生成するレベル変換回路と、第1の電源電圧を動作電源電圧として受け、第1および第3の内部信号に従って、内部回路に伝達される第4の内部信号を生成する入力ゲート回路を含む。この入力ゲート回路は、第1または第2の入力回路の不能動化時においては、該不能動化された入力回路の出力信号に従ってバッファ回路として動作し、能動化されたレベル変換回路または第1の入力回路の出力する第3または第1の内部信号をバッファ処理する。
モード設定信号は、互いに異なる第1および第2の入力モードのいずれかを択一的に指定する。第1の入力回路は、モード設定信号が第1の入力モードを指定するときに能動化され、第2の入力回路は、モード設定信号が第2の入力モードを指定するときに能動化される。
この発明に係る半導体装置は、さらに、モード設定信号が第1の入力モードを指定するとき不能動化され、不能動化時、第2の電源電圧の発生動作を停止する内部電圧発生回路と、モード設定信号が第1の入力モードを指定するとき、第1および第2の電源電圧の供給ノードを電気的に短絡して第1の電源電圧供給ノードから第2の電源電圧の供給ノードへ第1の電源電圧を供給する回路を備える。
【0059】
また、入力回路において、第2の入力回路の出力信号をレベル変換し、第1の入力回路の出力信号およびレベル変換回路の出力信号に従って内部信号を生成することにより、入力インタフェースが異なる場合においても、一方の入力回路を能動化させることにより、安定に内部信号を生成することができる。
【0068】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う内部電圧発生回路の構成を概略的に示す図である。この図1に示す内部電圧発生回路は、図37に示す内部電圧発生回路900に含まれる。
【0069】
図1において、内部電圧発生回路は、定電流ICSTを生成する定電流発生回路1と、外部電源レベル指定信号ZCMPEパワーカットイネーブル信号PCUTeとを受けるOR回路6と、OR回路6の出力信号を制御入力DISに受け、OR回路6の出力信号が非活性状態(Lレベル)のとき動作し、周辺基準電圧Vrefpを生成する周辺基準電圧発生回路2pと、制御入力DISに与えられるパワーカットイネーブル信号PCUTeの非活性化時動作してアレイ基準電圧Vrefsを生成するアレイ基準電圧発生回路2sと、制御入力DISに与えられるパワーカットイネーブル信号PCUTeの非活性化時動作して入力基準電圧Vrefiを生成する入力基準電圧発生回路2iとを含む。
【0070】
外部電源レベル指定信号ZCMPEは、この半導体装置に対して用いられる外部電源電圧EXVDDの電圧レベルに応じて固定的に設定される。すなわち、外部電源レベル指定信号ZCMPEは、外部電源電圧EXVDDがたとえば2.5Vと低い場合には、Hレベルに設定され、外部電源電圧EXVDDがたとえば3.3Vと高い場合には、Lレベルに設定される。この外部電源レベル指定信号ZCMPEは、マスク配線またはボンディングパッドの電圧固定により、その電圧レベルが設定される。
【0071】
パワーカットイネーブル信号PCUTeは、従来と同様、ディープパワーダウンモードが指定されたときにHレベルに設定される。したがって、ディープパワーダウンモード時においては、アレイ基準電圧Vrefs、周辺基準電圧Vrefpおよび入力基準電圧Vrefiの発生は停止される。ディープパワーダウンモード時において、ディープパワーダウンモードを解除するコマンドを受付けて、ディープパワーダウンモード解除の動作を実行する回路を動作させる必要がある。後に説明するように、ディープパワーダウンモード時においては、別の経路から外部電源電圧に基づいて周辺電源電圧を生成して、このディープパワーダウンモードの設定/解除に関連する周辺制御回路に動作電源電圧として供給する。
【0072】
内部電圧発生回路は、さらに、周辺基準電圧Vrefpに基づいて周辺電源線10pに周辺電源電圧VDDPを生成する周辺電源回路3と、アレイ基準電圧Vrefsに基づいてアレイ電源線10S上にアレイ電源電圧(センス電源電圧)VDDSを生成するアレイ電源回路4と、入力基準電圧Vrefiに基づいて入力電源電圧VDDIを入力電源線10i上に生成する入力電源回路5を含む。
【0073】
周辺電源線10p上の周辺電源電圧VDDPは、図51に示す周辺電源電圧Vddpに対応し、周辺回路に与えられる。アレイ電源電圧VDDSは、図37に示すセンス電源電圧VDDSに対応し、センスアンプ群等へ与えられる。入力電源電圧VDDIは、インターフェイス仕様が、たとえば1.8VIOインターフェイスのときに生成されて、入力回路初段の入力バッファへ動作電源電圧として与えられる。出力回路へは、出力電源電圧VDDQが、出力専用に外部から与えられる。
【0074】
周辺電源回路3は、制御入力AINおよびBINに与えられるアレイ活性化信号ACTおよび外部電源レベル指定信号ZCMPEに応答して選択的に活性化され、活性化時周辺電源線10pに周辺電源電圧VDDPを周辺基準電圧Vrefpに基づいて生成する周辺アクティブVDC(降圧回路)3aと、制御入力CINに与えられる信号に従って選択的に活性化され、活性化時、周辺電源線10pに周辺電源電圧VDDPを生成する周辺スタンバイVDC3sを含む。
【0075】
周辺アクティブVDC3aは、動作時においては、大きな電流駆動力で、周辺電源線10pに電流を供給し、内部動作により周辺電源電圧VDDPが消費されても、その電圧レベルを所定電圧レベルに維持する。
【0076】
周辺スタンバイVDC3sは、動作状態に設定された場合、小さな電流駆動力で周辺電源線10p上に電流を供給し、スタンバイ状態時において周辺電源電圧VDDPが、リーク電流などによりその電圧レベルが低下するのを防止する。
【0077】
この周辺スタンバイVDC3sの制御入力CINへは、周辺基準電圧発生回路2pと同様、外部電源レベル指定信号ZCMPEとパワーカットイネーブル信号PCUTeを受けるORゲート6の出力信号が与えられる。これらの周辺アクティブVDC3aおよび周辺スタンバイVDC3sは、動作時、周辺基準電圧Vrefpと周辺電源電圧VDDPとを比較し、その比較結果に従って外部電源ノードから周辺電源線10pに電流を供給し、周辺電源電圧VDDPを、周辺基準電圧Vrefpの電圧レベルに対応する電圧レベルに維持する。
【0078】
周辺アクティブVDC3aは、制御入力AINに与えられるアレイ活性化信号ACTが活性状態にありかつ制御入力BINに与えられる外部電源レベル指定信号ZCMPEがLレベルのときに活性化されて周辺電源電圧VDDPを生成する。周辺スタンバイVDC3sは、外部電源レベル指定信号ZCMPEおよびパワーカットイネーブル信号PCUTeがともにLレベルのときに活性化されて、メモリセルを選択するアクティブサイクルおよびメモリセル選択完了後のスタンバイサイクル時に動作して、周辺電源電圧VDDPを生成する。
【0079】
アレイ電源回路4は、制御入力AINに与えられるアレイ活性化信号ACTの活性化時動作し、アレイ電源電圧VDDSとアレイ基準電圧Vrefsとを比較し、その比較結果に従って外部電源ノードからアレイ電源線10sに電流を供給するアレイアクティブVDC4aと、制御入力CINに与えられるパワーカットイネーブル信号PCUTeの非活性化時(Lレベルのとき)動作し、アレイ基準電圧Vrefsとアレイ電源電圧VDDSの比較結果に従って外部電源ノードからアレイ電源線10sに電流を供給するアレイスタンバイVDC4sを含む。
【0080】
アレイ電源回路4に対しては、外部電源レベル指定信号ZCMPEは与えられない。外部電源電圧EXVDDが、たとえば2.5Vおよび3.3Vであっても、アレイ電源電圧VDDSは、たとえば2.0Vであり、外部電源電圧EXVDDのいずれの電圧レベルに対しても外部電源電圧EXVDDを降圧してアレイ電源電圧VDDSを生成する必要があるためである。
【0081】
入力電源回路5は、制御入力AINに与えられる信号が活性状態のとき活性化され、入力基準電圧Vrefiと入力電源電圧VDDIとを比較し、その比較結果に従って入力電源線10iに電流を供給する入力アクティブVDC5aと、制御入力CINに与えられる信号がLレベルのときに活性化され、活性化時、入力基準電圧Vrefiと入力電源電圧VDDIとを比較し、その比較結果に従って入力電源線10iに電流を供給する入力スタンバイVDC5sを含む。
【0082】
入力アクティブVDC5aへは、アレイ活性化信号ACTとモード選択信号MLVを受けるゲート回路7の出力信号が与えられる。このゲート回路7は、アレイ活性化信号ACTがHレベルでありかつモード選択信号MLVがLレベルのときにHレベルの信号を出力する。モード選択信号MLVは、Lレベルのときに、1.8VIO(インターフェイス)モードを指定する。入力スタンバイVDC5sの制御入力CINへは、モード選択信号MLVとパワーカットイネーブル信号PCUTeを受けるORゲート8の出力信号が与えられる。
【0083】
OR回路6および8とゲート回路7は、外部電源電圧を動作電源電圧として受け、外部電源電圧レベルのパワーカットイネーブル信号PCUTeおよびモード選択信号MLVに従ってそれぞれ制御信号を生成する。
【0084】
内部電圧発生回路は、さらに、モード選択信号MLVを反転するインバータ11と、インバータ11の出力信号がLレベルのとき導通し、周辺電源線10pと入力電源線10iを電気的に接続する接続ゲート12を含む。図1においては、接続ゲート12は、PチャネルMOSトランジスタで構成される。しかしながら、この接続ゲート12は、CMOSトランスミッションゲートで構成されてもよい。
【0085】
すなわち、モード選択信号MLVがLレベルのときには、接続ゲート12は非導通状態であり、周辺電源電圧VDDPおよび入力電源電圧VDDIが、それぞれ別々に生成される。一方、モード選択信号MLVがHレベルになると、接続ゲート12が導通し、周辺電源線10pと入力電源線10iが電気的に接続される。この場合、周辺電源電圧VDDPが入力電源電圧VDDIとして用いられる(入力電源回路5は非動作状態に保持されるため)。
【0086】
すなわち、このモード設定信号MLVがHレベルのときには、インターフェイスとしてLVTTLモードが指定され、モード選択信号MLVがLレベルのときには、1.8VIOモードが指定される。LVTTLモードにおいて、入力信号のHレベルVIHが2.0V、LレベルVILが、0.8Vである。一方、1.8VIOモードにおいて、入力信号のHレベルが、LVTTLレベルよりも低くなる。
【0087】
したがって、このモード設定信号MLVがLレベルに設定されている場合には、入力電源回路5を動作させて、1.8VIOモードに応じた入力電源電圧VDDIを生成する。一方、モード設定信号MLVがHレベルであり、LVTTLモードを指定している場合には、入力電源電圧VDDIと周辺電源電圧VDDPを同一電圧レベルとして、入力電源回路5の動作を停止する。これにより、LVTTLモード時における消費電力を低減する。
【0088】
図2は、図1に示す基準電圧発生回路2p、2sおよび2iの構成の一例を示す図である。これらの基準電圧発生回路2p、2sおよび2iは同一構成を有するため、図2においては、1つの基準電圧発生回路2を代表的に示す。
【0089】
図2において、基準電圧発生回路2は、外部電源ノードに結合され、定電流I0を供給する定電流源20aと、定電流源20aと出力ノード20fの間に接続されかつそのゲートが制御入力DISに接続されるPチャネルMOSトランジスタ20bと、出力ノード20fにその一端が接続される抵抗素子20cと、抵抗素子20cと接地ノードの間に接続されかつそのゲートが接地ノードに接続されるPチャネルMOSトランジスタ20bと、出力ノード20fと接地ノードとの間に接続されかつそのゲートが制御入力DISに接続されるNチャネルMOSトランジスタ20eを含む。
【0090】
この基準電圧発生回路2において、制御入力DISに与えられる信号がLレベルのときには、MOSトランジスタ20bが導通状態、MOSトランジスタ20eが非導通状態である。MOSトランジスタ20dは、ダイオードモードで動作し、導通時、そのしきい値電圧の絶対値Vtpの電圧降下を生じさせる。このMOSトランジスタ20dを利用することに外部電源電圧EXVDDが上昇し、MOSトランジスタ20dのソース電位が、電圧Vtpを超えるまで、出力ノード20fからの電圧Vrefを外部電源電圧EXVDDに従って上昇させる。これにより、外部電源投入時において、高速で、基準電圧Vrefの電圧レベルを上昇させる。
【0091】
したがって、この制御入力DISに与えられる信号がLレベルのときには、出力ノード20fからの基準電圧Vrefの電圧レベルは、次式で与えられる。
【0092】
Vref=I0・R+Vtp
ただし、Rは、抵抗素子20cの抵抗値を示す。
【0093】
制御入力DISに与えられる制御信号がHレベルのときには、MOSトランジスタ20bは非導通状態、MOSトランジスタ20eが導通状態となる。したがって、この場合には、定電流源20aからの電流供給の経路が遮断され、基準電圧Vrefは、MOSトランジスタ20eにより、接地電圧レベルに固定される。
【0094】
この基準電圧発生回路2が、図1に示す周辺基準電圧発生回路2bの場合、制御入力DISには、外部電源レベル指定信号ZCMPEが与えられる。この外部電源レベル指定信号ZCMPEがHレベルのときには、外部電源電圧EXVDDが、たとえば2.5Vである。この場合には、後に詳細に説明するように、周辺電源電圧VDDPは、外部電源電圧EXVDDと同一電圧レベルに設定される。したがって、この場合には、周辺基準電圧Vrefpを生成する必要はなく、周辺基準電圧発生回路2pの動作は停止される。一方、外部電源電圧EXVDDが、たとえば3.3Vの場合には、外部電源レベル指定信号ZCMPEは、Lレベルに設定され、その周辺基準電圧Vrefpに従って外部電源電圧EXVDDを降圧して周辺電源電圧VDDPを生成する。
【0095】
図2に示す基準電圧発生回路2が、アレイ基準電圧発生回路2sまたは入力基準電圧発生回路2iの場合には、制御入力DISにパワーカットイネーブル信号PCUTeが与えられる。したがって、ディープパワーダウンモード時においては、このパワーカットイネーブル信号PCUTeがHレベルとなり、これらのアレイ基準電圧発生回路2sおよび入力基準電圧発生回路2iの基準電圧発生動作は停止される。
【0096】
周辺基準電圧発生回路2pの場合においては、制御入力DISにOR回路6の出力信号を受けており、外部電源レベル指定信号ZCMPEがHレベルのときには、動作モードに係らず基準電圧発生動作は停止され、周辺基準電圧Vrefpは接地電圧レベルに固定される。外部電源レベル指定信号ZCMPEがLレベルのときには、OR回路6の出力信号が、パワーカットイネーブル信号PCUTeに従ってHレベルとなり、ディープパワーダウンモード時においては、アレイ基準電圧Vrefsおよび入力基準電圧Vrefiと同様、周辺基準電圧Vrefpの発生は停止される。
【0097】
図3は、図1に示す周辺アクティブVDC3aの構成の一例を示す図である。図3において、周辺アクティブVDC3aは、周辺電源電圧VDDPと周辺基準電圧Vrefpとを比較する比較回路23と、動作時、比較回路23の出力信号に従って周辺電源線10pに外部電源ノードから電流を供給する電流ドライブトランジスタ24を含む。
【0098】
比較回路23は、外部電源ノードとノードND1の間に接続されかつそのゲートがノードND1に接続されるPチャネルMOSトランジスタ23aと、ノードND1とノードND3の間に接続されかつそのゲートに周辺電源電圧VDDPを受けるNチャネルMOSトランジスタ23cと、外部電源ノードとノードND2の間に接続されかつそのゲートがノードND1に接続されるPチャネルMOSトランジスタ23bと、ノードND2とノードND3の間に接続されかつそのゲートに基準電圧Vrefpを受けるNチャネルMOSトランジスタ23dと、ノードND3と接地ノードの間に接続されかつそのゲートにゲート回路25の出力信号を受けるNチャネルMOSトランジスタ23eを含む。
【0099】
MOSトランジスタ23aおよび23bはカレントミラー回路を構成し、MOSトランジスタ23aを流れる電流のミラー電流が、MOSトランジスタ23bを介して流れる。ミラー比が1の場合には、MOSトランジスタ23aおよび23bには、同じ大きさの電流が流れる。
【0100】
MOSトランジスタ23cおよび23dは、周辺電源電圧VDDPと周辺基準電圧Vrefpとを比較する差動段を構成する。MOSトランジスタ23eは、この比較回路23の電流源トランジスタとして動作し、導通時に、この比較回路23の比較動作をイネーブルし、非導通状態のときには、動作電流の経路を遮断し、この比較回路23の比較動作をディスエーブルする。
【0101】
ゲート回路25は、制御入力AINに与えられるアレイ活性化信号ACTと制御入力BINに与えられる外部電源レベル指定信号ZCMPEとを受ける。このゲート回路25は、アレイ活性化信号ACTがHレベルでありかつ外部電源レベル指定信号ZCMPEがLレベルのときにHレベルの信号を出力する。したがって、外部電源レベル指定信号ZCMPEがHレベルのときには、ゲート回路25の出力信号はLレベルに固定され、この比較回路23は、その比較動作が禁止される。すなわち、外部電源電圧EXVDDが、たとえば2.5Vと低い場合には、この外部電源レベル指定信号ZCMPEがHレベルに設定され、比較回路23の比較動作が停止される。
【0102】
周辺アクティブVDC3aは、さらに、制御入力BINに与えられる外部電源レベル指定信号ZCMPEを受けるインバータ26と、インバータ26の出力信号がLレベルのとき導通し、ノードND1を外部電源ノードに結合するPチャネルMOSトランジスタ27と、制御入力AINに与えられるアレイ活性化信号ACTと制御ノードBINに与えられる外部電源レベル指定信号ZCMPEとを受けるゲート回路32の出力信号の非活性化時(Lレベルのとき)導通し、ノードND2を外部電源ノードに結合するPチャネルMOSトランジスタ29と、制御入力DINに与えられる外部電源レベル指定信号ZCMPEを受けるインバータ30と、インバータ30の出力信号がLレベルのとき導通し、周辺電源線10pを導通時、外部電源ノードに結合するPチャネルMOSトランジスタ31と、制御入力BINに与えられる外部電源レベル指定信号ZCMPEがHレベルのとき導通し、導通時、ノードND2を接地電圧レベルに保持するNチャネルMOSトランジスタ28を含む。
【0103】
ゲート回路32は、アレイ活性化信号ACTがHレベルでありかつ外部電源レベル指定信号ZCMPEがLレベルのときにHレベルの信号を出力する。
【0104】
外部電源レベル指定信号ZCMPEがHレベルのときには、インバータ26および30の出力信号がLレベルとなり、MOSトランジスタ27および31が導通する。また、ゲート回路32の出力信号がHレベルとなり、MOSトランジスタ29が非導通状態となり、ノードND2が外部電源ノードから分離される。さらに、MOSトランジスタ28が導通状態となり、ノードND2が接地電圧レベルに固定される。
【0105】
この状態においては、ノードND1が外部電源電圧レベルとなり、MOSトランジスタ23aおよび23bはオフ状態となる。比較回路23の比較動作はロックされる。
【0106】
一方、周辺電源線10pは、MOSトランジスタ31を介して外部電源ノードに結合され、周辺電源電圧VDDPが、外部電源電圧EXVDDレベルとなる。また、ノードND2が接地電圧レベルに保持されるため、MOSトランジスタ24が導通状態に固定される。電流ドライブトランジスタ24のみを用いて、外部電源電圧EXVDDが低い場合に、外部電源ノードと周辺電源線10pを直接接続した場合、そのチャネル抵抗によって、電圧降下が生じ、周辺電源電圧VDDPの電圧レベルが、外部電源電圧EXVDDよりも低下し、必要な電圧レベルを得ることができない。この場合、チャネル抵抗を低下させるために、電流ドライブトランジスタ24のサイズ(チャネル幅とチャネル長の比)を大きくした場合、外部電源レベル指定信号ZCMPEがLレベルのときの周辺アクティブVDC3aの利得が大きくなり、発振しやすくなり、安定に周辺電源電圧VDDPを生成することができなくなる。また発振動作を抑制して、比較回路23の応答性を維持するためには、この比較回路23の各トランジスタの電流駆動力(サイズ)を大きくする必要があり、比較回路23の消費電力が増加するという問題が生じる可能性がある。
【0107】
MOSトランジスタ31を、電流ドライブトランジスタ24と別に設け、外部電源レベル指定信号ZCMPEがHレベルのときのみMOSトランジスタ31を導通状態として、周辺電源電圧VDDPの電圧レベルを外部電源電圧EXVDDレベルに設定する。このMOSトランジスタ31のサイズが大きくされていても、外部電源レベル指定信号ZCMPEがLレベルのときには、このMOSトランジスタ31が非導通状態であり、周辺アクティブVCD3aの電流発生動作には影響を及ぼさない。
【0108】
これにより、電源電圧EXVDDの電圧レベルがたとえば2.5Vと低い場合には、MOSトランジスタ24および31を用いて、周辺電源電圧VDDPを確実に外部電源電圧EXVDDレベルに維持することができる。また、外部電源電圧EXVDDの電圧レベルが高い場合には、電流ドライブトランジスタ24の電流駆動により、安定に発振動作を生じさせることなく、所望の電圧レベルの周辺電源電圧VDDPを生成することができる。また、比較回路23の各トランジスタのサイズを小さくすることができ、消費電流(動作電流)を低減することができる。
【0109】
また、比較基準電圧Vrefpは、図2に示すように、外部電源レベル指定信号ZCMPEがHレベルのときには、接地電圧レベルであり、MOSトランジスタ23dは、非導通状態に維持される。したがって、この外部電源レベル指定信号ZCMPEがHレベルのときに、ノードND2が接地電圧レベルに固定されても、MOSトランジスタ27からMOSトランジスタ23cおよび23dを介して接地ノードへリーク電流が流れるのを防止することができる。
【0110】
周辺回路のトランジスタが、電源電圧が2.5Vでその動作特性が最適化されるように設計されている場合、3.3Vの外部電源電圧EXVDDに対応する3.3V製品を製造する場合には、外部電源レベル指定信号ZCMPEをLレベルに設定し、周辺アクティブVDC3aを動作させ、外部電源電圧EXVDDを降圧して、2.5Vレベルの周辺電源電圧VDDPを生成する。一方、2.5Vの外部電源電圧EXVDDに適用される2.5V製品を製造する場合には、この外部電源レベル指定信号ZCMPEをHレベルに設定し、周辺電源線10pと外部電源ノードとを直接接続する。同一回路構成で、複数種類の外部電源電圧に対応する周辺電源回路を実現することができる。
【0111】
なお、外部電源レベル指定信号ZCMPEがLレベルのときには、MOSトランジスタ27、28および31がすべて非導通状態である。この場合には、アレイ活性化信号ACTがHレベルとなり、周辺回路が動作するときに、MOSトランジスタ23eは導通状態、MOSトランジスタ29が非導通状態となり、比較回路23が動作し、電流ドライブトランジスタ24が、この比較回路23の出力信号に従って周辺電源線10bに電流を供給する。
【0112】
アレイ活性化信号ACTがLレベルとなると、MOSトランジスタ23eが非導通状態、MOSトランジスタ31が導通状態となり、ノードND2が外部電源電圧EXVDDレベルに設定され、電流ドライブトランジスタ24が非導通状態となる。
【0113】
図4は、外部電源レベル指定信号ZCMPEを発生する部分の構成の一例を示す図である。図4において、外部電源レベル指定信号発生部は、メタル配線35aによりその接続経路が、外部電源ノードまたは接地ノードのいずれかに設定されるメタルスイッチ35を含む。このメタルスイッチ35の接続経路設定により、外部電源レベル指定信号ZCMPEの電圧レベルが固定的に設定される。このメタル配線35aは、マスク配線であり、スライス工程により、形成される。図4においては、メタル配線35aが外部電源ノードに結合され、Hレベルの外部電源レベル指定信号ZCMPEが生成される状態を一例として示す。したがって、スライス工程において、このメタル配線35aの接続経路を設定することにより、同一チップ構成のDRAMを用いて、3.3V製品および2.5V製品等の異なる外部電源電圧レベルに対応する製品を製造することができる。
【0114】
図5は、外部電源レベル指定信号ZCMPEを発生する部分の他の構成を概略的に示す図である。図5において、外部電源レベル指定信号発生部は、パッド40と、このパッド40の電圧レベルに応じて外部電源レベル指定信号ZCMPEを生成するZCMPE発生回路41を含む。ZCMPE発生回路41は、パッド40が、そのボンディング時において外部電源電圧および接地電圧のいずれに設定されるかに応じて、その内部構成が決定される。基本的に、このZCMPE発生回路41は、パッド40の電位をラッチするラッチ回路を含む。すなわち、このZCMPE発生回路41においては、パッド40は、外部電源ノードまたは接地ノードに接続されるかまたは、オープン状態に設定される。
【0115】
また、この外部電源レベル指定信号ZCMPEは、溶断可能なリンク素子を用いて、その出力信号の電圧レベルが設定されるプログラム回路から生成されてもよい。
【0116】
なお、外部電源レベル指定信号ZCMPEは、そのHレベルが外部電源電圧EXVDDレベルであり、図3に示すインバータ26および30とゲート回路32は、外部電源電圧EXVDDを動作電源電圧として受ける。ゲート回路25は、周辺電源電圧VDDPを動作電源電圧として受けてもよい。
【0117】
図6は、図1に示すアレイアクティブVDC4aおよび入力アクティブVDC5aの構成の一例を示す図である。これらのアレイアクティブVDC4aおよび入力アクティブVDC5aは同一構成を有するため、図6においては、アレイアクティブVDC4aの構成を示し、入力アクティブVDC5aの構成要素の参照符号を括弧内に示す。
【0118】
図6において、アレイアクティブVDC4aは、制御入力AINに与えられる信号がHレベルのとき活性化され、アレイ電源線10s上のアレイ電源電圧VDDSとアレイ基準電圧Vrefsとを比較する比較回路50と、比較回路50の出力信号に従って外部電源ノードからアレイ電源線10sへ電流を供給する電流ドライブトランジスタ51と、制御入力AINに与えられる信号がLレベルのときに導通し、電流ドライブトランジスタ51のゲートノードND4を外部電源電圧EXVDDレベルに維持するPチャネルMOSトランジスタ52を含む。
【0119】
このアレイアクティブVDC4aの構成において、比較回路50は、カレントミラー型差動増幅回路で構成され、制御入力AINに与えられる信号がHレベルのときに、比較回路50の比較動作により、ノードND4にアレイ基準電圧Vrefsとアレイ電源電圧VDDSの差に応じた電圧レベルの信号が現れる。電流ドライブトランジスタ51が、このノードND4上の信号に従って、外部電源ノードからアレイ電源線10sに電流を供給する。したがって、この構成においては、アレイ電源電圧VDDSは、アレイ基準電圧Vrefsの電圧レベルに維持される。
【0120】
制御入力AINに与えられる信号がLレベルのときには、比較回路50において、動作電流が流れる経路が遮断されて比較動作が停止される。また、MOSトランジスタ52が導通し、ノードND4が外部電源電圧EXVDDレベルに維持され、電流ドライブトランジスタ51が非導通状態となる。したがって、比較的大きな電流駆動力を有するアレイアクティブVDC4aが、内部回路が動作するとき(後に説明するようにセンス動作時)において動作し、大きな電流駆動力で、アレイ電源電圧VDDSを生成し、その電圧レベルの低下を防止する。
【0121】
入力アクティブVDC5aの場合には、入力電源線10i上の入力電源電圧VDDIと入力基準電圧Vrefiの差に応じて電流ドライブトランジスタ51が、入力電源線10iに電流を供給し、入力基準電圧Vrefiの電圧レベルに入力電源電圧VDDIの電圧レベルを設定する。
【0122】
アレイアクティブVDC4aにおいては、制御入力AINに、アレイ活性化信号ACTが与えられる。一方、入力アクティブVDC5aの場合には、その制御入力AINに、図1に示すゲート回路7の出力信号が与えられる。したがって、モード設定信号MLVがHレベルに設定されて入力インターフェイスがLVTTLモードに設定された場合には、この入力アクティブVDC5aの動作は停止される。この状態においては、入力電源電圧VDDIは、図1に示すように周辺電源電圧VDDPと同一電圧レベルに設定される。一方、モード設定信号MLVがLレベルに設定され、インターフェイスモードとして1.8VI/Oモードが指定された場合には、この入力アクティブVDC5aは、アレイ活性化信号ACTに従って選択的に活性化される。
【0123】
モードセレクト信号MLVは、外部電源レベル指定信号ZCMPEと同様、マスク配線またはボンディングパッドの選択的ワイアリングにより、その電圧レベルが設定される。
【0124】
なお、入力基準電圧Vrefiを発生する入力基準電圧発生回路2iにおいては、その制御入力DISにはパワーカットイネーブル信号PCUTeが与えられている。しかしながら、この入力基準電圧発生回路2iの制御入力DISへは、パワーカットイネーブル信号PCUTeとモード設定信号MLVを受けるゲート回路の出力信号が与えられてもよい。すなわち、モード設定信号MLVがHレベルに設定され、LVTTLモードが指定されたときには、入力電源電圧VDDIを生成する必要がないため、この入力基準電圧発生回路2iの基準電圧発生動作を停止させる。これにより、消費電流を低減することができる。この入力基準電圧発生回路2iの制御入力DISへ信号を与えるゲート回路としては、OR回路が用いられればよい。
【0125】
図7は、図1に示すスタンバイVDC3s,4s,および5sの構成の一例を示す図である。これらのスタンバイVDC3s,4sおよび5sは、同一構成を有するため、図7において、1つのスタンバイVDCを代表的に示す。図7において、スタンバイVDCは、制御入力CINに与えられる信号がHレベルのときに活性化され、活性化時、基準電圧Vref(Vrefi,Vrefp,Vrefs)と電源電圧VDD(VDDI,VDDP,VDDS)とを比較する比較回路60と、比較回路60の出力信号に従って内部電源線(10i,10p,10s)上に電流を外部電源ノードから供給する電流ドライブトランジスタ61と、制御入力CINに与えられる信号がLレベルのとき導通し、導通時、電流ドライブトランジスタ61のゲート電極ノードND5へ外部電源電圧EXVDDを伝達するPチャネルMOSトランジスタ62を含む。
【0126】
制御入力CINへは、周辺スタンバイVDC3sの場合には、図1に示すORゲート6の出力信号が与えられる。したがって周辺スタンバイVDC3sの場合には、パワーカットイネーブル信号PCUTaおよび外部電源レベル指定信号ZCMPEがともにHレベルのときに活性化されて、基準電圧Vrefと内部電源電圧VDDの差に基づいて内部電源電圧VDDの電圧レベルを調整する。すなわち、周辺スタンバイVDC3sは、外部電源電圧がたとえば2.5Vであり、外部電源レベル指定信号ZCMPEがHレベルに設定される場合には、その動作を停止し、また外部電源電圧EXVDDが3.3Vの場合には、パワーカットイネーブル信号PCUTeが活性化されると、その内部電源電圧発生動作を停止する。
【0127】
アレイスタンバイVDC4sの場合には、この制御入力CINには、パワーカットイネーブル信号PCUTeが与えられる。したがって、ディープパワーダウンモード時においてのみ、このアレイスタンバイVDC4sがアレイ電源電圧VDDSの発生動作を停止する。
【0128】
入力スタンバイVDC5sの場合には、制御入力CINへは、モード設定信号MLVとパワーカットイネーブル信号PCUTeを受けるORゲートの出力信号が与えられる。したがって、LVTTLモードが指定され、モード設定信号MLVがHレベルのときおよびディープパワーダウンモード時においてパワーカットイネーブル信号PCUTeがHレベルに設定されると、この入力スタンバイVDC5iは、入力電源電圧VDDIの発生動作を停止する。
【0129】
以上のように、この発明の実施の形態1に従えば、電源レベル指定信号とモード設定信号とパワーカットイネーブル信号とに従って選択的にスタンバイVDCおよびアクティブVDCを能動化しており、各動作モード/外部電源電圧レベルに応じて必要な回路のみを動作させており、消費電力を低減して安定に必要とされる電圧レベルの内部電源電圧を生成することができる。
【0130】
特に、周辺電源回路において、周辺電源電圧VDDPを伝達する周辺電源線と外部電源ノードとを、外部電源電圧がたとえば2.5Vの場合に直結するための専用の補助ドライブトランジスタを設けており、比較回路出力に応答して動作する電流ドライブトランジスタのチャネル抵抗を低下させることなく、周辺電源電圧を外部電源電圧レベルに設定することができ、この外部電源電圧が3.3Vのときの周辺電源回路の動作特性に悪影響を及ぼすことなく安定に所望の電圧レベルの周辺電源電圧を生成することができる。
【0131】
また、この1.8VIOインターフェースモードが指定されたときには、入力電源電圧を発生する回路の動作を停止させて周辺電源線と入力電源線とを接続しており、1.8VIOインターフェースモード時の消費電力を低減して、必要とされる電圧レベルの内部電源電圧を生成することができる。
【0132】
[実施の形態2]
図8は、この発明の実施の形態2に従う入力回路の構成の一例を示す図である。図8において、外部信号から内部信号を生成する信号入力部において、周辺電源電圧VDDPを動作電源電圧として受ける入力バッファ回路72と、入力電源電圧VDDIを動作電源電圧として受ける入力バッファ回路78とが共通の外部信号EXSGに対して設けられる。これらの入力バッファ回路72および78を択一的にイネーブルするために、入力イネーブル信号ENとモード設定信号MLVを受けるゲート回路70および76が設けられる。
【0133】
ゲート回路70は、入力イネーブル信号ENおよびモード設定信号MLVがともにHレベルのときに、入力バッファ回路72をイネーブルする。ゲート回路76は、入力イネーブル信号ENがHレベルでありかつモード設定信号MLVがLレベルのときに、入力バッファ回路78をイネーブルする。
【0134】
入力バッファ回路72は、周辺電源ノードと内部ノードND10の間に直列に接続されるPチャネルMOSトランジスタ72aおよび72bと、内部ノードND10と接地ノードの間に並列に接続されるNチャネルMOSトランジスタ72cおよび72dを含む。
【0135】
MOSトランジスタ72aおよび72dのゲートにゲート回路70の出力信号が与えられ、MOSトランジスタ72bおよび72cのゲートに外部信号EXSGが与えられる。したがって、この入力バッファ回路72においては、ゲート回路70の出力信号がHレベルのときには、内部ノードND10がMOSトランジスタ72eにより接地電圧レベルに固定される。ゲート回路70の出力信号がLレベルのときには、MOSトランジスタ72dが非導通状態、MOSトランジスタ72aが導通状態となり、外部信号EXSGを反転した信号がノードND10に出力される。
【0136】
ゲート回路70の出力信号がHレベルのときには、MOSトランジスタ72aが非導通状態となり、また、MOSトランジスタ72dが導通状態に設定され、内部ノードND10が接地電圧レベルに固定される。
【0137】
入力バッファ回路78は、入力電源ノードと内部ノードND11の間に直列に接続されるPチャネルMOSトランジスタ78aおよび78bと、内部ノードND11と接地ノードの間に並列に接続されるNチャネルMOSトランジスタ78cおよび78dを含む。MOSトランジスタ78aおよび78dのゲートに、ゲート回路76の出力信号が与えられ、MOSトランジスタ78bおよび78cのゲートに外部信号EXSGが与えられる。
【0138】
ゲート回路76は、イネーブル信号ENがHレベルでありかつモード設定信号MLVがLレベルのときにLレベルの信号を出力する。
【0139】
この入力バッファ回路78も、入力バッファ回路72と同様、ゲート回路76の出力信号がLレベルのときに、MOSトランジスタ78aが導通状態、MOSトランジスタ78dが非導通状態となり、外部信号EXSGを反転した信号をノードND11に生成する。一方、ゲート回路76の出力信号がHレベルのときには、MOSトランジスタ78aが非導通状態となり、MOSトランジスタ78dが導通状態となり、外部信号EXSGの論理レベルにかかわらず、ノードND11が、接地電圧レベルに固定される。
【0140】
入力回路は、さらに、入力バッファ回路72の出力信号を反転するCMOSインバータ74と、入力バッファ回路78の出力信号を反転するCMOSインバータ80と、入力バッファ78の出力信号とインバータ80の出力信号とに従って、このインバータ80の出力信号の振幅を周辺電源電圧VDDPレベルの信号に変換するレベル変換回路82と、CMOSインバータ74の出力信号とレベル変換回路82の出力信号とを受けて内部信号INSGを生成するAND回路84を含む。
【0141】
CMOSインバータ74は、周辺電源電圧VDDPを動作電源電圧として受け、CMOSインバータ80は、入力電源電圧VDDIを動作電源電圧として受ける。レベル変換回路82は、周辺電源電圧VDDPを動作電源電圧として受け、AND回路84は、周辺電圧VDDPを動作電源電圧として受ける。
【0142】
レベル変換回路82は、周辺電源ノードとノードND12の間に接続されかつそのゲートがノードND13に接続されるPチャネルMOSトランジスタ82aと、周辺電源ノードとノードND13の間に接続されかつそのゲートがノードND12に接続されるPチャネルMOSトランジスタ82bと、ノードND12と接地ノードの間に接続されかつそのゲートにCMOSインバータ80の出力信号を受けるNチャネルMOSトランジスタ82cと、ノードND13と接地ノードの間に接続されかつそのゲートに入力バッファ回路78の出力信号を受けるNチャネルMOSトランジスタ82dを含む。
【0143】
このレベル変換回路82は、CMOSインバータ80の出力信号が入力電源電圧VDDIのHレベルのときに、周辺電源電圧VDDPレベルの信号を出力する。CMOSインバータ80の出力信号がLレベル(接地電圧レベル)のときには、入力バッファ回路78の出力信号が入力電源電圧VDDIレベルであり、MOSトランジスタ82dが導通し、レベル変換回路82の出力ノードND13には、Lレベルの信号が出力される。従って、このレベル変換回路82は、入力バッファ回路78のLレベルの出力信号を周辺電源電圧レベルの信号に変換し、Hレベルの信号を接地電圧レベルの信号に変換する。
【0144】
AND回路84は、CMOSインバータ74の出力信号とレベル変換回路80の出力信号を受けるNANDゲート84aと、NANDゲート84aの出力信号を反転して内部信号INSTを生成するインバータ84bを含む。
【0145】
このAND回路84により、CMOSインバータ74の出力信号およびレベル変換回路80の出力信号をマージして、イネーブルされた入力バッファ回路の出力信号に対応する内部信号INSGを生成する。
【0146】
入力バッファ回路72および78は、モード設定信号MLVに従って択一的にイネーブルされ、ディスエーブル時においてはその出力信号は接地電圧レベルである。CMOSインバータ74およびレベル変換回路82は、それぞれ、入力バッファ回路72および78の出力信号を反転している。したがって、ディスエーブル状態の入力バッファ回路の出力信号が反転されてAND回路84へ与えられ、AND回路84は、イネーブルされた入力バッファ回路の出力信号に従って内部信号INSGを生成する。
【0147】
図9は、モード設定信号MLVがHレベルであり、LVTTLモードが指定されたときの入力バッファ回路と内部電圧発生回路の状態を概略的に示す図である。このモード設定信号MLVがHレベルのときには、LVTTLモードが指定され、入力信号のHレベルVIHが、2.0Vであり、入力信号のLレベルVILが、0.8Vである。この場合、図1に示すように、入力電源電圧発生回路5はディスエーブル状態に設定され、周辺電源線10pが、入力電源線10iに結合される。入力バッファ回路72が、周辺電源電圧VDDPを動作電源電圧として受けて動作し、外部信号に従ってゲート回路84を介して内部信号INSGが生成される。この場合、入力バッファ回路78はディスエーブル状態であり、その出力信号は、Lレベルに固定される。
【0148】
入力バッファ回路72においては、この周辺電源電圧VDDPの電圧レベル(2.5V)に従ってVIH/VILに対し、マージンを最適化する。これにより、LVTTLモードの入力信号に対し正確に内部信号INSGを生成することができる。また、入力電源電圧発生回路5の動作を停止させており、消費電流を低減することができる。
【0149】
図10は、モード設定信号MLVがLレベルのときの入力バッファ回路および内部電圧発生回路の状態を概略的に示す図である。このモード設定信号MLVがLレベルのときには、1.8VIOインターフェースモードが指定される。このモードにおいては、入力信号のHレベルVIHおよびLレベルVILは、LVTTLモードのそれよりも低い。たとえば、この1.8VI/Oモード(1.8VIOインターフェイスモード)において、入力信号のH/LレベルVIH/VILは、たとえば、0.65VDDQ/0.35VDDQまたは、0.8VDDQ/0.2VDDQに設定される。ここで、VDDQは、出力回路に与えられる出力電源電圧の電圧レベルであり、外部電源電圧レベルに等しい電圧レベルである。周辺電源電圧VDDPは、通常、2.5Vである。
【0150】
したがって、この入力バッファ72を用いて1.8VI/Oモードで動作させた場合、この入力信号レベルVIH/VILに対するマージンが異なり、正確な、入力信号の論理レベル判定を行なえず、正確に内部信号INSTを生成することができなくなる(1.8VI/Oモードでは、LVTTLモード時のVIH/VILよりも、入力信号の論理レベルの基準値VIHおよびVILがともに低い)。したがって、この1.8VI/Oモード専用に、1.8Vの入力電源電圧VDDIを生成して入力バッファ回路78を動作させる。この場合、入力バッファ回路78の入力論理しきい値を、その1.8VI/OモードのVIH/VILに合わせて最適化する。この入力バッファ回路78の出力信号に従って、ゲート回路84を介して内部信号INSGを生成する。
【0151】
この1.8VI/Oモードにおいては、図1に示す接続ゲート12が非導通状態であり、周辺電源線10pおよび入力電源線10sは分離されており、周辺電源電圧発生回路3および入力電源電圧発生回路5は、ともに、周辺電源電圧VDDPおよび入力電源電圧VDDIをそれぞれ周辺電源線10pおよび入力電源線10sに生成する。
【0152】
なお、周辺電源電圧発生回路3が、ディスエーブル状態にされるかイネーブル状態にされるかは、外部電源レベル指定信号ZCMPEに従って設定される。
【0153】
以上のように、この発明の実施の形態2に従えば、LVTTLモードおよび1.8VI/Oモード専用に動作する入力バッファ回路を別々に設け、指定されるインターフェイスに応じて選択的にこれらの入力バッファ回路を動作させることにより、安定に、指定されたインターフェイスモードで動作する入力回路を実現することができる。また、LVTTLモード時においては、入力電源電圧発生回路の動作を停止させることにより、消費電力を低減することができる。
【0154】
なお、入力イネーブル信号ENは、クロック同期型半導体記憶装置の場合には、内部クロック信号を有効として内部回路を動作させるクロックイネーブル信号CKEに相当する。この半導体装置において入力信号を外部信号に従って生成することが指定されるときに、入力イネーブル信号ENが活性化される。
【0155】
[実施の形態3]
図11は、この発明の実施の形態3に従う内部電圧発生部の構成を概略的に示す図である。図11において、周辺電源線10pに対して周辺電源電圧発生回路3が設けられ、また入力電源線10iに対して入力電源電圧発生回路5が設けられる。アレイ電源線10sに対しては、アレイ電源電圧発生回路4が設けられる。これらの周辺電源電圧発生回路3、入力電源電圧発生回路5およびアレイ電源電圧発生回路4に対し、パワーカットイネーブル信号PCUTeが与えられる。パワーダウンモード時においては、アレイ活性化信号ACTは非活性状態にあるため、パワーカットイネーブル信号PCUTeがHレベルに設定された場合には、周辺電源電圧発生回路3、入力電源電圧発生回路5およびアレイ電源電圧発生回路は、その内部電源電圧発生動作を停止する(図1参照)。これらの周辺電源電圧発生回路3、入力電源電圧発生回路5およびアレイ電源電圧発生回路4の構成は、先の図1から図7において示した構成と同じである。
【0156】
周辺電源線10pに対し、パワーカットイネーブル信号PCUTeの活性化時導通し、導通時、周辺電源線10pを外部電源ノードに結合するNチャネルMOSトランジスタ90が設けられる。このMOSトランジスタ90は、しきい値電圧Vthnを有している。周辺電源電圧VDDPが、外部電源電圧EXVDDを降圧して生成されるモード時においては、パワーカットイネーブル信号PCUTeがHレベルのときには、この周辺電源線10p上の周辺電源電圧VDDPは、電圧EXVDD−Vthnとなる。
【0157】
ただし、外部電源レベル指定信号ZCMPEがHレベルに設定されて、外部電源電圧EXVDDが、たとえば2.5Vであることが示されているときには、周辺電源電圧発生回路3において、図3に示すMOSトランジスタ31がオン状態であり、周辺電源線10pは外部電源ノードに結合される。したがって、この場合には、パワーカットイネーブル信号PCUTeの活性/非活性にかかわらず、周辺電源電圧VDDPは、外部電源電圧EXVDDレベルに維持される。
【0158】
一方、外部電源電圧EXVDDが、3.3Vのときには、パワーカットイネーブル信号PCUTeが活性化されるディープパワーダウンモード時においては、周辺電源電圧VDDPは、外部電源電圧EXVDD−Vthnとなる。
【0159】
電源投入時において、ノイズなどの影響によりパワーカットイネーブル信号PCUTeが活性化されると、周辺電源電圧発生回路3が周辺電源電圧VDDPの発生動作を停止する。この場合、電源投入検出信号PORが非活性化されても、周辺回路に対して動作電源電圧が供給されない場合には、パワーカットイネーブル信号PCUTeのリセットはできず、内部で周辺電源電圧VDDPを生成することができなくなる。パワーカットイネーブル信号PCUTeが活性化されたときに、周辺電源線10pを、外部電源ノードに結合することにより、パワーダウンモードの制御に関連する周辺回路へ電源電圧VDDPを与えることができる。電源投入後、この周辺回路を動作させて、パワーカットイネーブル信号PCUTeをリセットして、電源電圧発生回路3を活性化して内部周辺電源電圧を生成する。
【0160】
電源投入においてパワーカットイネーブル信号PCUTeが非活性状態に維持されている場合には、電源投入後、周辺電源電圧発生回路3が動作して周辺電源電圧VDDPを生成する。
【0161】
また、ディープパワーダウンモード時においては、ディープパワーダウン制御に関連する回路以外においては電流経路が遮断されている。一方、このディープパワーダウンモードの制御に関連する回路に与えられる周辺電源電圧VDDPの電圧レベルを外部電源電圧EXVDDよりもMOSトランジスタ90のしきい値電圧Vthn低下させることにより、この回路部分におけるリーク電流を抑制する。
【0162】
入力電源線10iに対しては、モード設定信号MLVを受けるインバータ11と、インバータ11の出力信号がLレベルのとき導通し、入力電源線10iと周辺電源線10pを接続するPチャネルMOSトランジスタ12が設けられる。これらのインバータ11およびMOSトランジスタ12は、図1に示すものと同じである。
【0163】
入力電源線10iに対して、さらに、インバータ11の出力信号とパワーカットイネーブル信号PCUTeを受けるAND回路92と、AND回路92の出力信号がLレベルのとき導通し、外部電源ノードを入力電源線10iに接続するPチャネルMOSトランジスタ93が設けられる。
【0164】
モード設定信号MLVがHレベルのときには、LVTTLモードが指定される。このLVTTLモード時においては、入力電源電圧VDDIが、周辺電源電圧VDDPレベルと同じ電圧レベルに設定され、入力電源電圧発生回路5の動作は停止される。このとき、NAND回路92の出力信号はHレベルであり、MOSトランジスタ93は非導通状態であり、外部電源電圧EXVDDを供給する外部電源ノードと入力電源線10iとは分離される。
【0165】
一方、1.8VI/Oモードが設定されたばあいには、モード設定信号MLVはLレベルである。この場合、MOSトランジスタ12が非導通状態となり、周辺電源線10pと入力電源線10iは分離される。パワーカットイネーブル信号PCUTeがHレベルとなると、NAND回路92の出力信号がLレベルとなり、MOSトランジスタ93が導通し、外部電源ノードと入力電源線10iが接続され、入力電源電圧VDDIがが外部電源電圧EXVDDレベルとなる。
【0166】
入力電源電圧VDDIが、1.8Vに設定されている場合、ディープパワーダウンモード時に、この入力電源電圧VDDIを、1.8Vよりも低くし、特に、NチャネルMOSトランジスタおよびPチャネルMOSトランジスタのしきい値電圧の絶対値程度まで低くした場合、CMOS回路が誤動作する可能性がある。この入力電源電圧VDDIを使用する入力回路は、ディープパワーダウンモードエントリおよびイグジットの指示をする外部からの制御信号(コマンド)を受ける。したがって、外部信号に従って正確に内部信号を生成することができない場合、ディープパワーダウンモードを正確に解除することができなくなる可能性がある。そこで、このディープパワーダウンモード時においては、入力電源電圧VDDIを、外部電源電圧EXVDDに設定する。これによりコマンド入力回路を正確に動作させて、ディープパワーダウンモードを解除する。
【0167】
また、電源投入時において、パワーカットイネーブル信号PCUTeが誤って活性状態に設定されても、入力電源電圧VDDIを、外部電源電圧EXVDDに従って生成することができる。したがって、周辺回路が動作し、パワーカットイネーブル信号PCUTeがリセットされたとき、高速で、この入力電源電圧VDDIに従って入力回路の初期設定を行なうことができる。
【0168】
アレイ電源線10sに対しては、パワーカットイネーブル信号PCUTeと外部電源レベル指定信号ZCMPEを受けるゲート回路95と、ゲート回路95の出力信号がHレベルのとき導通し、外部電源ノードEXVDDとアレイ電源線10sを接続するNチャネルMOSトランジスタ96と、パワーカットイネーブル信号PCUTeと外部電源レベル指定信号ZCMPEとを受けるAND回路97と、AND回路97の出力信号がLレベルのとき導通し、外部電源ノードとアレイ電源線10sを結合するNチャネルMOSトランジスタ98が設けられる。
【0169】
NチャネルMOSトランジスタ98は、しきい値電圧の低いローVthトランジスタである。
【0170】
電源電圧が3.3Vのときには、外部電源レベル指定信号ZCMPEがLレベルであり、ゲート回路97の出力信号はLレベルに固定され、MOSトランジスタ98は非導通状態となる。一方、ゲート回路95は、パワーカットイネーブル信号PCUTeがHレベルとなるとLレベルの信号を出力し、MOSトランジスタ96を導通状態にする。この場合、アレイ電源電圧VDDSは、電圧EXVDD−Vthn(96)となる。ここで、Vthn(96)は、MOSトランジスタ96のしきい値電圧を示す。
【0171】
一方、外部電源電圧EXVDDが、たとえば2.5Vのときには、外部電源レベル指定信号ZCMPEはHレベルに設定され、ゲート回路95の出力信号がLレベルとなり、MOSトランジスタ96は非導通状態となる。一方、パワーカットイネーブル信号PCUTeがHレベルとなると、AND回路97の出力信号がHレベルとなり、MOSトランジスタ98が導通する。この状態においては、アレイ電源電圧VDDSは、電圧EXVDD−Vth(98)となる。ここで、Vthn(98)は、MOSトランジスタ98のしきい値電圧を示す。
【0172】
外部電源電圧EXVDDが低いため、ローVthトランジスタ98を用いて、アレイ電源電圧VDDSの電圧レベルが低下しすぎるのを防止する。したがってディープパワーダウンモード時において電流経路が遮断されている場合、このディープパワーダウンモード解除時において、このアレイ電源電圧VDDSが、所定の電圧(Vrefs)のレベルに復帰するまで、このアレイ電源電圧VDDSを使用する回路の誤動作を防止することができる。
【0173】
また、電源投入時において誤ってパワーカットイネーブル信号PCUTeが活性化されても、アレイ電源電圧VDDSを外部電源電圧EXVDDにしたがって駆動することができ、また、電圧EXVDD−Vthn(98)の電圧レベルは外部電源電圧EXVDDに近い電圧レベルであり、パワーカットイネーブル信号PCUTeの非活性化移行時において、アレイ電源電圧を使用する回路を初期設定することができる。
【0174】
これにより、ディープパワーダウンモード時の消費電流を低減して、確実に、ディープパワーダウンモードのイグジットを正確に行って、正確に内部回路を動作させることができる。また、電源投入時において誤ってパワーカットイネーブル信号PCUTeが活性化されても、確実に外部電源電圧に基づいて内部電源電圧を生成することができる。
【0175】
なお、ゲート回路92および95とAND回路97およびインバータ11は、外部電源電圧EXVDDを動作電源電圧として用いて動作する。
【0176】
[変更例]
図12は、この発明の実施の形態3の変更例の構成を概略的に示す図である。図12において、アレイ電源線10sに対して、パワーカットイネーブル信号PCUTeと外部電源レベル指定信号ZCMPEを受けるAND回路100と、AND回路100の出力信号がLレベルのとき導通し、アレイ電源線10sを外部電源ノードに接続するPチャネルMOSトランジスタ102が設けられる。このアレイ電源線10sに対しては、さらに、図11に示す構成と同様、ゲート回路95およびNチャネルMOSトランジスタ96が設けられる。
【0177】
この図12に示す構成においては、外部電源電圧EXVDDが、たとえば2.5Vの場合、外部電源レベル指定信号ZCMPEがHレベルに設定される。パワーカットイネーブル信号PCUTeが活性化されると、応じてMOSトランジスタ102が導通し、アレイ電源電圧VDDSが、外部電源電圧EXVDDレベルに設定される。この場合でも、ディープパワーダウンモード時において、アレイ電源電圧VDDSが外部電源電圧EXVDDが3.3Vの場合よりも低い電圧レベルに設定されるため、先の図11に示す構成と同様の効果を得ることができ、ディープパワーダウンモード解除時またはパワーカットイネーブル信号の非活性化移行時、アレイ電源電圧を使用する回路を正確にかつ安定に動作させることができる。
【0178】
外部電源レベル指定信号ZCMPEがLレベルに設定されたときには、パワーカットイネーブル信号PCUTeの活性化時においては、MOSトランジスタ96が導通し、電圧EXVDD−Vthn(96)をアレイ電源線10sに伝達する。従って、図11に示す構成と同様に外部電源電圧よりも低い電圧をアレイ電源電圧を使用する回路へ供給することができ、安定にアレイ電源電圧系の回路を動作させることができる。
【0179】
なお、周辺電源線10pおよび入力電源線10iに対して設けられる構成は、図11に示す構成と同じである。
【0180】
以上のように、この発明の実施の形態3に従えば、ディープパワーダウンモード時、内部電源電圧を外部電源電圧レベルに応じた電圧レベルに設定しており、ディープパワーダウンモード解除時において正確に外部からのディープパワーダウンモードイグジットコマンドに従って内部回路を動作させることができる。
【0181】
また、外部電源投入においてパワーカットイネーブル信号PCUTeが誤って活性化されても、外部電源電圧が一定の電圧レベル以上に達すると、パワーカットイネーブル信号PCUTeを確実にリセットして、内部電源電圧を生成することができる。
【0182】
[実施の形態4]
図13は、この発明の実施の形態4に従う電源制御部の構成を概略的に示す図である。図13において、電源制御部は、周辺電源電圧VDDPの投入を検出する周辺電源投入検出回路110と、周辺電源投入検出信号/PORPの活性化時その内部状態がリセットされ、また外部からのコマンドCMDに従ってパワーカット信号PCUTを生成する周辺回路112と、周辺回路112からのパワーカット信号PCUTを外部電源電圧EXVDDの振幅の信号に変換するレベル変換回路114と、レベル変換回路114の出力信号を反転するCMOSインバータ116と、外部電源電圧EXVDDの投入を検出する外部電源投入検出回路118と、外部電源投入検出回路118からの外部電源投入検出信号/POREXとCMOSインバータ116の出力信号とを受けてパワーカットイネーブル信号PCUTeを生成するAND回路120を含む。
【0183】
周辺回路112は、周辺電源電圧VDDPを動作電源電圧として受ける。CMOSインバータ116およびAND回路120は、外部電源電圧EXVDDを動作電源電圧として受ける。
【0184】
レベル変換回路114は、周辺回路112から出力されるパワーカット信号PCUTの論理レベルを反転しかつその振幅を変換する。
【0185】
周辺電源投入検出回路110は、周辺電源電圧VDDPが、所定の電圧レベル以上となるとまたは所定の電圧レベルで安定化すると、周辺電源投入検出信号/PORPをHレベルに設定する。
【0186】
外部電源投入検出回路118は、外部電源電圧EXVDDが、所定の電圧レベルに到達するかまたは所定の電圧レベルで安定化すると、外部電源投入検出信号/POREXをHレベルに設定する。
【0187】
周辺電源電圧VDDPは、外部電源電圧EXVDDから生成される。従って、外部電源電圧EXVDDの投入時においては、周辺電源電圧VDDPは、所定の電圧レベルに到達していないため、周辺回路112から出力されるパワーカット信号PCUTはその論理レベルは不定状態である。このパワーカット信号PCUTがその電圧レベルが浮き上がり、レベル変換回路114において、その出力信号がLレベルに駆動されると、CMOSインバータ116の出力信号がHレベルとなる。この場合は、外部電源投入検出信号/POREXがLレベルに維持されていれば、AND回路120からのパワーカットイネーブル信号PCUTeがLレベルに固定される。これにより、パワーカットイネーブル信号PCUTeが、外部電源投入時の不定状態のパワーカット信号PCUTに従って活性化されて、内部電源電圧発生回路の内部電圧発生動作が停止されるのを防止することができ、安定に外部電源電圧投入時、内部電源電圧を含む内部電圧を生成することができる。
【0188】
すなわち、図14に示すように、外部電源電圧EXVDDの投入時、外部電源投入検出信号/POREXが、外部電源電圧EXVDDが所定の電圧レベルに到達するかまたは安定化するまでLレベルであり、この間に、確実に、パワーカットイネーブル信号PCUTeをLレベルに設定することができる。
【0189】
また、図14に示すように、外部電源電圧EXVDDの投入後、周辺電源電圧VDDPは、この外部電源電圧EXVDDよりも遅れてその電圧レベルが上昇する(特に、3.3Vモードのとき:外部電源レベル指定信号ZCMPEがLレベルに設定されるとき)。この場合、周辺電源投入検出回路110からの周辺電源投入検出信号/PORPは、周辺電源電圧VDDPが安定化するまでLレベルを維持する。
【0190】
この周辺電源電圧VDDPが不安定な状態のときには、周辺回路112からのパワーカット信号PCUTの論理レベルは不定状態である。したがってこのパワーカット信号PCUTの電位レベルが上昇し、レベル変換回路114の出力信号がLレベルとなると、CMOSインバータ116の出力信号がHレベルとなる。しかしながら、この場合、外部電源投入検出信号/POREXはLレベルであり、AND回路120からのパワーカットイネーブル信号PCUTeはLレベルを維持し、周辺電源電圧VDDPが、外部電源電圧EXVDDの上昇に従って所定電圧レベルへ駆動される。この周辺電源電圧VDDPが、所定電圧レベルに到達すると、周辺回路112の内部状態が安定化し、このパワーカット信号PCUTの状態が確定し、接地電圧レベルに駆動される(周辺電源投入検出信号/PORPがLレベルのため、この周辺電源投入検出信号/PORPに従って周辺回路112の内部状態が確実に初期状態に設定される)。
【0191】
この周辺電源投入検出信号/PORPがHレベルに立上がった後に、外部電源投入検出信号/POREXをHレベルに立上げる。これにより、パワーカット信号PCUTが確実にLレベルに設定された後に、AND回路120を、バッファ回路として動作させることができ、パワーカットイネーブル信号PCUTeを、外部からのディープパワーダウンモード指示に従って活性化することができる。
【0192】
なお、この外部電源投入検出信号/POREXの非活性化は、外部電源電圧EXVDD投入後、周辺電源電圧VDDPが所定電圧レベルに到達するまでの時間を考慮して適当な時間に定められればよい。すなわち外部電源電圧EXVDDが安定化し、所定時間が経過すると、この外部電源投入検出信号/POREXをHレベルに駆動する。これにより、パワーカット信号PCUTがリセットされた後に、外部電源投入検出信号/POREXをHレベルに駆動することにより、確実にパワー化とイネーブル信号PCUTeが、電源投入時に誤って活性化されるのを防止することができる。
【0193】
外部電源投入検出回路118および周辺電源投入検出回路110の構成は、通常の電源投入検出回路を利用することができ、その出力信号のHレベルへの立上げタイミングを、たとえば遅延回路を用いて遅延することにより、所望のタイミングで、これらの電源投入検出信号/PORPおよび/POREXをHレベルへ駆動することができる。
【0194】
以上のように、この発明の実施の形態4に従えば、外部電源投入時、外部電源電圧の投入検出信号を用いてパワーカットイネーブル信号をリセット状態に維持しており、確実に、電源投入後、この外部電源電圧から内部電源電圧を生成することができ、また確実に早いタイミングで、内部電源電圧を、所定電圧レベルに駆動することができる。
【0195】
[実施の形態5]
図15は、この発明の実施の形態5に従うモード設定信号発生部の構成の一例を示す図である。図15において、モード設定信号発生部は、ボンディングパッド130に接続されるノードND20上の信号を反転するインバータ131と、インバータ131の出力信号を反転してモード設定信号MODを生成するインバータ132と、インバータ131の出力信号に従ってノードND20を接地ノードに結合するNチャネルMOSトランジスタ133と、パワーカットイネーブル信号PCUTeを受けるインバータ134と、インバータ134の出力信号に従って選択的に導通し、導通時ノードND20を、接地ノードに結合するNチャネルMOSトランジスタ135を含む。
【0196】
インバータ131、132および134は、外部電源電圧EXVDDを動作電源電圧として受ける。MOSトランジスタ135は、チャネル長の長いMOSトランジスタで構成され、等価的に、チャネル抵抗が大きくされて、その電流駆動力が十分小さくされる。
【0197】
モード設定信号MODは、たとえば、外部電源レベル指定信号ZCMPEまたはモード指定信号MLVである。このモード設定信号MODは、また、入出力データのビット数を設定する語構成指定信号であってもよく、また、リフレッシュサイクルなどの内部動作モードを設定する信号であってもよく、ボンディングパッド130に対する電圧設定により、その電圧レベルが固定され、内部状態を固定的に設定する信号であればよい。
【0198】
この図15に示すモード設定信号発生部の構成において、ボンディングパッド130は、外部電源端子136に、ボンディングワイヤ137を介して選択的に接続される。ボンディングパッド130が、ボンディングワイヤ137を介して外部電源端子136に接続された場合には、ノードND20の電圧レベルは、外部電源電圧EXVDDレベルとなり、モード設定信号MODも、外部電源電圧EXVDDレベルの信号となる。この場合には、インバータ131の出力信号はLレベルであり、MOSトランジスタ133は非導通状態にある。
【0199】
通常動作モード時においては、パワーカットイネーブル信号PCUTeはLレベルであり、MOSトランジスタ135が導通状態に維持される。したがって、この状態においては、MOSトランジスタ135を介して、微小電流がノードND20から接地ノードへ流れる。このノードND20からMOSトランジスタ135を介して接地ノードへ流れる電流量を十分小さくするために、このMOSトランジスタ135のチャネル長は十分な長さとされ、そのチャネル抵抗が十分大きくされる。
【0200】
ディープパワーダウンモード時においては、パワーカットイネーブル信号PCUTeはHレベルに設定され、MOSトランジスタ135が非導通状態となる。したがって、ディープパワーダウンモード時おいて、ノードND20と接地ノードの間の電流が流れる経路が遮断され、外部電源端子136からボンディングワイヤ137、ボンディングパッド130、MOSトランジスタ135を介して接地ノードへ流れる電流経路が遮断され、ディープパワーダウンモード時の消費電流を低減することができる。
【0201】
ボンディングパッド130がオープン状態の場合には、MOSトランジスタ135が通常動作モード時においてはオン状態であり、ノードND20が接地電圧レベルに固定される。この場合は、インバータ131の出力信号がHレベルとなり、MOSトランジスタ133が導通し、インバータ131およびMOSトランジスタ133によりラッチ回路が構成され、ノードND20が接地電圧レベルに固定される。
【0202】
ディープパワーダウンモード時において、パワーカットイネーブル信号PCUTeが活性化されると、MOSトランジスタ135が非導通状態となる。この状態においては、インバータ131の出力信号に従ってMOSトランジスタ133が導通状態であるため、ノードN20は接地電圧レベルに維持され、応じてモード設定信号MODはLレベルに維持される。
【0203】
したがって、このノードND20がオープン状態に設定される場合にノードND20を所定電圧レベルに固定するためのMOSトランジスタ135を、ディープパワーダウンモード時非導通状態に設定することにより、パッド130が電源端子に結合されるモード時において、ディープパワーダウンモード時の消費電流を低減することができる。
【0204】
なお、ボンディングパッド130が外部電源電圧EXVDDレベルに設定されている場合には、ディープパワーダウンモード時においても、ノードND20は、外部電源電圧EXVDDレベルであり、モード設定信号MODは、Hレベルを維持する。また、ボンディングパッド130がオープン状態時においては、MOSトランジスタ133により、ノードN20は接地電圧レベルであり、モード設定信号MODはLレベルに維持される。したがって、ディープパワーダウンモード時において、ノードND20のフローティング防止のためのMOSトランジスタ135を非導通状態に設定しても、このモード設定信号MODの論理レベルは何ら変化しない。
【0205】
なお、図15に示す構成においては、ボンディングパッド130へのボンディングワイヤ137の接続の有無によりモード設定信号MODの論理レベルが設定されている。しかしながら、このモード設定信号MODは、溶断可能なリンク素子の溶断/非溶断によりその論理レベルが設定される構成であってもよい。内部ノードND20の電圧レベルが固定的に設定され、この内部ノードのフローティング状態を防止するためのMOSトランジスタを、ディープパワーダウンモード時に遮断する。これにより、ディープパワーダウンモード時の消費電流を低減することができる。
【0206】
ボンディングパッド130が、接地端子に接続されるようにワイアリングされる場合には、このフローティング防止用のMOSトランジスタは、外部電源ノードとノードND20の間に接続される。
【0207】
以上のように、この発明の実施の形態5に従えば、内部状態設定信号の論理レベルを固定的に設定するためのプログラム回路において、パッドフローティング防止用のトランジスタをディープパワーダウンモード時に非導通状態に設定しており、ディープパワーダウンモード時の消費電流を低減することができる。
【0208】
[実施の形態6]
図16は、この発明の実施の形態6に従うアレイアクティブVDC4aの構成を示す図である。図16において、アレイアクティブVDC4aは、カレントミラー回路を構成するPチャネルMOSトランジスタ140および141と、アレイ電源電圧VDDSとアレイ基準電圧Vrefsを比較する差動段を構成するNチャネルMOSトランジスタ142および143と、制御入力AINに与えられるアレイ活性化信号ACTの活性化に応答してアレイアクティブVDC4aを活性化するNチャネルMOSトランジスタ144と、ノードND32の出力信号に従ってアレイ電源線10sで電流を外部電源ノードから供給する電流ドライブ用のPチャネルMOSトランジスタ145を含む。
【0209】
MOSトランジスタ140および141はゲートがノードND30に接続され、MOSトランジスタ140が、カレントミラー回路のマスタ段を構成する。MOSトランジスタ142および143は、それぞれ、ゲートにアレイ電源電圧VDDSおよびアレイ基準電圧Vrefsを受ける。
【0210】
アレイアクティブVDC4aは、さらに、オーバードライブ信号ZOVRの活性化時導通し、ノードND30へアレイ電源電圧VDDSを供給するオーバードライブ用のPチャネルMOSトランジスタ146を含む。オーバードライブ信号ZOVRは、センスアンプが動作するときに所定期間(たとえば10ns)活性化される。
【0211】
図17は、図16に示すアレイアクティブVDC4aの動作を示す信号波形図である。以下、図17を参照して、図16に示すアレイアクティブVDC4aの動作について説明する。
【0212】
メモリセル選択動作が指示されると、アレイ活性化信号ACTが活性化される。このアレイ活性化信号ACTが活性化されると、アレイアクティブVDC4aが活性化され、アレイ電源線10s上のアレイ電源電圧VDDSとアレイ基準電圧Vrefsとの比較を行ない、その比較結果に従って外部電源ノードからアレイ電源線10sへ電流を供給する。
【0213】
この比較動作時において、アレイ基準電圧Vrefsがアレイ電源電圧VDDSよりも高いときには、MOSトランジスタ143のコンダクタンスがMOSトランジスタ142のコンダクタンスよりも大きくなり、MOSトランジスタ141から供給される電流を放電し、ノードND32の電圧レベルが低下し、電流ドライブトランジスタ145の駆動電流が増大し、アレイ電源電圧VDDSの電圧レベルが上昇する。
【0214】
逆に、アレイ電源電圧VDDSが、アレイ基準電圧Vrefsよりも高い場合には、MOSトランジスタ142のコンダクタンスがMOSトランジスタ143のコンダクタンスよりも大きくなり、駆動電流が増大し、応じてMOSトランジスタ140の供給電流が増大する。MOSトランジスタ143が、MOSトランジスタ141から供給される電流を全て放電することができず、ノードND32の電圧レベルが上昇する。応じて、電流ドライブトランジスタ145の駆動電流が低減されるかまたは、電流供給が停止される。
【0215】
このアレイ活性化信号ACTが活性化されてから所定期間が経過するとセンストリガ信号S0Nが活性化され、選択メモリセルデータのセンス動作が開始される。このセンストリガ信号S0Nの活性化に応答して、オーバードライブ信号ZOVRが所定期間活性化される。オーバードライブ信号ZOVRが活性化されると、オーバドライブ用MOSトランジスタ146が導通し、ノードND30を、所定期間アレイ電源電圧VDDSレベルに固定する。このノードND30をアレイ電源電圧VDDSレベルに固定することにより、アレイアクティブVDC4aの比較回路内において、等価的に、アレイ電源電圧VDDSが低下した状態を強制的に実現し、MOSトランジスタ141の供給電流を低減して、ノードND32の電圧レベルを低下させて、電流ドライブトランジスタ145の供給電流量を増加させる。
【0216】
センストリガ信号S0Nの活性化に応答してセンスアンプが動作し、アレイ電源線10s上のアレイ電源電圧VDDSを消費し、その電圧レベルが低下する場合においても、電流ドライブトランジスタ145の電流駆動力が大きくされており、アレイ電源電圧VDDSの低下を抑制することができ、安定にセンス動作を行なうことができる。
【0217】
アレイ電源電圧VDDSは、たとえば1.6Vである。外部電源電圧EXVDDが、2.5Vの場合、MOSトランジスタ141のゲート−ソース間電圧は−0.9Vであり、そのMOSトランジスタ141の電流供給量を十分小さくするとができ、ノードND32の電圧レベルをMOSトランジスタ143の放電動作により十分低下させることができる。
【0218】
一方、外部電源電圧EXVDDが3.3Vの場合、MOSトランジスタ141のゲート−ソース間電圧は、−1.7Vとなり、このMOSトランジスタ141は、外部電源電圧EXVDDが2.5Vのときに比べて大きな電流を供給し、ノードND32の電圧レベルが、過剰に低下するのを抑制する。これにより、外部電源電圧EXVDDが、たとえば3.3Vと高い場合に、過剰に、アレイ電源線10sに電流が供給されて、このアレイ電源電圧VDDSレベルが過剰に、所定電圧レベルよりも高くなるのを抑制することができる。
【0219】
図18は、この発明の実施の形態6に従う半導体記憶装置の行系回路の構成を概略的に示す図である。
【0220】
図18において、行系制御回路は、外部からのコマンドCMDを受け、このコマンドCMDが行選択を指示するときアレイ活性化信号ACTを活性化するアレイ活性化制御回路150と、アレイ活性化信号ACTの活性化に応答して所定のタイミングでワード線駆動タイミング信号RXTを生成するワード線駆動制御回路152と、ワード線駆動制御回路152の出力信号に応答して所定期間経過後にセンストリガ信号S0Nを活性化するセンス制御回路154を含む。制御回路150、152および154は、周辺電源電圧VDDPを動作電源電圧として受ける。
【0221】
半導体装置が、クロック信号に同期して動作する同期型メモリの場合、アレイ活性化制御回路150は、このクロック信号のたとえば立上がりエッジに同期して複数の外部制御信号を取込み、これらの制御信号の論理レベルの組合せに応じて内部動作制御信号を生成する。ワード線駆動制御回路152およびセンス制御回路154は、アレイ活性化信号ACTが活性化されると、それぞれ所定時間経過後、ワード線駆動タイミング信号RXTおよびセンストリガ信号S0Nを活性化する。アレイ活性化信号ACTがたとえばプリチャージコマンドの印加により非活性化されると、ワード線駆動タイミング信号RXTが非活性化され、次いでセンストリガ信号S0Nが非活性化される。
【0222】
行系周辺回路は、ワード線駆動タイミング信号RXTにしたがって、アドレス指定されたワード線WLを選択状態へ駆動するワード線選択回路160と、センストリガ信号S0Nに従ってセンスアンプ活性化信号S1Nを生成してセンスアンプSAへ与えるセンスアンプ活性化回路162を含む。ワード線選択回路160へは、周辺電源電圧VDDPおよび高電圧Vppが与えられ、選択ワード線WLは、高電圧Vppレベルに駆動される。
【0223】
センスアンプSAは、交差結合されるPチャネルMOSトランジスタで構成されるPセンスアンプと、交差結合されるNチャネルMOSトランジスタで構成されるNセンスとを含む。センスアンプSAは、このセンスアンプ活性化信号S1Nの活性化に従って、Nセンスがセンス接地線に結合されて低電位のビット線を接地電圧レベルに放電する。
【0224】
センスアンプ活性化回路162は、また、センストリガ信号S0Nに従ってPセンスを活性化するPセンス活性化信号SPEを生成してセンスアンプSAへ与える。Pセンスは、このPセンスアンプ活性化信号SPEに従ってアレイ電源線10sに結合されてビット線BLおよびZBLの高電位のビット線をアレイ電源電圧VDDSレベルに駆動する。したがって、このセンスアンプSAの動作時において、ビット線BLおよびZBLの充放電が行なわれ、このビット線充電時にアレイ電源電圧VDDSが消費される。
【0225】
センスアンプSAは、各メモリセル列(ビット線対)に対応して配置されており、センス動作時においては、多くのセンスアンプSAが同時に充放電動作を行なう。このセンス動作時のビット線充電電流を補償するために、図16に示すようにオーバードライブ用MOSトランジスタ146を用いてアレイアクティブVDC4aの電流駆動力を大きくし、アレイ電源電圧VDDSの低下を抑制する。
【0226】
このアレイアクティブVDC4aに対しては、センストリガ信号S0Nの活性化に応答してワンショットのオーバードライブ信号ZOVRを生成するオーバードライブ制御回路156が設けられる。このオーバードライブ制御回路156は、外部電源電圧EXVDDを動作電源電圧として受ける。
【0227】
通常、メモリセルアレイは複数の行ブロックに分割され、選択メモリセルを含む行ブロックに対してセンス動作が実行される。セントリガ信号S0Nにしたがって選択行ブロックに対して設けられたセンスアンプがセンスアンプ活性化信号S1Nに従って活性化される。
【0228】
なお、ビット線BLおよびZBLは、スタンバイ状態時において、ビット線プリチャージ/イコライズ回路BPEにより、所定のビット線プリチャージ電圧Vblレベルにプリチャージされかつイコライズされる。
【0229】
図19は、図18に示すオーバードライブ制御回路156の構成の一例を示す図である。図19において、オーバードライバ制御回路156は、センストリガ信号S0Nの振幅を外部電源電圧EXVDDレベルに変換するレベル変換回路156aと、レベル変換回路156aの出力信号を反転しかつ所定時間遅延する反転/遅延回路156bと、反転/遅延回路156bの出力信号とレベル変換回路156aの出力信号とを受けてオーバードライブ信号ZOVRを生成するNAND回路156cを含む。反転/遅延回路156bおよびNAND回路156cへは、外部電源電圧EXVDDが、動作電源電圧として供給される。
【0230】
レベル変換回路156aは、センストリガ信号S0Nの振幅変換のみを行ない、論理レベルの変換は行なわない。したがって、センストリガ信号S0Nが活性化されてその電圧レベルが上昇すると、レベル変換回路156aの出力信号も立上がる。反転/遅延回路156bは、たとえば奇数段の縦続接続されるインバータで構成され、所定時間経過後に、レベル変換回路156aの出力信号に従ってその出力信号をLレベルに駆動する。したがって、この反転/遅延回路156bの有する遅延時間の間、NAND回路156cは両入力がHレベルとなり、このオーバードライブ信号XOVRをLレベルに駆動する。
【0231】
外部電源電圧EXVDDの電圧レベルが上昇すると、反転/遅延回路156bの遅延時間が短くなり、またNAND回路156cのゲート遅延も短くなる。したがって、外部電源電圧EXVDDが高くなった場合には、オーバードライブ信号ZOVRの活性化期間も短くなり、センスオーバードライブ期間を短くすることができ、アレイアクティブVDC4aにおいて、その電流駆動力が大きくされる期間を短くでき、アレイ電源電圧VDDSが、過剰にオーバードライブされるのを抑制でき、消費電流を低減することができる。
【0232】
図20は、この発明の実施の形態6における中間電圧VblおよびVcpを発生する中間電圧回路の構成の一例を示す図である。図20において、中間電圧発生回路170は、アレイ基準電圧Vrefsを分圧する分圧回路と、この分圧回路の出力信号に従って中間電圧VblまたはVcpを生成する出力回路を含む。
【0233】
分圧回路は、基準電圧入力ノードNDと内部ノードND41の間に接続される抵抗素子170aと、ノードND41およびND42の間に直列に接続されるMOSトランジスタ170bおよび170cと、ノードND42と接地ノードとの間に接続される抵抗素子170dを含む。
【0234】
MOSトランジスタ170bは、NチャネルMOSトランジスタであり、そのゲートおよびドレインがノードND41に接続され、ダイオードモードで動作する。MOSトランジスタ170cは、PチャネルMOSトランジスタであり、そのゲートおよびドレインがノードND42に接続されて、ダイオードモードで動作する。
【0235】
抵抗素子170aおよび170dは、十分大きな抵抗値を有しており、微小電流を流す。したがってMOSトランジスタ170bおよび170cは、それぞれダイオードモードで動作し、ノードND41の電圧レベルは、Vrefs/2+Vthnとなり、ノードND42の電圧レベルが、Vrefs/2−Vthpとなる。ここで、Vthnは、MOSトランジスタ170bのしきい値電圧を示し、Vthpは、MOSトランジスタ170cのしきい値電圧の絶対値を示す。
【0236】
出力回路は、外部電源ノードと出力ノードND43の間に接続されかつそのゲートが、ノードND41に接続されるNチャネルMOSトランジスタ170eと、ノードND43と接地ノードとの間に接続されかつそのゲートがノードND42に接続されるPチャネルMOSトランジスタ170fを含む。
【0237】
MOSトランジスタ170eは、ノードND41の電圧レベルが外部電源電圧EXVDDよりも低いため、ソースフォロワモードで動作し、ノードND43に、ノードND41の電圧よりもしきい値電圧Vthn低い電圧レベルにクランプする。また、MOSトランジスタ170fも、ソース電圧が、接地電圧レベルであり、そのゲート電圧よりも低いため、ソースフォロワモードで動作し、ノードND43を、ノードND42の電圧よりも電圧Vthp高い電圧レベルにクランプする。
【0238】
ノードND43からの中間電圧Vbl(またはVcp)が、電圧Vrefs/2よりも低下すると、MOSトランジスタ170eが導通してノードND43へ電流を供給する。このときには、MOSトランジスタ170fは非導通状態である。中間電圧Vbl(またはVcp)が電圧Vrefs/2よりも高くなると、MOSトランジスタ170eはオフ状態、一方、MOSトランジスタ170fが導通し、ノードND43から電流を接地ノードへ放電する。したがって、この中間電圧Vbl(またはVcp)は、Vrefs/2の電圧レベルに維持される。ここで、MOSトランジスタ170bおよび170eのしきい値電圧も大きさは等しく、またMOSトランジスタ170cおよび170fのしきい値電圧の大きさが等しいとしている。
【0239】
この中間電圧Vbl(またはVcp)を生成するために、基準電圧Vrefsを用いることにより、アレイ電源電圧VDDSをオーバードライブしても、その影響を受けることなく、Vrefs/2の電圧レベルにこれらの中間電圧VblおよびVcpの電圧レベルが維持される。したがって、センス動作時において、参照ビット線の電圧レベルを、正確に中間電圧Vrefs/2の電圧レベルに維持することができる。
【0240】
アレイ電源電圧VDDSは、オーバードライブ期間以外は、この基準電圧Vrefsの電圧レベルであり、メモリセルに記憶されるHレベルデータは、センスアンプによるリストア動作時により、電圧Vrefsレベルとなる。したがって、スタンバイ時において、ビット線プリチャージ電圧レベルを、メモリセル記憶データの中間電圧レベルに正確に維持することができ、センスオーバードライブ方式を利用しても、正確に中間電圧レベルのビット線プリチャージ電圧Vblおよびセルプレート電圧Vcpを生成することができる。
【0241】
セルプレート電圧も、メモリセルキャパシタの蓄積電荷量は、このセルプレート電圧に応じて変化する(Q=C・(Vcp−V(data)))。
【0242】
したがって、セルプレート電圧Vcpも、このアレイ基準電圧Vrefsに従って生成することにより、センスオーバードライブの影響を受けることなく、蓄積電荷量の絶対値をHレベルおよびLレベルデータについて等しくすることができ、メモリセル選択時にビット線上に現われる読出電圧の絶対値をHレベルおよびLレベルデータについて同じとすることができ、安定にセンス動作を行なうことができる。
【0243】
以上のように、この発明の実施の形態6に従えば、アレイ電源電圧をセンス動作時にオーバードライブしており、センス動作時に、アレイ電源電圧が消費されずに、安定にアレイ電源電圧をセンスアンプへ供給することができる。
【0244】
また、ビット線プリチャージ電圧およびセルプレート電圧を、アレイ電源電圧の電圧レベルを決定するアレイ基準電圧に基づいて生成しており、センスオーバードライブ方式に従って、アレイ電源電圧がオーバードライブされてその電圧レベルが上昇しても、このビット線プリチャージ電圧およびセルプレート電圧は、安定にその電圧レベルを維持することができ、正確にビット線のプリチャージを行なうことができ、またHレベルデータおよびLレベルデータについて同じ大きさの読出電圧をビット線上に生成することができ、正確にセンス動作を行なうことができる。
【0245】
[実施の形態7]
図21は、この発明の実施の形態7に従う高電圧発生回路の構成を示す図である。高電圧Vppは、図18に示すように、選択ワード線上に伝達される。
【0246】
図21において、高電圧発生回路は、プリチャージ制御信号PREに従ってノードND50へ電荷を供給する容量素子180と、ノードND50の電圧レベルを、外部電源電圧からそのしきい値電圧低い電圧EXVDD−VthnのレベルにクランプするNチャネルMOSトランジスタ181と、ノードND50の電圧レベルに応じて選択的に導通し、導通時、ノードND53へ外部電源電圧EXVDDを伝達するNチャネルMOSトランジスタ182と、ノードND50の電圧レベルに応じて選択的に導通し、導通時、ノードND51へ外部電源電圧EXVDDを伝達するNチャネルMOSトランジスタ183と、出力ゲート制御信号GATEEに従ってノードND51へ電荷を供給する容量素子184とを含む。
【0247】
プリチャージ制御信号PREは、振幅が、外部電源電圧EXVDDレベルの信号であり、出力ゲート制御信号GATEEが、振幅が高電圧Vppまたは2・VDDSの振幅Vgを有する。したがってノードND51上の電圧GATEは、電圧Vg+EXVDDと外部電源電圧EXVDDの間で変化する。ノードND50は、MOSトランジスタ181により、その電圧の下限レベルがEXVDD−Vthnにクランプされており、MOSトランジスタ182および183は、それぞれ、導通時、外部電源電圧EXVDDを伝達する。
【0248】
高電圧発生回路は、さらに、ポンプ制御信号ZPUMPがLレベルのとき導通し、ノードND52へ外部電源電圧EXVDDを伝達するPチャネルMOSトランジスタ185と、ポンプ制御信号ZPUMPがHレベルのときに導通し、ノードND52へ、ノードND54の電圧VBTBを伝達するNチャネルMOSトランジスタ186と、負ブースト制御信号ZVBTBに従ってノードND54から電荷を引抜く容量素子187と、負ブーストプリチャージ制御信号ZPREBに従ってノードND55から電荷を引抜く容量素子188と、ノードND55の上限電圧を、電圧VthpレベルにクランプするPチャネルMOSトランジスタ189と、ノードND55上の電圧に従ってノードND54を接地電圧レベルにプリチャージするPチャネルMOSトランジスタ190を含む。
【0249】
ポンプ制御信号ZPUMPは、振幅が外部電源電圧EXVDDレベルの信号である。負ブースト制御信号ZVBTBは、振幅が外部電源電圧EXVDDの信号である。負ブーストプリチャージ制御信号ZPREBは、振幅が外部電源電圧EXVDDレベルの信号である。
【0250】
容量素子187は、PチャネルMOSトランジスタで構成され、そのバックゲート、ソースおよびドレインが共通に接続されて負ブースト制御信号ZVBTBを受け、そのゲートがノードND54に接続される。ノードND54は、後に説明するように、負電圧レベルに駆動されるため、ノードND54を、その容量素子187のゲート電極に接続することにより、容量素子187を構成するMOSトランジスタの基板領域に電荷が流れるのを防止する。
【0251】
高電圧発生回路は、さらに、ノードND52の電圧レベルに従ってノードND53への電荷の供給/引抜きを行なう容量素子191と、ノードND51上の電圧GATEに従って選択的に導通し、導通時、ノードND53から出力ノードへ電荷を供給して高電圧Vppを生成するNチャネルMOSトランジスタ192を含む。
【0252】
容量素子191が、また、PチャネルMOSトランジスタで構成され、そのゲートが、ノードND52に接続され、バックゲート、ソースおよびドレインがノードND53に共通に接続される。この容量素子191においても、ノードND52が負電圧に駆動されるため、容量素子191のゲートがノードND52に接続され、バックゲート、ソースおよびドレインがノードND53に接続される。負電圧をゲート電極で受けることにより、基板領域に電荷が流入するのを防止する。
【0253】
図22は、図21に示す高電圧発生回路の動作を示す信号波形図である。以下、図22を参照して、図21に示す高電圧発生回路の動作について説明する。
【0254】
時刻t0以前においては、負ブースト制御信号ZVBTBがHレベルであり、また負ブーストプリチャージ制御信号ZPREBが接地電圧レベルである。この状態においては、ノードND55はVthp−EXVDDレベルにあり、MOSトランジスタ190が導通し、ノードND54は、接地電圧レベルにプリチャージされる。負ブーストプリチャージ制御信号ZPREBがHレベルに立上がり、ノードND55の電圧レベルが、MOSトランジスタ189のしきい値電圧Vthpにまで上昇すると、MOSトランジスタ190が非導通状態となり、ノードND54のプリチャージ動作が完了する。
【0255】
次いで、時刻t0において、負ブースト制御信号ZVBTBが接地電圧レベルに駆動されると、容量素子187の容量結合により、ノードND54の電圧VBTBが、負電圧−Vbレベルにまで低下する。このノードND54の電圧レベル低下時においては、制御信号ZPUMPが接地電圧レベルであっても、MOSトランジスタ186が導通するため、ノードND54の電圧VBTBの到達電圧レベルは、容量素子187および191の容量値C1およびC2の容量分割により与えられる。すなわち、電圧Vbは、次式で表わされる。
【0256】
Vb=C1・EXVDD/(C1+C2)−Lls
ここで、Llsは、結合損失を示す。なお、容量値C1およびC2の値が等しく、結合損失がない場合には、ノードND50の電圧VBTBは、−EXVDD/2の電圧レベルに到達する。
【0257】
時刻t1において、次いで、プリチャージ制御信号PREが外部電源電圧EXVDDレベルに立上がり、容量素子180の容量結合により、ノードND50の電圧レベルが2・EXVDD−Vthnの電圧レベルに上昇する(ここで結合損失はないものと仮定している)。このノードND50の電圧レベルの上昇に従ってMOSトランジスタ182および183が導通し、ノードND53の電圧レベルが外部電源電圧EXVDDレベルとなり、また、ノードND51の電圧GATEの電圧レベルが、外部電源電圧EXVDDレベルにプリチャージされる。
【0258】
時刻t1bに、プリチャージ制御信号PREを接地電圧レベルに立下げると、ノードND50の電圧レベルが低下し、MOSトランジスタ181のクランプ動作により、ノードND50の電圧レベルがEXVDD−Vthnレベルとなり、MOSトランジスタ182および183が非導通状態となる。
【0259】
時刻t2において負ブーストプリチャージ制御信号ZPREBを接地電圧レベルに立下げ、またほぼ同時の時刻t3において負ブースト制御信号ZVBTBを外部電源電圧EXVDDレベルに立上げる。容量素子188の容量結合により、MOSトランジスタ190が導通し、ノードND54上の電圧VBTBは、接地電圧レベルにプリチャージされる。この状態において、ポンプ制御信号ZPUMPは、時刻t0において外部電源電圧EXVDDレベルに駆動されており、MOSトランジスタ186は導通状態である。したがって、このノードND54の電圧VBTBが接地電圧レベルに上昇すると、ノードND52の電圧レベルも応じて上昇し、容量素子191の容量結合により、ノードND53の電圧レベルが、上昇し、電圧EXVDD+Vbレベルとなる。
【0260】
時刻t4において、ポンプ制御信号ZPUMPを外部電源電圧EXVDDから接地電圧レベルに低下させると、MOSトランジスタ185が導通し、一方、MOSトランジスタ186が非導通状態となり、ノードND52の電圧レベルが、接地電圧レベルから外部電源電圧EXVDDレベルに上昇する。したがって、容量素子191の容量結合により、ノードND53の電圧レベルがさらにEXVDD上昇し、電圧2・EXVDD+Vbの電圧レベルとなる。
【0261】
次に、時刻t5において、出力ゲート制御信号GATEEが、高電圧Vgレベルに立上がると、ノードND51の電圧GATEが、外部電源電圧EXVDDレベルから、電圧Vg+EXVDDレベルにまで容量素子184の容量結合により上昇する。電圧Vgは、2・VDDSまたは高電圧Vppに近い電圧レベルであり、MOSトランジスタ192が導通し、ノードND53に蓄積された電荷が、出力ノードへ伝達され、高電圧Vppの電圧レベルが上昇する。
【0262】
時刻t6において、出力ゲート制御信号GATEEが接地電圧レベルに低下すると、ノードND51の電圧レベルが容量素子184の容量結合により低下する。この時刻t6の直後の時刻t7においてプリチャージ制御信号PREが再び外部電源電圧EXVDDレベルに上昇し、ノードND51およびND53は、それぞれ外部電源電圧EXVDDレベルにプリチャージされる。
【0263】
一方、時刻t2において、ノードND50の電圧VBTBは、接地電圧レベルにプリチャージされており、次の昇圧動作に備えている。以降、時刻t0からの動作を繰返すことにより、高電圧Vppの電圧レベルを上昇させる。高電圧Vppの最高到達電圧レベルは、外部電源電圧EXVDD、アレイ電源電圧VDDSおよびMOSトランジスタ192のしきい値電圧により異なる。電圧GATEの最高電圧レベルが、2・EXVDD+Vb+Vthnよりも高い場合には、高電圧Vppは、最大2・EXVDD+Vbの電圧レベルに到達することができる。
【0264】
この図21に示すように、ノードND53に電荷をポンプ動作により伝達する容量素子191のノードの最低電圧を負電圧レベルにブーストすることにより、ノードND53の電圧レベルを、この負のブースト電圧Vbだけ高くすることができ、C1=C2の場合、理想的に2.5・EXVDDの電圧レベルにまで上昇することができる。したがって、外部電源電圧EXVDDの規格値の下限電圧レベルで動作しても、高電圧Vppの電圧レベルを十分高くすることができる。
【0265】
図23は、容量素子187および191の断面構造を概略的に示す図である。この容量素子187および191は同一構成を有するため、図23においては、容量素子187の断面構造を示す。
【0266】
図23において、容量素子187は、P型基板領域200表面に形成されるNウェル202内に形成される。P型基板領域200は接地電圧レベルにバイアスされる。
【0267】
容量素子187は、Nウェル202表面に間をおいて形成させるP型不純物領域203aおよび203bと、これらの不純物領域203aおよび203bの間のチャネル形成領域上に図示しないゲート絶縁膜を介して形成されるゲート電極203と、Nウェル202表面に形成されるNウェル不純物領域204を含む。これらの不純物領域203a、203bおよび204が相互接続され、負ブースト制御信号ZVBTBを共通に受ける。ゲート電極203は、図21に示すノードND50に接続されて、電圧VBTBを受ける。
【0268】
この図23に示すように、容量素子187において、電圧VBTBが負電圧−Vbに低下しても、不純物領域203a、203bおよび204は、ともに接地電圧レベルである。P型基板領域200は接地電圧レベルにバイアスされており、このP型基板領域200およびNウェル202間のPN接合は、非導通状態である。したがって、Nウェル202からP型基板領域200へ電荷が流出するのを防止することができる。
【0269】
高電圧発生回路において内部ノードが負電圧レベルにブーストされる場合においても、通常の構成のMOSキャパシタを、PチャネルMOSトランジスタを形成するP型基板領域200内にNウェル202を分離するだけで形成して、負電圧ブースト容量として利用することができる。
【0270】
なお、高電圧Vppは、通常、1.5・VDDSの電圧レベルに設定される。図24は、出力ゲート制御信号GATEE発生部の構成の一例を示す図である。図24において、出力ゲート制御信号発生部は、導通時外部電源電圧EXVDDをノードND60に伝達するNチャネルMOSトランジスタ211と、MOSトランジスタ211のゲートの下限電圧をEXVDD−VthnのレベルにクランプするNチャネルMOSトランジスタ212と、制御信号GAT0に従ってMOSトランジスタ211のゲートへ電荷を供給する容量素子210と、制御信号GAT1に従ってノードND60へ電荷を供給する容量素子213と、制御信号GAT2がLレベルのとき導通し、ノードND60の電圧を出力ノードへ伝達して出力ゲート制御信号GATEEを生成するPチャネルMOSトランジスタ214と、制御信号GAT2がHレベルのとき導通し、出力ゲート制御信号GATEEを、接地電圧レベルに駆動するNチャネルMOSトランジスタ215を含む。制御信号GAT0−GAT2は、その振幅は、外部電源電圧EXVDDレベルである。
【0271】
図25は、図24に示す出力ゲート制御信号発生部の動作を示す信号波形図である。以下、図25を参照して、図24に示すゲート制御信号発生回路の動作について説明する。
【0272】
制御信号GAT1が、外部電源電圧EXVDDレベルから、接地電圧レベルに低下する。このときには、制御信号GAT0はの接地電圧レベルにあり、MOSトランジスタ211のゲート電位は、電圧EXVDD−Vthnレベルである。制御信号GAT1の電圧レベルの低下に従って、ノードND60の電圧レベルが低下する。この制御信号GAT1の立下がりとほぼ同時に制御信号GAT2の電圧レベルが外部電源電圧EXVDDレベルに上昇し、MOSトランジスタ215がオン状態となり、出力ゲート制御信号GATEEが、接地電圧レベルに駆動される。このとき、ノードND60の電圧レベルは、最大外部電源電圧EXVDDレベルであり、MOSトランジスタ214を非導通状態に維持する。
【0273】
続いて、制御信号GAT0が電源電圧EXVDDレベルに上昇し、MOSトランジスタ211が導通し、ノードND60の電圧レベルが、外部電源電圧EXVDDレベルにプリチャージされる。
【0274】
制御信号GAT0が接地電圧レベルに低下すると、MOSトランジスタ211のソースおよびドレイン電圧が、そのゲート電圧よりも高くなり、MOSトランジスタ201が非導通状態となる。
【0275】
続いて、所定のタイミングで、制御信号GAT1が外部電源電圧EXVDDレベルに上昇し、ノードND60の電圧レベルが、2・EXVDDレベルに上昇する。この制御信号GAT1の立上がり2とほぼ同時に、制御信号GAT2が、接地電圧レベルに低下し、MOSトランジスタ214が導通し、またMOSトランジスタ215が非導通状態とされ、出力ゲート制御信号GATEEの電圧レベルが、ノードND60上の電圧レベル、すなわち電圧2・EXVDDレベルに上昇する。
【0276】
以降、この動作を繰返すことにより、振幅2・EXVDDレベルの出力ゲート制御信号GATEEを生成することができる。制御信号GAT1およびGAT2を互いに相補な制御信号で構成し、制御信号GAT1を、ほぼ、出力ゲート制御信号GATEEと同一信号波形で駆動することにより、振幅外部電源電圧EXVDDレベルの制御信号から、振幅2・EXVDDレベルの出力ゲート制御信号GATEEを生成することができる。
【0277】
なお、この出力ゲート制御信号GATEE専用に昇圧回路を設け、この専用の昇圧回路の出力電圧を用いて、外部電源電圧EXVDDレベルの出力ゲート制御信号GATEEFをレベル変換して、出力ゲート制御信号GATEEを生成してもよい。
【0278】
[変更例]
図26は、この発明の実施の形態7に従う高電圧発生回路の変更例の構成を示す図である。この図26に示す構成においては、ノードND53に、容量素子187の主電極が接続され、容量素子187の他方電極(ゲート電極)へは、CMOSインバータ220によりブースト制御信号ZVBTBが与えられる。このCMOSインバータ220は、ポンプ制御信号ZPUMPと同相の制御信号ZPUMPAを反転して、負ブースト制御信号ZVBTBを生成する。
【0279】
また、容量素子191の一方電極ノードの電位を駆動するMOSトランジスタ186のソースノードは接地ノードに結合される。ノードND51およびND53を駆動する回路部分は、図21に示す高電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0280】
この図26に示す高電圧発生回路においては、ノードND53に対し容量素子187および194が並列に設けられる。したがって、このノードND53には、2つの容量素子187および191により電荷が供給される。したがって、ノードND53の振幅は、2・EXVDDであるものの、その出力ノードへの電荷供給力が大きくなり、高速かつ安定に高電圧Vppを生成することができる。
【0281】
なお、図26に示す構成においては、容量素子191が、ダブルブースト時と同様に、そのゲートがノードND52に接続されている。しかしながら、シングルブースト時においては、ノードND52は、接地電圧と電源電圧EXVDDとの間で変化するだけであり、負電位に駆動されることはない。従って、容量素子191のゲートをノードND53に接続し、ソース/ドレイン/基板領域をノードND52に接続しても良い。この配置の場合、ノードND53には、容量素子191のゲート容量と容量素子187のゲート容量が接続する。従って、容量素子191の基板領域等の寄生容量がノードND53に接続される構成に較べてノードND53の寄生容量を低減することができ、ノードND52とノードND53の間の結合係数を高くすることができ、ポンプ効率を改善することができる。
【0282】
以上のように、この発明の実施の形態7に従えば、内部ノードを負電圧にブーストし、その後内部ノードを外部電源電圧レベルに駆動しており、内部ノードの最大電圧振幅を、2・EXVDD+0.5・EXVDDに設定することができ、外部電源電圧EXVDDが下限レベルに低下しても、安定に所定の電圧レベルの高電圧Vppを生成することができる。
【0283】
[実施の形態8]
図27は、この発明の実施の形態8に従う高電圧発生回路の構成を概略的に示す図である。図27においては、内部ノードND53の振幅を、2・EXVDDおよび2.5・EXVDDのいずれかに設定するためにマスクメタル配線が用いられる。
【0284】
すなわち、内部ノードND53の電圧レベルを、振幅2.5EXVDDに設定する場合には、ダブルブースト型を用いる必要がある。この場合には、マスクメタル配線235a、235b、および242を配設する。これにより、容量素子187は、MOSトランジスタ186のソースノードに接続され、またその他方電極に、マスクメタル配線242を介してバイアスブースト信号ZVBTBを受ける。また、MOSトランジスタ190のドレインノードが、マスクメタル配線235aを介してMOSトランジスタ186のソースノードに結合される。これにより、図21に示す構成と同様の、ダブルブースト型高電圧発生回路が実現される。
【0285】
一方、ノードND53の電圧振幅を、2・EXVDDに設定する場合には、シングルブースト構成が指定される。この場合には、メタルマスク配線240a、240bおよび237が配設される。したがって、この場合には、容量素子17へは、インバータ220を介してポンプ制御信号ZPUMPAが与えられ、また容量素子187の電極が、MOSトランジスタ186ではなく、マスクメタル配線240aを介してノードND53に接続される。
【0286】
また、MOSトランジスタ186のソースノードは接地ノードへマスクメタル配線240cを介して接続され、またMOSライト190のドレインノードがマスクメタル配線240bを介して接地ノードに接続される。負電圧ブーストプリチャージ制御信号ZPREBは、シングルブーストモード時Lレベルに固定される。
【0287】
したがってこの場合には、ノードND53が容量素子191および187により並列に駆動されて、シングルブースト型の内部電圧発生回路を実現することができる。
【0288】
したがって、同一回路構成をマスタ工程で作成し、その後、電源電圧EXVDDの電圧レベルに応じてスライス工程でマスクメタル配線を選択的に配設することにより、ダブルブースト型およびシングルブースト型の内部高電圧発生回路を選択的に形成することができる。
【0289】
なお、図27に示す構成において、容量素子191がゲートがND52に接続されかつ基板領域および不純物領域(ソース/ドレイン領域)がノードND53に接続されている。しかしながら、シングルブースト時において、容量素子191の接続を逆方向とする場合には、容量素子191のゲートと基板領域/不純物領域との接続先を、シングルブースト型/ダブルブースト型に応じて配線により切り替える。
【0290】
電圧発生部230は、図21および図26に示す構成において電圧GATEおよびノードND53のプリチャージ電圧を生成する回路部分を含み、プリチャージ制御信号PREおよび出力ゲート制御信号GATEEに従って動作する回路部分を示す。
【0291】
[変更例1]
図28は、この発明の実施の形態8の変更例の構成を示す図である。図28においては、MOSトランジスタ186のソースノードにメタルスイッチ250が配設され、MOSトランジスタ190のドレインノードにメタルスイッチ251が配設され、ノードND53に対しメタルスイッチ253が配設れさる。また、容量素子187の電極ノードにメタルスイッチ253が配設される。これらのメタルスイッチ250−253は、スライス工程においてメタル配線によりその接続経路が設定される。
【0292】
メタルスイッチ250は、ダブルブースト方式の場合、配線245と容量素子187のゲート電極とをMOSトランジスタ186のソースノードに接続する。メタルスイッチ251は、MOSトランジスタ190のドレインノードを配線245に接続する。メタルスイッチ253は、接地ノードを、配線247に接続する。メタルスイッチ252は、負電圧ブースト制御信号ZVBTBを、容量素子187のソース/ドレイン/基板領域に結合する。
【0293】
シングルブースト構成時においては、メタルスイッチ250は、接地ノードを、MOSトランジスタ186のソースノードに接続し、また容量素子187はゲート電極を、配線245に接続する。メタルスイッチ251は、配線245を配線247に接続し、かつMOSトランジスタ190のドレインノードを接地ノードに結合する。メタルスイッチ253は、配線247をノードND53に接続する。メタルスイッチ252は、インバータ220の出力信号を、容量素子187のソース/ドレイン/バックゲートノードに接続する。
【0294】
したがって、これらメタルスイッチ250−253の接続経路をスライス工程においてメタル配線で設定することにより、外部電源電圧EXVDDの電圧レベルに応じて、ダブルブースト構成の高電圧発生回路およびシングルブースト構成の高電圧発生回路を実現することができる。
【0295】
なお、この図28に示す構成においても、容量素子191はシングルブースト型およびダブルブースト型両者において接続は変更されていない。しかしながら、シングルブースト型の場合には、容量素子191のゲートをノードND53に接続する場合には、容量素子191のゲートおよび基板領域/不純物領域に対して接続先を切替えるためのメタルスイッチを配置する。
【0296】
また、図28に示す構成においても、電圧発生部230は、プリチャージ制御信号PREおよび出力ゲート制御信号GATEEに従ってノードND53の電圧および電圧GATEを生成する回路部分を示す。
【0297】
[変更例2]
図29は、この発明の実施の形態8の変更例2の構成を概略的に示す図である。図29においては、ノード53の電圧レベルをプリチャージする電圧発生部の構成は示していない。
【0298】
図29において、高電圧発生回路は、MOSトランジスタ186のソースノードND60と接地ノードの間に接続されかつそのゲートに制御信号CTL1を受けるNチャネルMOSトランジスタ260と、ノードND60とノードND61内部に接続されかつそのゲートに制御信号CTL2を受けるNチャネルMOSトランジスタ261と、ノードND61とノードND62の間に接続されかつそのゲートが接地ノードに接続されるPチャネルMOSトランジスタ262と、ノードND62と接地ノードとの間に接続されかつそのゲートに制御信号CTL3を受けるNチャネルMOSトランジスタ263と、ノードND62とノードND53の間に接続されるPチャネルMOSトランジスタ264と、制御信号CTL4に従ってMOSトランジスタのゲートをノードND53に結合するPチャネルMOSトランジスタ265と、制御信号CTL5に従って、MOSトランジスタ266のゲートを接地ノードに結合するNチャネルMOSトランジスタ266を含む。
【0299】
容量素子187の電極ノードへは、負電圧ブースト制御信号ZVBTBとインバータ220の出力信号を受けるOR回路270の出力信号が与えられる。
【0300】
ダブルブースト構成時においては、制御信号CTL1が負電圧VBBレベルに設定され、制御信号CTL2が、外部電源電圧に設定される。また、制御信号CTL3は、Hレベル(外部電源電圧レベル)に設定される。したがって、MOSトランジスタ260が非導通状態、MOSトランジスタ263が導通状態であり、ノードND62は接地電圧レベルに固定される。
【0301】
また、制御信号CTL4およびCTL5がLレベルに設定され、MOSトランジスタ265がオン状態、MOSトランジスタ266がオフ状態となり、MOSトランジスタ264のゲートはノードND53に接続される。
【0302】
ダブルブースト構成時においては、ノードND61は、負電圧−Vbと接地電圧レベルの間で変化する。したがって、MOSトランジスタ262は、ノードND61の電圧レベルが、そのしきい値電圧の絶対値以上高くなったときにオン状態となるため、このダブルブースト構成時においては、MOSトランジスタ262は非導通状態を維持する。一方、MOSトランジスタ261は、導通状態であり、またこの制御信号CTL2が、外部電源電圧EXVDDレベルに維持されているため、ノードND61の電圧が、ノードND60へ正確に伝達される。
【0303】
ノードND53は、ダブルブースト構成時においては、外部電源電圧EXVDDと電圧2.5・EXVDDの間で変化する。したがって、MOSトランジスタ264は、ノードND62が接地電圧レベルに維持されるため、常時非導通状態を維持する。
【0304】
ダブルブーストモード時においては、ポンプ制御信号ZPUMPAは、Hレベルに固定され、インバータ220の出力信号はLレベルとなる。応じて、OR回路270がバッファ回路として動作し、負電圧ブースト制御信号ZVBTBに従って、容量素子187を駆動する。
【0305】
一方、シングルブースト構成時においては、制御信号CTL1が外部電源電圧レベルに設定され、MOSトランジスタ260が導通状態に設定される。また制御信号CTL2は、接地電圧レベルに維持され、MOSトランジスタ261が非導通状態となる。同様、制御信号CTL3が、接地電圧レベルに維持され、MOSトランジスタ263がオフ状態となる。シングルブーストモード時において、したがって、ノードND60は、接地電圧レベルに固定される。
【0306】
シングルブースト構成時においては、負電圧ブースト制御信号ZVBTBは、Lレベルに固定され、OR回路270は、インバータ220の出力信号に従って容量素子187を駆動する。したがってノードND61は、接地電圧と外部電源電圧EXVDDの間で変化し、MOSトランジスタ262が導通し、ノードND62へ外部電源電圧EXVDDの振幅の信号を伝達する。
【0307】
また、シングルブーストモード時においては、制御信号CTL4が高電圧レベルのHレベルに設定され、MOSトランジスタ265がオフ状態、一方、制御信号CTL5が外部電源電圧レベルに設定されて、MOSトランジスタ266がオン状態となり、MOSトランジスタ264のゲートは接地電圧レベルに固定される。したがってこの場合、ノードND62の外部電源電圧EXVDDレベルの振幅の信号が、MOSトランジスタ264を介してノードND53へ伝達される。これにより、ノードND53の電圧レベルは、外部電源電圧EXVDDと2・EXVDDの電圧レベルの間に変化させることができる。
【0308】
ノードND53のプリチャージ電圧レベルは外部電源電圧EXVDDレベルであり、ノードND61のプリチャージ電圧も、MOSトランジスタ264および262を介して外部電源電圧EXVDDレベルに設定することができ、容量素子187のチャージポンプ動作により、ノードND61を、外部電源電圧EXVDDと、2・EXVDDの間で変化させることができる。
【0309】
なお、上述の説明においては、容量素子191の接続方向については特に説明していない。容量素子191の接続方向をシングルブースト型とダブルブースとがたとで切り替える場合には、同様、制御信号に従って接続先を切替える。この場合、容量素子191を介して電荷がポンプ動作により転送されるため、トランジスタスイッチ回路での電荷損失を防止するために、容量素子191の接続先の切替えはメタル配線で行われても良い。
【0310】
また、接続先の切り替えのためにCMOSトランスミッションゲートがスイッチ回路として用いられても良い。容量素子191の接続先の切り替えにスイッチ回路を用いる場合、ノードND52がダブルブースト構成においては負電圧に駆動されるため、このノードND52に接続するスイッチ回路に対しては制御信号としては、制御信号CTL1と同様、負電圧レベルにレベル変換された制御信号を利用する必要がある。ノードND53に対する接続のためのスイッチ回路に対しては制御信号として、制御信号CTL4と同様高電圧VPレベルの信号を用いる。これにより、ポンプ回路の構成に応じて容量素子191の接続先を切替えることができる。
【0311】
図30は、図29に示す制御信号を発生する部分の構成の一例を概略的に示す図である。図30において、制御信号発生部は、ダブルブースト指示信号DBLEの活性化時活性化され、負電圧VBBを発生する負電圧発生回路300と、外部電源電圧EXVDDおよび負電圧VBBを動作電源電圧として受け、ダブルブースト指示信号DBLEのレベルを変換して制御信号CTL1を生成するレベル変換回路302と、ダブルブースト指示信号DBLEの非活性化時活性化されて、活性化時高電圧VPを生成する高電圧発生回路304と、高電圧発生回路304からの高電圧VPと接地電圧とを動作電源電圧として受け、ダブルブースト指示信号DBLEのレベル変換を行なって制御信号CTL4を生成するレベル変換回路306と、ダブルブースト指示信号DBLEを反転して制御信号CTL5を生成するインバータ308を含む。
【0312】
制御信号CTL2およびCTL3は、ダブルブースト指示信号DBLEに従って生成される。
【0313】
ダブルブースト指示信号DBLEは、メタル配線、ボンディングパッドの電圧固定、またはモード指定信号によりその論理レベルが決定される。1例として、ダブルブースト指示信号DBLEは、ダブルブーストモード設定時にHレベルに設定され、シングルブーストモード設定時にLレベルに設定される。
【0314】
負電圧発生回路300は、ダブルブースト構成が指定されたときに、負電圧VBBを生成する。この負電圧VBBは、図21に示すノードND54の電圧VBTBの負電圧−Vb以下の電圧レベルである。負電圧発生回路300は、非活性化時には、接地電圧を出力する。
【0315】
レベル変換回路302は、ダブルブースト指示信号DBLEに従って制御信号CTL1を生成する。制御信号CTL1は、ダブルブースト構成が指定されたときには、負電圧VBBレベルに設定され、シングルブースト構成が指定されたときには、Hレベル(外部電源電圧EXVDD)レベルに固定される。レベル変換回路302は、周知の回路構成を用いて構成され、たとえば図13に示すレベル変換回路114において、電源ノードの電圧極性およびMOSトランジスタのトランジスタ極性をすべて反対にすることにより、実現される。
【0316】
制御信号CTL2およびCTL3は、シングルブースト構成が指定されたときには、Lレベル(接地電圧レベル)となり、ダブルブースト構成が指定されたときには、Hレベルとなる。
【0317】
高電圧発生回路304は、シングルブースト構成時において活性化されて高電圧VPを生成する。この高電圧VPは、2・EXVDD以上の電圧レベルである。高電圧発生回路304は、非活性化時には外部電源電圧EXVDDレベルの電圧を出力する。
【0318】
レベル変換回路306は、ダブルブースト指示信号DBLEを反転しかつその出力信号のHレベルを高電圧VPレベルに設定する。したがって、制御信号CTL4は、シングルブースト構成時においては、高電圧VPレベル、ダブルブースト構成時においては、接地電圧レベルのLレベルとなる。
【0319】
インバータ308は、外部電源電圧を動作電源電圧として受け、ダブルブースト指示信号DBLEを反転して制御信号CTL5を生成する。したがって制御信号CTL5は、ダブルブースト構成時においてはLレベル、シングルブースト構成時においては、Hレベルとなる。
【0320】
なお、負電圧発生回路300および高電圧発生回路304は、それぞれ、キャパシタのチャージポンプ動作を利用するチャージポンプ回路で構成される。
【0321】
図31は、図30に示す負電圧発生回路300の構成の一例を概略的に示す図である。図31において、負電圧発生回路300は、活性化時、キャパシタのチャージポンプ動作を利用して出力ノードND70に負電圧VBBを生成するチャージポンプ回路300aと、ダブルブースト指示信号DBLEのレベルを変換するレベル変換回路300bと、レベル変換回路300bの出力信号に従って選択的に導通し、導通時ノードND70を接地ノードに結合するNチャネルMOSトランジスタ300cを含む。
【0322】
チャージポンプ回路300aは、ダブルブースト指示信号DBLEがHレベルの活性化時、図示しないクロック制御信号発生回路からのクロック制御信号に従ってチャージポンプ動作を行なって、ノードND70に負電圧を生成する。この場合、ダブルブースト指示信号DBLEがHレベルの場合には、レベル変換回路300bの出力信号は、出力ノードND70の電圧レベルとなり、MOSトランジスタ300cは非導通状態を維持する。したがって、チャージポンプ回路300aからの負電圧VBBがチャージポンプ動作に従って生成される。
【0323】
一方、ダブルブースト指示信号DBLEがLレベルのときには、レベル変換回路300bの出力信号は外部電源電圧EXVDDレベルとなり、MOSトランジスタ300cが導通状態となり、出力ノードND70は接地電圧レベルに固定される。チャージポンプ回路300aは、ダブルブースト指示信号DBLEがLレベルのときにはチャージポンプ動作は停止される。したがって、この出力ノードND70からの負電圧VBBは、接地電圧レベルとなる。
【0324】
なお、この図31に示すレベル変換回路300bを、図30に示すレベル変換回路302として利用してもよい。この場合、レベル変換回路300bの出力信号は制御信号CTL1に相当する。
【0325】
図32は、図30に示す高電圧発生回路304の構成の一例を示す図である。図32において、高電圧発生回路304は、活性化時、キャパシタのチャージポンプ動作を利用してノードND72に高電圧VPを生成するチャージポンプ回路304aと、ダブルブースト指示信号DBLEを反転し、かつシングルブースト構成時、そのレベルを変換するレベル変換回路304bと、レベル変換回路304bの出力信号に従ってノードND72を外部電源電圧EXVDDレベルに設定するPチャネルMOSトランジスタ304cを含む。
【0326】
チャージポンプ回路304aは、ダブルブースト指示信号DBLEがLレベルでありシングル構成を示しているときにチャージポンプ動作を行なって出力ノードND72に高電圧VPを生成する。このシングルブースト構成時においては、レベル変換回路304bの出力信号はノードND72上の電圧VPレベルとなり、MOSトランジスタ304cが非導通状態となる。したがって、ノードND72には、このチャージポンプ回路304aが生成する高電圧の電圧レベルに設定される。一方、ダブルブースト構成時においては、ダブルブースト指示信号DBLEがHレベルであり、このレベル変換回路304cの出力信号はLレベル(接地電圧レベル)であり、MOSトランジスタ304cが導通し、ノードND72へ外部電源電圧EXVDDを伝達する。チャージポンプ回路304aは、ダブルブースト構成時においては、チャージポンプ動作は行なわない。したがって、このノードND72上の高電圧VPは、ダブルブースト構成時においては、外部電源電圧EXVDDレベルとなる。
【0327】
なお、この図32に示す高電圧発生回路304の構成においても、レベル変換回路304bが、制御信号CTL4を生成するレベル変換回路306として用いられてもよい。レベル変換回路304bからMOSトランジスタ304cのゲートへ与えられる信号は、制御信号CTL4として用いられる。
【0328】
なお、図29に示す制御信号ZVBTBおよびZPNPAの状態は、またダブルブースト指示信号DBLEに従ってその状態が設定されてもよい。たとえば、ダブルブースト指示信号DBLEと制御信号ZVBTBFのANDをとった信号を、負電圧ブースト制御信号ZVBTBとして利用する。一方、ポンプ制御信号ZPNPAは、ダブルブースト指示信号DBLEとポンプ制御信号ZPNPAのORをとった信号から生成する。
【0329】
以上のように、この発明の実施の形態8に従えば、外部電源電圧の電圧レベルが低い場合には、キャパシタをチャージポンプ動作を2段階に分割して行なって内部ノードの出力電圧振幅を大きくし、外部電源電圧が高い場合には、このキャパシタを並列に同時に動作させて電荷を蓄積しており、外部電源電圧に応じて効率的に必要な電圧レベルの高電圧を生成することができる。
【0330】
[実施の形態9]
図33は、この発明の実施の形態9に従う高電圧発生回路の制御部の構成を概略的に示す図である。図33において、高電圧発生制御部は、高電圧Vppを分圧して分圧電圧VPDIVを生成する分圧回路400と、分圧電圧VPDIVと基準電圧Vrefdとを比較する比較回路402と、比較回路402の出力信号と分圧電圧VPDIVに従ってレベル検出信号DETNを生成するバイアス補償回路404と、レベル検出信号DETNに応答して選択的に活性化され、活性化時所定の周期に発振動作を行なってポンプクロック信号PCLKを生成するリングオシレータ406と、ポンプクロック信号PCLKを基本タイミング信号として、ポンプ制御信号PRE、GATEE、ZPNPなどを生成する制御信号発生回路408を含む。
【0331】
この制御信号発生回路408からのポンプ制御信号PRE等が、先の実施の形態7および8に示した高電圧発生回路へ与えられる。
【0332】
分圧回路400は、高電圧入力ノードと接地ノードとの間に直列に接続される抵抗素子400aおよび400bを含む。この分圧回路400の分圧比が、0.43に設定され、分圧電圧VPDIVは、高電圧Vppの1/2の電圧レベルよりも低い電圧レベルに設定される。
【0333】
比較回路402は、分圧電圧VPDIVと基準電圧Vrefdとを比較する差動段を構成するNチャネルMOSトランジスタNQ1およびNQ2と、これらのMOSトランジスタNQ1およびNQ2へ電流を供給するカレントミラー段を構成するPチャネルMOSトランジスタPQ1およびPQ2と、この比較回路402の動作電流を供給するMOSトランジスタNQ3を含む。
【0334】
MOSトランジスタPQ1が、カレントミラー段のマスタ段を構成し、MOSトランジスタPQ1を流れる電流のミラー電流が、MOSトランジスタPQ2を介して流れる。
【0335】
この比較回路402の電流源トランジスタNQ3のゲートへは、活性化信号ENが与えられる。この活性化信号ENは、アレイ活性化信号であってもよく、またパワーカットイネーブル信号の反転信号であってもよい。
【0336】
この比較回路402の動作においては、分圧電圧VPDIVが基準電圧Vrefdよりも高い場合には、比較回路402の出力信号がハイレベルとなり、一方、分圧電圧VPDIVが、基準電圧Vrefdよりも低い場合には、比較回路402の出力信号はローレベルとなる。
【0337】
バイアス補償回路404は、比較回路402の出力信号をゲートに受けて、この比較回路402の出力信号が高レベルのときに、レベル検出信号DATNをHレベルに駆動するPチャネルMOSトランジスタPQ3と、分圧電圧VPDIVをゲートに受けて、MOSトランジスタPQ3の駆動電流を補償するNチャネルMOSトランジスタNQ4を含む。MOSトランジスタNQ4は、電流源トランジスタNQ3に接続される。したがって、バイアス補償回路404も、活性化信号ENの活性化時にレベル検出信号DETNを生成する動作を実行する。
【0338】
外部電源電圧EXVDDの電圧レベルが低くなった場合、分圧電圧VPDIVが、Vpp/2の電圧レベルの場合、外部電源電圧EXVDDと分圧電圧VPDIVの差が小さくなり、差動段のMOSトランジスタNQ1およびNQ2が、線形領域で動作し、この比較回路402の感度が低下する可能性がある。そこで、分圧電圧VPDIVの分圧比をたとえば、43/100と小さくして分圧電圧VPDIVの電圧レベルを低下させ、また、基準電圧Vrefdの電圧レベルも低下させ、MOSトランジスタNQ1およびNQ2を飽和領域で動作させる。
【0339】
また、この差動段に対する分圧電圧VPDIVが、外部電源電圧EXVDDの電圧レベルに比べて相対的に高くなっても、そのレベル検出の感度が低下しないように、バイアス補償回路404が設けられる。分圧電圧VPDIVが基準電圧Vrefdよりも高い場合には、比較回路402の出力信号がハイレベルとなり、MOSトランジスタPQ3のコンダクタンスが低下し、一方、MOSトランジスタNQ4のコンダクタンスが大きくなり、バイアス補償回路404の出力信号がLレベルに駆動される。
【0340】
一方、分圧電圧VPDIVが基準電圧Vrefdよりも低い場合には、比較回路402の出力信号がローレベルとなり、MOSトランジスタPQ3のコンダクタンスが増大し、また、MOSトランジスタNQ4のコンダクタンスが低下する。従って、この状態においては、バイアス補償回路404の出力信号DETENがHレベルに駆動される。
【0341】
すなわち、MOSトランジスタPQ3およびNQ4を、比較回路402の入力信号と出力信号とに従ってそれらのゲート電圧を同一方向に変化させ、また、MOSトランジスタNQ4を飽和領域で動作させることにより、比較回路402の出力信号に従って、MOSトランジスタNQ4およびPQ3をコンダクタンスを相補的に変化させることができ、比較回路402の出力信号に従って高速で出力信号を変化させることができる。
【0342】
従って、比較回路402の感度が低い場合においても、この比較回路402の出力信号に従ってバイアス補償回路404が高速でその出力信号DETENを駆動することができ、分圧電圧VPDIVの電圧レベルが高い場合においても正確に電圧レベルの検出動作を行うことができる。
【0343】
リングオシレータ406は、偶数段のインバータと、この最終段のインバータの出力信号とレベル検出信号DETNとを受けるゲート回路とを含む。このゲート回路出力信号がインバータ列の初段のインバータへ与えられる。レベル検出信号DETNがHレベルであり、分圧電圧VPDIVが基準電圧Vrefdよりも低いときに、発振動作を行なう。分圧電圧VPDIVが基準電圧Vrefdよりも高い場合には、レベル検出信号DETNはLレベルとなり、リングオシレータ406は、発振動作を停止する。したがって、高電圧Vppの電圧レベルとして、100・Vrefd/43の電圧レベルに高電圧Vppを維持することができる。
【0344】
[変更例]
図34は、この発明の実施の形態9の変更例に従う高電圧発生制御部の構成を概略的に示す図である。この図34に示す構成においては、分圧回路400において、分圧電圧出力ノードND75と接地ノードの間に抵抗素子400baおよび400bbが直列に接続される。この抵抗素子400baと並列に、ゲートにダブルブースト指示信号の補の信号ZDBLEを受けるNチャネルMOSトランジスタ400cが接続される。また、制御信号発生回路408においては、ダブルブースト指示信号DBLEが与えられる。この図34に示す高電圧発生制御部の他の構成は、図33に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0345】
外部電源電圧EXVDDがたとえば1.8Vまたは2.5Vと低い場合には、ダブルブースト構成が指定されて、ダブルブースト動作を行なって、高電圧Vppを生成する。この場合には、補のダブルブースト指示信号ZDBLEがLレベルに設定され、MOSトランジスタ400cが導通状態となる。したがって、この場合には、分圧電圧VPDIVは、分圧比0.43で高電圧Vppを分圧して生成される。
【0346】
一方、外部電源電圧EXVDDがたとえば3.3Vと高い場合には、シングルブースト構成で、高電圧Vppを生成する。この場合には補のダブルブースト指示信号ZDBLEは、Hレベルに設定され、MOSトランジスタ400cが導通し、抵抗素子400bが短絡される。したがって、出力ノードND75からの分圧電圧VPDIVは、抵抗素子400aおよび400bbの抵抗値を同一とすることにより、分圧比1/2で高電圧Vppから生成される。このシングルブースト構成時においては、制御信号発生回路408は、ダブルブースト指示信号DBLEに従って、制御信号の発生態様を切換える(実施の形態8参照)。
【0347】
したがって、この図34に示す構成を利用することにより、1つの高電圧発生制御部により、複数種類の外部電源電圧に応じた制御態様を実現することができ、また、高電圧発生方式に応じて最適なレベル検出動作を行なって、高電圧発生動作を制御することができる。
【0348】
なお、図34において、MOSトランジスタ400cに代えて、マスクメタル配線が用いられてもよく、またリンク素子(ヒューズ素子)が用いられてもよい。
【0349】
図35は、基準電圧Vrefdを発生する部分の構成の一例を示す図である。図35において、基準電圧発生回路は、外部電源ノードに結合され、定電流i0を供給する定電流源420aと、制御入力DISに与えられる信号に応答して選択的に導通し、導通時、定電流源420aからの電流をノードND78へ供給するPチャネルMOSトランジスタ420bと、ノードND78およびND79の間に直列に接続される抵抗素子420cおよび420dと、ノードND79と接地ノードの間に接続されたそのゲートは接地ノードに接続されるPチャネルMOSトランジスタ420eと、抵抗素子420cと並列に接続されかつそのゲートにダブルブースト指示信号DBLEを受けるNチャネルMOSトランジスタDBLEと、制御入力DISに与えられる信号に応答して選択的に導通し、導通時出力ノードND78を接地ノードに結合するNチャネルMOSトランジスタ420gを含む。
【0350】
制御入力DISへは、図34に示す活性化信号ENの反転信号が与えられる。外部電源電圧EXVDDの電圧レベルが低く、ダブルブースト指示信号DBLEがHレベルに設定される場合には、MOSトランジスタ420fが導通し、抵抗素子420cが短絡される。したがって、ノードND78の基準電圧Vrefdは、抵抗素子420dの抵抗値と定電流i0の積とMOSトランジスタ420eのしきい値電圧の絶対値Vthpの和で与えられる。
【0351】
一方、外部電源電圧EXVDDが高く、シングルブースト構成に高電圧発生回路が設定される場合には、ダブルブースト指示信号DBLEはLレベルであり、MOSトランジスタ420fは非導通状態となる。この場合には、基準電圧Vrefdは、抵抗素子420cおよび420dの合成抵抗値とMOSトランジスタ420eのしきい値電圧の絶対値の和で与えられる。
【0352】
したがって、外部電源電圧EXVDDが高く設定される場合には、基準電圧Vrefdの電圧レベルがVpp/2と高く設定され、一方、外部電源電圧EXVDDが低く設定される場合には、基準電圧Vrefdは、たとえば0.43Vppと低く設定される。
【0353】
なお、図35に示す基準電圧発生回路の構成において、MOSトランジスタ420eは省略されてもよい。
【0354】
以上のように、この発明の実施の形態9に従えば、外部電源電圧が低く設定され、ダブルブースト方式で内部高電圧を生成する場合には、この高電圧のレベル検出時においては、比較回路へ与えられるバイアス電圧を低く設定しており、比較回路のいわゆる「ヒット領域」で比較動作を行なうことができ、正確にレベル検出動作を行なうことができる。
【0355】
また、この高電圧の分圧電圧に従って、レベル検出信号を最終的に出力する回路の駆動電流を調整しており、比較回路の感度低下を補償して、正確にレベル検出信号を生成することができる。
【0356】
なお、この図35に示す基準電圧発生回路の構成においても、MOSトランジスタ420fに代えて、溶断可能なリンク素子が用いられてもよく、またマスクメタル配線で選択的に抵抗素子420cが短絡されてもよい。
【0357】
【発明の効果】
以上のように、この発明に従えば、外部電源電圧の電圧レベルに応じて内部電圧発生態様を調整しており、1つのチップで複数種類の外部電源電圧に対応することのできる半導体装置を実現することができる。
【0358】
すなわち、基準電圧と内部電圧との比較結果に従ってこの内部電圧の電圧レベルを調整する回路において、内部電圧レベル設定信号に従って回路の比較動作をロックして、ドライブ回路および補助トランジスタをともに導通状態に設定して内部電圧線に電流を供給することにより、電源ノードの電圧レベルが低い場合においても、内部電圧を電源ノードの電圧に従って電圧効果を生じさせることなく生成でき、また、電源ノードの電圧が高いときに、安定に比較動作を行なって所定電圧レベルの内部電圧を生成することができ、1つの回路構成で複数種類の電源電位に対応することができる。また、外部電源電圧が高い場合においてドライブ回路を動作させる場合においても、ドライブ回路の電流駆動力を大きくする必要がなく、正確に比較動作に基づいて外部電源電圧から内部電源電圧を低消費電流で生成することができる。
【0359】
また、この内部電圧レベル設定信号に従って基準電圧発生動作を停止させることにより、不要な回路の消費電流を低減することができる。
【0360】
また、電圧レベルに従って、増幅型比較回路の相補出力ノードの一方のノード電位を固定することにより、容易に、比較動作を実施して、所望の電圧レベルの出力信号を生成して、ドライブ回路の状態を設定することができる。
【0361】
また、比較回路を、内部電圧レベル設定信号と動作モード指示信号とに従って選択的に比較器に動作電流を供給することにより、比較回路を動作させるときのみ、この比較回路の動作電流を流すことができ、消費電流を低減することができる。
【0362】
また、比較器を内部電圧レベル設定信号に従って選択的に動作電流を供給することにより、不要回路における消費電流を削減することができる。
【0363】
この内部電圧を、メモリセルを選択する周辺回路へ与えることにより、外部電源電圧レベルに応じて最適な電圧レベルの周辺電源電圧を安定に生成することができる。
【0364】
また、電圧ノード設定信号に従って、第2の内部電圧を伝達する内部電源線と内部電圧線とを電気的に接続することにより、外部電源電圧のレベルに応じて内部電圧発生回路の動作を停止させて、安定に必要な内部電圧を供給することができる。
【0365】
また、この第2の内部電圧を入力回路の動作電源電圧として供給することにより、インターフェイスが異なる場合においても、容易に対応することができる。
【0366】
また、動作電源電圧の異なる第1および第2の入力回路を並列に設け、この第2の入力回路の出力信号をレベル変換して、第1の入力回路とレベル変換回路のそれぞれの出力信号に従って内部信号を訂正しかつこれら第1および第2の入力回路を選択的に外部電源電圧レベルに応じて能動化することにより、異なるインターフェイスに対しても、最適な入力論理しきい値レベルを設定して、安定に内部信号を生成することができる。
【0367】
また、モード設定信号に従って、これらの第1および第2の入力回路の電源線を電気的に短絡することにより、モードに応じて、これらの第1および第2の入力回路の電源電圧にかかわらず、安定にレベル変換回路および第1の入力回路を動作させることができる。
【0368】
また、モード設定信号に従って、第2の電源電圧の発生動作を停止することにより、第2の電源電圧の不要時における消費電流を低減することができる。
【0369】
また、内部電圧レベル設定信号と電源制御信号とに従って選択的に電源ノードと内部電圧線とをトランジスタを介して接続することにより、パワーダウンモードなどの状態においても、安定に内部電圧を供給することができ、パワーダウン解除時における比較回路動作を安定化させることができる。
【0370】
また、センス電源電圧に対しては、しきい値電圧の異なるトランジスタを介して電源線と電源ノードとを接続することにより、外部電源電圧レベルが異なる場合においても、正確に所望の電圧レベルの電源電圧をメモリセルへ供給することができ、また電圧ノード指示信号および電源制御信号に従って、周辺電源線および入力電源線の電圧レベルを設定することにより、不要回路の消費電流を低減でき、また必要最小限の電圧レベルの内部電源電圧を周辺回路および入力回路へ供給することができ、たとえばパワーダウンモード解除時における入力信号のハイレベル/ローレベルのマージンを十分に確保して、回路を安定に動作させることができる。
【0371】
また、トランジスタをNチャネルMOSトランジスタで構成することにより、外部電源電圧をこのしきい値電圧分低下させて内部電源電圧を生成することができ、容易に、外部電源電圧レベルに応じた内部電源電圧を生成することができる。
【0372】
また、外部電源電圧レベルが低いときには、しきい値電圧の低いトランジスタを介して、外部電源線を内部電源線に伝達することにより、不必要に内部電源電圧が低下して、内部回路が誤動作するのを防止することができる。
【0373】
また、外部電源投入検出信号とレベル変換回路からの電源遮断指示信号とに従って電源制御信号を生成し、この電源制御信号の活性化時内部電源電圧を含む内部電圧の発生を停止させることにより、外部電源投入時に電源制御信号が活性状態に駆動されて、内部電圧発生動作が停止されるのを防止でき、安定に、外部電源投入時内部電源電圧を生成することができる。
【0374】
また、パッドの電圧レベルに従って内部状態を設定する信号を生成する場合、動作モード指示信号に従ってパッドと所定の電源ノードの間の電流経路を遮断することにより、たとえばディープパワーダウンモード時などにおいて、パッドから所定電源ノードへ電流が流れる経路を遮断することができ、消費電流を低減することができる。
【0375】
また、この動作モード指示信号が、パワーカット指示信号の場合、ディープパワーダウンモード時の消費電流を低減することができる。
【0376】
また、電流遮断回路として、チャネル長の長い絶縁ゲート型電界効果トランジスタを利用することにより、動作モード指示信号の非活性化時の消費電流を低減することができる。
【0377】
また、この外部状態制御信号を、パッドの電圧レベルをラッチして出力するラッチ回路から出力することにより、電源遮断回路の活性状態においても、確実に、パッド電圧レベルを所定電圧レベルに維持することができる。
【0378】
また、センスアンプに電源電圧を供給するアレイ電源線において、センスアンプ活性化時、その比較回路の比較動作を停止させて電流ドライブトランジスタの電流駆動力を大きくすることにより、確実に、安定にセンスアンプへ電源電圧を供給してセンス動作を行なわせることができる。
【0379】
また、外部電源電圧に従ってワンショットのパルス形状の制御信号を生成して電流ドライブトランジスタの電流駆動力を大きくすることにより、外部電源電圧の電圧レベルが大きくなった場合には、パルス幅が短くなり、応じて電流ドライブトランジスタの電流駆動力が大きくなる期間を短くでき、アレイ電源電圧がオーバードライブされるのを防止することができる。
【0380】
また、アレイ電源電圧のレベルを決定するアレイ基準電圧を分圧して中間電圧を生成して、ビット線プリチャージ電圧を生成することにより、センスオーバードライブ方式に従って、アレイ電源電圧をオーバードライブする場合においても、安定に所定の電圧レベルのビット線プリチャージ電圧を生成でき、センス動作時のHレベルデータおよびLレベルデータのマージンを等しくすることができ、安定にセンス動作を行なうことができる。
【0381】
また、アレイ電源電圧のレベルを決定するアレイ基準電圧に基づいて中間電圧を生成して、セルプレート電圧を供給することにより、センスオーバードライブ方式に従ってアレイ電源電圧をオーバードライブする場合においても、安定に一定の電圧レベルのセルプレート電圧を生成することができ、メモリセルの記憶データの電荷量が変化するのを防止でき、確実に、センス動作を行なうことができる。
【0382】
また、出力トランジスタの結合される内部ノードに容量素子を介して電荷を供給するドライブ回路の電源ノードの容量素子を介して制御信号に従ってブーストすることにより、このドライブ回路の出力信号を2段階に変化させることができ、この容量素子から出力トランジスタへ伝達される電荷量を多くでき、出力ノードに接続する内部ノードの電圧振幅を十分大きくすることができる。これにより、外部電源電圧の電圧レベルが低い場合においても、安定に所望の電圧レベルの内部電圧を生成することができる。
【0383】
また、容量素子を並列に設け、これらの容量素子を同時に同相で動作させて、出力ノードに結合される内部ノードへ電荷を供給することにより、ポンプ能力を十分大きくすることができ、安定に内部電圧を生成することができる。この容量素子の接続経路をドライブ回路または出力トランジスタに選択的に切換えることにより、1つの回路構成で、複数種類の外部電源電圧に対応することのできる内部電圧生成回路を得ることができる。
【0384】
また、出力トランジスタのゲートを駆動するための第2の制御信号の振幅を、外部電源電圧よりも大きくすることにより、確実に、外部電源電圧よりも高い電圧レベルの内部電圧をポンプ動作に従って生成して出力することができる。
【0385】
また、内部電圧を分圧し、その分圧電圧と基準電圧とを比較し、この分圧電圧に従って駆動電流量が調整されるバイアスダイア補償回路において比較回路の出力信号に従って比較結果信号を生成することにより、分圧電圧のレベルが相対的に高くなった場合にも、その分圧電圧のレベル上昇を補償して、確実に、比較回路の出力信号に従って比較結果信号を生成することができる。
【0386】
また分圧回路の分圧比を変更可能とすることにより、比較回路を最も感度の良い領域で動作させることができ、正確に、この内部電圧のレベルに応じたレベル検出信号を生成することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う内部電圧発生回路の構成を概略的に示す図である。
【図2】 図1に示す基準電圧発生回路の構成の一例を示す図である。
【図3】 図1に示す周辺アクティブVDCの構成の一例を示す図である。
【図4】 図1に示す電圧レベル設定信号を発生する部分の構成の一例を示す図である。
【図5】 電圧レベル設定信号発生部の変更例の構成を概略的に示す図である。
【図6】 図1に示すアレイアクティブVDCおよび入力アクティブVDCの構成の一例を示す図である。
【図7】 図1に示すスタンバイVDCの構成の一例を示す図である。
【図8】 この発明の実施の形態2に従う入力回路の構成を示す図である。
【図9】 図8に示す入力回路に対する電源供給の形態を示す図である。
【図10】 図8に示す入力回路に対する電源供給の形態を示す図である。
【図11】 この発明の実施の形態3に従う内部電圧発生部の構成を概略的に示す図である。
【図12】 この発明の実施の形態3の変更例を示す図である。
【図13】 この発明の実施の形態4に従うパワーカットイネーブル信号発生部の構成を概略的に示す図である。
【図14】 図13に示すパワーカットイネーブル信号発生部の動作を示す信号波形図である。
【図15】 この発明の実施の形態5に従う内部状態設定信号発生部の構成を示す図である。
【図16】 この発明の実施の形態6に従うアレイアクティブVDCの構成を示す図である。
【図17】 図16に示すアレイアクティブVDCの動作を示す信号波形図である。
【図18】 この発明の実施の形態6に従うアレイアクティブVDCを有する半導体記憶装置の要部の構成を概略的に示す図である。
【図19】 図18に示すオーバードライブ制御回路の構成の一例を示す図である。
【図20】 この発明の実施の形態6に従う中間電圧発生部の構成を示す図である。
【図21】 この発明の実施の形態7に従う高電圧発生部の構成を示す図である。
【図22】 図21に示す高電圧発生回路の動作を示す信号波形図である。
【図23】 図21に示すMOSキャパシタの断面構造を概略的に示す図である。
【図24】 図21に示す出力ゲート制御信号を発生する部分の構成の一例を示す図である。
【図25】 図24に示す出力ゲート制御信号発生部の動作を示す信号波形図である。
【図26】 この発明の実施の形態7に従う高電圧発生回路の変更例の構成を示す図である。
【図27】 この発明の実施の形態8に従う高電圧発生回路の構成を概略的に示す図である。
【図28】 この発明の実施の形態8に従う高電圧発生回路の変更例の構成を示す図である。
【図29】 この発明の実施の形態8に従う高電圧発生回路の変更例2の構成を示す図である。
【図30】 図29に示す接続制御信号発生部の構成を概略的に示す図である。
【図31】 図30に示す負電圧発生回路の構成の一例を示す図である。
【図32】 図30に示す高電圧発生回路の構成の一例を示す図である。
【図33】 この発明の実施の形態9に従う高電圧発生制御部の構成を示す図である。
【図34】 この発明の実施の形態9に従う高電圧発生制御部の変更例を示す図である。
【図35】 この発明の実施の形態9における基準電圧発生回路の構成の一例を示す図である。
【図36】 従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図37】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【符号の説明】
1 定電流発生回路、2p,2s,2i 基準電圧発生回路、3a,4a,5a アクティブVDC、3s,4s,5s スタンバイVDC、12 PチャネルMOSトランジスタ、20b,20e,20d MOSトランジスタ、23 比較回路、24 電流ドライブトランジスタ、27,31 PチャネルMOSトランジスタ、26,30 インバータ、28 NチャネルMOSトランジスタ、50,60 比較回路、51,61 電流ドライブトランジスタ、10 内部電源線、10i 入力電源線、10p 周辺電源線、10s アレイ電源線、72,78 入力バッファ回路、74,80 CMOSインバータ、82 レベル変換回路、84 AND回路、3 周辺電源電圧発生回路、5 入力電源電圧発生回路、4 アレイ電源電圧発生回路、90,93,96,98 MOSトランジスタ、102 PチャネルMOSトランジスタ、110 周辺電源投入検出回路、112 周辺回路、114 レベル変換回路、115 CMOSインバータ、118 外部電源投入検出回路、120 AND回路、130 パッド、131,132 インバータ、133,135 MOSトランジスタ、134 インバータ、141,140,146,145 PチャネルMOSトランジスタ、142,143,144 NチャネルMOSトランジスタ、156 オーバードライブ制御回路、SA センスアンプ、156a レベル変換回路、156b 反転/遅延回路、156c NAND回路、170 中間電圧発生回路、180,184,191,187 容量素子、181,182,183,185,186,190,192,189 MOSトランジスタ、188 容量素子、240a,240b,240c,235a,235b,242,237 マスクメタル配線、250−253 メタルスイッチ、245 配線、260−266 MOSトランジスタ、270 OR回路、302,306 レベル変換回路、300 負電圧発生回路、304 高電圧発生回路、400 分圧回路、402 比較回路、404 バイアス補償回路、406 リングオシレータ、408 制御信号発生回路、420b,420f,420e,420g MOSトランジスタ、420c,420d 抵抗素子。
Claims (1)
- 第1の電源電圧を動作電源電圧として受け、互いに異なる第1および第2の入力モードのいずれかを択一的に指定するモード設定信号が前記第1の入力モードを指定するときに能動化され、能動化時、外部信号から第1の内部信号を生成する第1の入力回路、
前記第1の電源電圧よりも低い第2の電源電圧を動作電源電圧として受け、前記モード設定信号が前記第2の入力モードを指定するときに能動化され、能動化時、前記外部信号から第2の内部信号を生成する第2の入力回路、
前記第2の入力回路からの第2の内部信号を前記第1の電源電圧レベルの振幅の信号にレベル変換して第3の内部信号を生成するレベル変換回路、および
前記第1の電源電圧を動作電源電圧として受け、前記第1および第3の内部信号に従って、内部回路に伝達される第4の内部信号を生成する入力ゲート回路を備え、前記入力ゲート回路は、前記第1の入力回路の不能動化時においては、前記第1の入力回路の出力信号に従ってバッファ回路として動作して、前記レベル変換回路の出力する第3の内部信号をバッファ処理し、前記第2の入力回路の不能動化時には、前記第2の入力回路の出力信号に従ってバッファ回路として動作して、前記第1の入力回路の出力する第1の内部信号をバッファ処理し、
前記モード設定信号が前記第1の入力モードを指定するとき不能動化され、不能動化時、前記第2の電源電圧の発生動作を停止する内部電圧発生回路、および
前記モード設定信号が前記第1の入力モードを指定するとき、前記第1および第2の電源電圧の供給ノードを電気的に短絡して前記第1電源電圧の供給ノードから第2の電源電圧供給ノードへ前記第1の電源電圧を供給する回路を備える、半導体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002144869A JP4386619B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体装置 |
US10/427,968 US6954103B2 (en) | 2002-05-20 | 2003-05-02 | Semiconductor device having internal voltage generated stably |
TW092112838A TWI222639B (en) | 2002-05-20 | 2003-05-12 | Semiconductor device |
CNB03136750XA CN100505093C (zh) | 2002-05-20 | 2003-05-20 | 半导体装置 |
CNB2006101425396A CN100550184C (zh) | 2002-05-20 | 2003-05-20 | 半导体装置 |
DE10322733A DE10322733A1 (de) | 2002-05-20 | 2003-05-20 | Halbleiterspeichervorrichtung mit stabil erzeugter interner Spannung |
CNB2006101425409A CN100550185C (zh) | 2002-05-20 | 2003-05-20 | 半导体装置 |
KR1020030031801A KR100545422B1 (ko) | 2002-05-20 | 2003-05-20 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002144869A JP4386619B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008178216A Division JP2008310951A (ja) | 2008-07-08 | 2008-07-08 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003338178A JP2003338178A (ja) | 2003-11-28 |
JP2003338178A5 JP2003338178A5 (ja) | 2005-10-06 |
JP4386619B2 true JP4386619B2 (ja) | 2009-12-16 |
Family
ID=29417087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002144869A Expired - Lifetime JP4386619B2 (ja) | 2002-05-20 | 2002-05-20 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6954103B2 (ja) |
JP (1) | JP4386619B2 (ja) |
KR (1) | KR100545422B1 (ja) |
CN (3) | CN100550185C (ja) |
DE (1) | DE10322733A1 (ja) |
TW (1) | TWI222639B (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100626367B1 (ko) * | 2003-10-02 | 2006-09-20 | 삼성전자주식회사 | 내부전압 발생장치 |
JP4374254B2 (ja) * | 2004-01-27 | 2009-12-02 | Okiセミコンダクタ株式会社 | バイアス電圧発生回路 |
JP2007537543A (ja) * | 2004-05-14 | 2007-12-20 | ズィーモス テクノロジー,インコーポレイテッド | 内部電圧発生器方式及び電力管理方法 |
US7782090B2 (en) * | 2004-08-02 | 2010-08-24 | Panasonic Corporation | Semiconductor device |
KR100585168B1 (ko) * | 2004-12-22 | 2006-06-02 | 삼성전자주식회사 | 다중경로 입력버퍼회로 |
KR100754328B1 (ko) * | 2005-02-15 | 2007-08-31 | 삼성전자주식회사 | 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치 |
JP2006279203A (ja) | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | レベル変換回路 |
JP4820571B2 (ja) * | 2005-04-15 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100753048B1 (ko) | 2005-09-05 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 주변영역 전압 발생 장치 |
JP4391976B2 (ja) * | 2005-09-16 | 2009-12-24 | 富士通株式会社 | クロック分配回路 |
US8199600B2 (en) * | 2005-09-28 | 2012-06-12 | Hynix Semiconductor Inc. | Voltage generator for peripheral circuit |
US20070069809A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Internal voltage generator |
KR100818706B1 (ko) * | 2006-01-09 | 2008-04-02 | 주식회사 하이닉스반도체 | 반도체 소자의 내부 전압 발생 장치 |
KR100771870B1 (ko) | 2006-05-19 | 2007-11-01 | 삼성전자주식회사 | 반도체 메모리장치의 승압전압 검출회로 및 이를 제어하는방법 |
US7595687B2 (en) * | 2006-07-31 | 2009-09-29 | Wisconsin Alumni Research Foundation | Apparatus and method for reducing EMI generated by a power conversion device |
US7768756B2 (en) | 2007-04-27 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | Leakage current protection circuit |
KR100892640B1 (ko) * | 2007-05-10 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
US7868605B1 (en) | 2007-07-02 | 2011-01-11 | Altera Corporation | Mixed mode power regulator circuitry for memory elements |
US7705659B1 (en) * | 2007-07-02 | 2010-04-27 | Altera Corporation | Power regulator circuitry with power-on-reset control |
JP2009081384A (ja) * | 2007-09-27 | 2009-04-16 | Nec Electronics Corp | 半導体装置 |
KR100925368B1 (ko) * | 2007-12-20 | 2009-11-09 | 주식회사 하이닉스반도체 | 센스앰프 전압 공급 회로 및 그의 구동 방법 |
TWI425520B (zh) * | 2008-05-12 | 2014-02-01 | Taiwan Semiconductor Mfg | 用於記憶體元件之電源啟動/切斷序列機制 |
JP5211889B2 (ja) * | 2008-06-25 | 2013-06-12 | 富士通株式会社 | 半導体集積回路 |
CN101639797B (zh) * | 2008-07-30 | 2011-05-04 | 鸿富锦精密工业(深圳)有限公司 | 内存侦测电路 |
KR101559908B1 (ko) * | 2009-01-20 | 2015-10-15 | 삼성전자주식회사 | 반도체 메모리 장치의 내부전압 발생회로 |
JP2010176742A (ja) * | 2009-01-29 | 2010-08-12 | Elpida Memory Inc | 半導体装置及びデータ処理システム |
US8054120B2 (en) * | 2009-06-30 | 2011-11-08 | Stmicroelectronics Design & Application Gmbh | Integrated circuit operable in a standby mode |
JP5512226B2 (ja) | 2009-10-27 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2011233631A (ja) * | 2010-04-26 | 2011-11-17 | Elpida Memory Inc | 半導体装置 |
KR101782137B1 (ko) * | 2010-11-08 | 2017-09-27 | 삼성전자주식회사 | 파워 온 리셋 회로 |
JP5727211B2 (ja) * | 2010-12-17 | 2015-06-03 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
CN102157193B (zh) * | 2011-03-28 | 2013-04-17 | 钰创科技股份有限公司 | 存储器的电压调整器 |
JP2015050722A (ja) * | 2013-09-04 | 2015-03-16 | ソニー株式会社 | 信号出力回路および信号出力方法 |
CN104795087B (zh) * | 2014-01-22 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 用于读取数据的灵敏放大器及存储器 |
US9317051B2 (en) * | 2014-02-06 | 2016-04-19 | SK Hynix Inc. | Internal voltage generation circuits |
JP5733771B2 (ja) * | 2014-06-17 | 2015-06-10 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
KR102280433B1 (ko) * | 2015-09-23 | 2021-07-22 | 삼성전자주식회사 | 전력 공급 회로 및 이를 포함하는 저장 장치 |
CN106680686A (zh) * | 2016-12-29 | 2017-05-17 | 浙江大学 | 一种提高半导体器件皮秒级超快速电学特性测试精度的方法 |
US10700683B1 (en) * | 2018-08-28 | 2020-06-30 | Qualcomm Incorporated | Dynamic power supply shifting |
CN109946580B (zh) * | 2019-04-09 | 2020-09-04 | 浙江大学 | 一种应用于半导体器件超高速实时表征的信号同步方法 |
JP6998981B2 (ja) * | 2020-03-03 | 2022-01-18 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
CN113467565A (zh) * | 2021-07-08 | 2021-10-01 | 海宁奕斯伟集成电路设计有限公司 | 驱动系统、驱动方法、计算机系统和可读介质 |
CN117938145B (zh) * | 2024-03-22 | 2024-06-04 | 深圳安森德半导体有限公司 | 一种能够实现初态自动控制的电平转换电路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6427094A (en) | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
JPH05120884A (ja) | 1991-10-28 | 1993-05-18 | Nec Corp | 半導体集積回路 |
JP3239581B2 (ja) | 1994-01-26 | 2001-12-17 | 富士通株式会社 | 半導体集積回路の製造方法及び半導体集積回路 |
JP3450091B2 (ja) | 1995-04-06 | 2003-09-22 | 株式会社リコー | 昇圧回路装置及び昇圧方法 |
JPH09274793A (ja) | 1996-04-04 | 1997-10-21 | Kawasaki Steel Corp | ダイナミックランダムアクセスメモリ |
JPH10199241A (ja) | 1997-01-06 | 1998-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10228768A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3346273B2 (ja) | 1998-04-24 | 2002-11-18 | 日本電気株式会社 | ブースト回路および半導体記憶装置 |
JP2000021166A (ja) | 1998-06-30 | 2000-01-21 | Hitachi Ltd | 昇圧回路 |
JP4368994B2 (ja) | 1999-05-14 | 2009-11-18 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4053718B2 (ja) * | 2000-09-07 | 2008-02-27 | 富士通株式会社 | 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 |
JP5041631B2 (ja) * | 2001-06-15 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR100446297B1 (ko) * | 2002-04-02 | 2004-08-30 | 삼성전자주식회사 | 외부 전압의 변화에 무관하게 안정된 출력 전압을발생하는 전압 발생회로 |
KR100456597B1 (ko) * | 2002-07-16 | 2004-11-09 | 삼성전자주식회사 | 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 |
-
2002
- 2002-05-20 JP JP2002144869A patent/JP4386619B2/ja not_active Expired - Lifetime
-
2003
- 2003-05-02 US US10/427,968 patent/US6954103B2/en not_active Expired - Fee Related
- 2003-05-12 TW TW092112838A patent/TWI222639B/zh not_active IP Right Cessation
- 2003-05-20 KR KR1020030031801A patent/KR100545422B1/ko not_active IP Right Cessation
- 2003-05-20 CN CNB2006101425409A patent/CN100550185C/zh not_active Expired - Fee Related
- 2003-05-20 CN CNB03136750XA patent/CN100505093C/zh not_active Expired - Fee Related
- 2003-05-20 DE DE10322733A patent/DE10322733A1/de not_active Withdrawn
- 2003-05-20 CN CNB2006101425396A patent/CN100550184C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100545422B1 (ko) | 2006-01-24 |
TWI222639B (en) | 2004-10-21 |
CN100505093C (zh) | 2009-06-24 |
JP2003338178A (ja) | 2003-11-28 |
CN1937068A (zh) | 2007-03-28 |
US6954103B2 (en) | 2005-10-11 |
CN1937069A (zh) | 2007-03-28 |
CN100550184C (zh) | 2009-10-14 |
CN1461009A (zh) | 2003-12-10 |
CN100550185C (zh) | 2009-10-14 |
DE10322733A1 (de) | 2004-03-04 |
TW200401292A (en) | 2004-01-16 |
KR20030090535A (ko) | 2003-11-28 |
US20030214345A1 (en) | 2003-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4386619B2 (ja) | 半導体装置 | |
KR100468513B1 (ko) | 저소비 전력으로 동작하는 반도체 기억 장치 | |
US7292496B2 (en) | Semiconductor memory circuit | |
US6717460B2 (en) | Semiconductor device | |
US6753720B2 (en) | Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor | |
JP4353621B2 (ja) | 半導体装置 | |
US5659517A (en) | Semiconductor memory device with an improved hierarchical power supply line configuration | |
KR100339970B1 (ko) | 저전원 전압 하에서 안정적으로 내부 전압을 발생할 수있는 반도체 장치 | |
JPH0831171A (ja) | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 | |
JPH05217372A (ja) | 半導体メモリ装置 | |
US20070115746A1 (en) | Internal Voltage Generation Circuit of Semiconductor Memory Device | |
US5901102A (en) | Semiconductor memory device achieving reduction in access time without increase in power consumption | |
JPH09106675A (ja) | 昇圧回路を備えた半導体メモリ装置 | |
US9001610B2 (en) | Semiconductor device generating internal voltage | |
JP2008310951A (ja) | 半導体装置 | |
KR20160115484A (ko) | 전원 구동 회로 및 이를 포함하는 반도체 장치 | |
US6342808B1 (en) | High voltage generating circuit | |
KR20070073023A (ko) | 반도체 소자의 입력 버퍼 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050513 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080508 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090915 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090929 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |