JPH05120884A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05120884A JPH05120884A JP3281414A JP28141491A JPH05120884A JP H05120884 A JPH05120884 A JP H05120884A JP 3281414 A JP3281414 A JP 3281414A JP 28141491 A JP28141491 A JP 28141491A JP H05120884 A JPH05120884 A JP H05120884A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- level
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017581—Coupling arrangements; Interface arrangements programmable
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩにおける設計や製造コストおよび周辺Ｌ
ＳＩの数を削減するとともに、異なる論理レベルのイン
ターフェース回路をもつメモリにおいて、レベル変換回
路とセンスアンプを共用化して素子数を削減することに
ある。 【構成】ＬＳＩの入力インターフェース回路１，３と、
出力インターフェース回路９，１１とを異なる論理レベ
ルに対応できるように複数設け、それらを入出力切替ス
イッチ４，８で切換え、あるいは同時に使用する。これ
により、ＬＳＩのコア部は共用できるので、異なる品種
のＬＳＩを設計および製造できる。また、ＥＣＬレベル
とＣＭＯＳレベルに対応するメモリにおいては、ＥＣＬ
−ＣＭＯＳのレベル変換回路２と、センスアンプ回路の
一部１０とを共用化することができ、素子数を削減でき
る。
ＳＩの数を削減するとともに、異なる論理レベルのイン
ターフェース回路をもつメモリにおいて、レベル変換回
路とセンスアンプを共用化して素子数を削減することに
ある。 【構成】ＬＳＩの入力インターフェース回路１，３と、
出力インターフェース回路９，１１とを異なる論理レベ
ルに対応できるように複数設け、それらを入出力切替ス
イッチ４，８で切換え、あるいは同時に使用する。これ
により、ＬＳＩのコア部は共用できるので、異なる品種
のＬＳＩを設計および製造できる。また、ＥＣＬレベル
とＣＭＯＳレベルに対応するメモリにおいては、ＥＣＬ
−ＣＭＯＳのレベル変換回路２と、センスアンプ回路の
一部１０とを共用化することができ、素子数を削減でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその高機能化および高集積化を意図する半導体集積
回路に関する。
特にその高機能化および高集積化を意図する半導体集積
回路に関する。
【０００２】
【従来の技術】近年の半導体集積回路においては、ＭＯ
Ｓトランジスタの微細化技術により１つのチップ上に百
万以上のトランジスタを集積可能になってきている。ま
た、バイポーラ素子とＣＭＯＳ素子を１つのチップ上に
混在させ、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ
集積回路も多用されるようになっている。このようなＢ
ｉ−ＭＯＳ回路においては、高速動作可能なＥＣＬ（Ｅ
ｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と低
消費電力のＣＭＯＳ回路とを組み合わせることにより、
高速で且つ低消費電力の論理回路を実現することができ
る。近年では、このＢｉ−ＣＭＯＳ回路を応用して、高
速且つ低消費電力の半導体スタティックメモリ等が実現
されている。例えば、「１９９０年電子情報通信学会春
季全国大会講演論文集Ｃ−６９９」等に、従来のＢｉ−
ＣＭＯＳ回路による半導体スタティックメモリの構成が
示されている。この文献によれば、入出力インターフェ
ースレベルとしての論理振幅が約０．８Ｖと小さく、し
かも高速な信号の受け渡しが可能なＥＣＬレベルが用い
られている。また、ＬＳＩ内部は低消費電力のＣＭＯＳ
回路が用いられるために、ＥＣＬレベルの入力信号を論
理振幅が電源電圧程度のＣＭＯＳレベルまでレベル変換
する必要がある。
Ｓトランジスタの微細化技術により１つのチップ上に百
万以上のトランジスタを集積可能になってきている。ま
た、バイポーラ素子とＣＭＯＳ素子を１つのチップ上に
混在させ、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ
集積回路も多用されるようになっている。このようなＢ
ｉ−ＭＯＳ回路においては、高速動作可能なＥＣＬ（Ｅ
ｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と低
消費電力のＣＭＯＳ回路とを組み合わせることにより、
高速で且つ低消費電力の論理回路を実現することができ
る。近年では、このＢｉ−ＣＭＯＳ回路を応用して、高
速且つ低消費電力の半導体スタティックメモリ等が実現
されている。例えば、「１９９０年電子情報通信学会春
季全国大会講演論文集Ｃ−６９９」等に、従来のＢｉ−
ＣＭＯＳ回路による半導体スタティックメモリの構成が
示されている。この文献によれば、入出力インターフェ
ースレベルとしての論理振幅が約０．８Ｖと小さく、し
かも高速な信号の受け渡しが可能なＥＣＬレベルが用い
られている。また、ＬＳＩ内部は低消費電力のＣＭＯＳ
回路が用いられるために、ＥＣＬレベルの入力信号を論
理振幅が電源電圧程度のＣＭＯＳレベルまでレベル変換
する必要がある。
【０００３】図５はかかる従来の一例を示す半導体集積
回路の構成図である。図５に示すように、従来の半導体
集積回路はＥＣＬアドレス入力信号や入力データ信号を
入力するＥＣＬ入力バッファ回路１と、このバッファ回
路１に接続されたＥＣＬ−ＣＭＯＳのレベル変換回路２
とが設けられている。また、デコーダ回路５はアドレス
入力信号によりメモリセル６を選択するための回路であ
り、センスアンプ７はメモリセル６からの微小な読みだ
し信号を増幅する回路である。更に、出力側にもＥＣＬ
出力バッファ回路９が設けられている。要するに、図５
のセンスアンプ７はメモリセル６からの読みだし信号を
ＥＣＬレベルまで増幅する機能を有している。
回路の構成図である。図５に示すように、従来の半導体
集積回路はＥＣＬアドレス入力信号や入力データ信号を
入力するＥＣＬ入力バッファ回路１と、このバッファ回
路１に接続されたＥＣＬ−ＣＭＯＳのレベル変換回路２
とが設けられている。また、デコーダ回路５はアドレス
入力信号によりメモリセル６を選択するための回路であ
り、センスアンプ７はメモリセル６からの微小な読みだ
し信号を増幅する回路である。更に、出力側にもＥＣＬ
出力バッファ回路９が設けられている。要するに、図５
のセンスアンプ７はメモリセル６からの読みだし信号を
ＥＣＬレベルまで増幅する機能を有している。
【０００４】図６は従来の他の例を示す半導体集積回路
の構成図である。図６に示すように、この半導体スタテ
ィックメモリはＬＳＩの入出力インターフェース回路に
広く用いられるＴＴＬ或いはＣＭＯＳインターフェース
回路３，１１を有している。この入力信号レベルはＬＳ
Ｉ内部の信号レベルとほぼ等しいために、前述した図５
のようなＥＣＬ−ＣＭＯＳレベル変換回路２を必要とし
ない。一方、出力レベルは電源電圧程度が必要となるた
め、メモリセル６からの読み出し信号はＣＭＯＳレベル
まで増幅する必要がある。このために、図６においては
メモリセル６からの信号を約０．８Ｖ程度に増幅する図
５のセンスアンプと同等の増幅度をもつ第１センサンプ
７と、０．８Ｖ程度の信号を電源電圧程度まで増幅する
第２センスアンプ１０とが必要になる。尚、５はメモリ
セルにアクセスするためのデコーダ回路である。
の構成図である。図６に示すように、この半導体スタテ
ィックメモリはＬＳＩの入出力インターフェース回路に
広く用いられるＴＴＬ或いはＣＭＯＳインターフェース
回路３，１１を有している。この入力信号レベルはＬＳ
Ｉ内部の信号レベルとほぼ等しいために、前述した図５
のようなＥＣＬ−ＣＭＯＳレベル変換回路２を必要とし
ない。一方、出力レベルは電源電圧程度が必要となるた
め、メモリセル６からの読み出し信号はＣＭＯＳレベル
まで増幅する必要がある。このために、図６においては
メモリセル６からの信号を約０．８Ｖ程度に増幅する図
５のセンスアンプと同等の増幅度をもつ第１センサンプ
７と、０．８Ｖ程度の信号を電源電圧程度まで増幅する
第２センスアンプ１０とが必要になる。尚、５はメモリ
セルにアクセスするためのデコーダ回路である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路としての半導体スタティックメモリは、入出力
インターフェース回路を除く回路構成がほぼ同じ構成で
あるにも関わらず、別個の集積回路として、設計したり
製造されているので、効率的な設計や製造を行えないと
いう欠点がある。また、高性能なコンピュータシステム
においては、ＥＣＬレベルで高速に動作するＣＰＵと、
安価で大容量のＴＴＬレベルのＤＲＡＭで構成される主
記憶装置との間に両者間で情報のやりとりを行うキャッ
シュメモリが必要になるという欠点がある。
集積回路としての半導体スタティックメモリは、入出力
インターフェース回路を除く回路構成がほぼ同じ構成で
あるにも関わらず、別個の集積回路として、設計したり
製造されているので、効率的な設計や製造を行えないと
いう欠点がある。また、高性能なコンピュータシステム
においては、ＥＣＬレベルで高速に動作するＣＰＵと、
安価で大容量のＴＴＬレベルのＤＲＡＭで構成される主
記憶装置との間に両者間で情報のやりとりを行うキャッ
シュメモリが必要になるという欠点がある。
【０００６】本発明の目的は、かかる別個に設計されて
いた異なるインターフェースレベルに対応するＬＳＩを
同一チップ上に集積することにより、設計及び製造の効
率化を図ると共に、同一チップで複数の異なるインター
フェースレベルに対応するＬＳＩを実現し、レベル変換
用のＬＳＩ等周辺ＬＳＩの部品数を削減することのでき
る半導体集積回路を提供することにある。
いた異なるインターフェースレベルに対応するＬＳＩを
同一チップ上に集積することにより、設計及び製造の効
率化を図ると共に、同一チップで複数の異なるインター
フェースレベルに対応するＬＳＩを実現し、レベル変換
用のＬＳＩ等周辺ＬＳＩの部品数を削減することのでき
る半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の入力インターフェースレベルに対応する入力
バッファ回路と、複数の出力インターフェースレベルに
対応する出力バッファ回路とを有し、前記入力バッファ
回路および前記出力バッファ回路を切替えるか或いは同
時に使用することにより、１つの集積回路素子で異なる
入出力インターフェースレベレに対応して構成される。
は、複数の入力インターフェースレベルに対応する入力
バッファ回路と、複数の出力インターフェースレベルに
対応する出力バッファ回路とを有し、前記入力バッファ
回路および前記出力バッファ回路を切替えるか或いは同
時に使用することにより、１つの集積回路素子で異なる
入出力インターフェースレベレに対応して構成される。
【０００８】
【作用】本発明は、異なるインターフェースレベルに対
応する複数の入出力回路を１チップに同時に備え、それ
を切り替えて使用することによりＬＳＩのコア部を共用
化し、設計や製造の効率化を実現する。また、同時に複
数のインターフェースを回路を同時に動作させることに
より、異なるインターフェースレベル間を直接接続する
ことができ、レベル変換用等の周辺ＬＳＩも削減でき
る。更に、対応する異なるインターフェースレベルの論
理振幅が異なる半導体記憶素子の場合には、２つの異な
るインターフェース回路間でレベル変換回路とセンスア
ンプ回路とを共用化して小型化を実現する。
応する複数の入出力回路を１チップに同時に備え、それ
を切り替えて使用することによりＬＳＩのコア部を共用
化し、設計や製造の効率化を実現する。また、同時に複
数のインターフェースを回路を同時に動作させることに
より、異なるインターフェースレベル間を直接接続する
ことができ、レベル変換用等の周辺ＬＳＩも削減でき
る。更に、対応する異なるインターフェースレベルの論
理振幅が異なる半導体記憶素子の場合には、２つの異な
るインターフェース回路間でレベル変換回路とセンスア
ンプ回路とを共用化して小型化を実現する。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の第１の実施例を示す半導体
集積回路の構成図である。図１に示すように、本実施例
は入出力インターフェースレベルとしてのＥＣＬ入力バ
ッファ回路１および入力バッファ回路３と、ＥＣＬ出力
バッファ回路９およびＣＭＯＳ出力バッファ回路１１と
の２つに対応する半導体スタティックメモリの構成であ
り、ＥＣＬ−ＣＭＯＳレベル変換回路２はＥＣＬレベル
の信号を電源電圧程度のＣＭＯＳレベルに変換する。ま
た、デコーダ回路５はＣＭＯＳレベルで動作する回路で
あり、アドレス入力信号よりメモリセル６を選択する。
更に、第１センスアンプ７はメモリセル６からの微小な
読みだし信号をＥＣＬレベル（振幅：０．８Ｖ程度）に
増幅し、第２センスアンプ１０はＥＣＬレベル程度の読
みだし信号をＣＭＯＳレベル（電源電圧程度）に増幅す
る回路である。ここで、入力側の切換は入力切換スイッ
チ４により行い、出力側は出力切換スイッチ８により、
それぞれ入力インターフェースレベルおよび出力インタ
ーフェースレベルを選択する。このインターフェースレ
ベル切換スイッチ４および８は、集積回路上では配線層
パターンの作り替え或いは電気的なスイッチによる切換
え回路により実現される。尚、これら入出力切換スイッ
チ４および８は、２つのインターフェースレベルの回路
が共にオンする構成でもよい。例えば、メモリセル６か
らの読みだし信号をＥＣＬレベルの出力バッファ回路９
とＣＭＯＳレベルの出力バッファ回路１１へ同時に出力
することが可能になるようにすることもできる。かかる
半導体集積回路構成をとることにより、集積回路内の機
能ブロックを共通に用いることができ、入出力バッファ
回路部のみの追加で異なる品種の集積回路を実現でき、
設計および製造の効率化を図ることができる。
集積回路の構成図である。図１に示すように、本実施例
は入出力インターフェースレベルとしてのＥＣＬ入力バ
ッファ回路１および入力バッファ回路３と、ＥＣＬ出力
バッファ回路９およびＣＭＯＳ出力バッファ回路１１と
の２つに対応する半導体スタティックメモリの構成であ
り、ＥＣＬ−ＣＭＯＳレベル変換回路２はＥＣＬレベル
の信号を電源電圧程度のＣＭＯＳレベルに変換する。ま
た、デコーダ回路５はＣＭＯＳレベルで動作する回路で
あり、アドレス入力信号よりメモリセル６を選択する。
更に、第１センスアンプ７はメモリセル６からの微小な
読みだし信号をＥＣＬレベル（振幅：０．８Ｖ程度）に
増幅し、第２センスアンプ１０はＥＣＬレベル程度の読
みだし信号をＣＭＯＳレベル（電源電圧程度）に増幅す
る回路である。ここで、入力側の切換は入力切換スイッ
チ４により行い、出力側は出力切換スイッチ８により、
それぞれ入力インターフェースレベルおよび出力インタ
ーフェースレベルを選択する。このインターフェースレ
ベル切換スイッチ４および８は、集積回路上では配線層
パターンの作り替え或いは電気的なスイッチによる切換
え回路により実現される。尚、これら入出力切換スイッ
チ４および８は、２つのインターフェースレベルの回路
が共にオンする構成でもよい。例えば、メモリセル６か
らの読みだし信号をＥＣＬレベルの出力バッファ回路９
とＣＭＯＳレベルの出力バッファ回路１１へ同時に出力
することが可能になるようにすることもできる。かかる
半導体集積回路構成をとることにより、集積回路内の機
能ブロックを共通に用いることができ、入出力バッファ
回路部のみの追加で異なる品種の集積回路を実現でき、
設計および製造の効率化を図ることができる。
【００１１】図２は本発明の第２の実施例を示す半導体
集積回路の構成図である。図２に示すように、本実施例
は高性能なコンピュータシステムにおける中央情報処理
装置（ＣＰＵ）１５と主記憶装置１３との間で高速に情
報のやりとりを行うために、キャッシュメモリ１７，１
８を用いている。尚、１２はＴＴＬレベルバスラインで
あり、１４は入出力装置、１６はＥＣＬレベルバスライ
ンである。このシステムにおいては、ＣＰＵ１５と主記
憶装置１３とが異なるインターフェースレベルで動作す
る場合があり、ここではＣＰＵ１５がＥＣＬレベルで動
作し、主記憶装置１３がＴＴＬレベルで動作する場合を
示している。上述したキャッシュメモリ１７，１８はＣ
ＰＵ１５および主記憶装置１３の両者と情報のやりとり
を行う必要があるので、これらのキャッシュメモリ１
７，１８はＣＰＵ１５および主記憶装置１３と直接接続
できる。従って、コンピュータシステムの構成の簡素化
および処理速度の高速化を実現できる。
集積回路の構成図である。図２に示すように、本実施例
は高性能なコンピュータシステムにおける中央情報処理
装置（ＣＰＵ）１５と主記憶装置１３との間で高速に情
報のやりとりを行うために、キャッシュメモリ１７，１
８を用いている。尚、１２はＴＴＬレベルバスラインで
あり、１４は入出力装置、１６はＥＣＬレベルバスライ
ンである。このシステムにおいては、ＣＰＵ１５と主記
憶装置１３とが異なるインターフェースレベルで動作す
る場合があり、ここではＣＰＵ１５がＥＣＬレベルで動
作し、主記憶装置１３がＴＴＬレベルで動作する場合を
示している。上述したキャッシュメモリ１７，１８はＣ
ＰＵ１５および主記憶装置１３の両者と情報のやりとり
を行う必要があるので、これらのキャッシュメモリ１
７，１８はＣＰＵ１５および主記憶装置１３と直接接続
できる。従って、コンピュータシステムの構成の簡素化
および処理速度の高速化を実現できる。
【００１２】図３は本発明の第３の実施例を示す半導体
集積回路の構成図である。図３に示すように、本実施例
は図１の回路構成におけるＥＣＬ入力データ信号用のＥ
ＣＬ−ＣＭＯＳのレベル変換回路２と、ＣＭＯＳ出力デ
ータ信号用の第２センスアンプ１０とが共にＥＣＬレベ
ル程度の振幅（約０．８Ｖ）の信号をＣＭＯＳレベル
（電源電圧程度）の信号に増幅する機能を持つものであ
ることから、これらを共用化して用いることにより、集
積回路上の素子数を削減するものである。すなわち、１
つの回路ブロックを、入出力がＥＣＬレベルの信号に対
応する場合には、ＥＣＬ−ＣＭＯＳレベル変換回路２と
して使用している。
集積回路の構成図である。図３に示すように、本実施例
は図１の回路構成におけるＥＣＬ入力データ信号用のＥ
ＣＬ−ＣＭＯＳのレベル変換回路２と、ＣＭＯＳ出力デ
ータ信号用の第２センスアンプ１０とが共にＥＣＬレベ
ル程度の振幅（約０．８Ｖ）の信号をＣＭＯＳレベル
（電源電圧程度）の信号に増幅する機能を持つものであ
ることから、これらを共用化して用いることにより、集
積回路上の素子数を削減するものである。すなわち、１
つの回路ブロックを、入出力がＥＣＬレベルの信号に対
応する場合には、ＥＣＬ−ＣＭＯＳレベル変換回路２と
して使用している。
【００１３】図４は本発明の第４の実施例を示す半導体
集積回路の構成図である。図４に示すように、本実施例
はＣＭＯＳレベルに対応する場合、１つの回路ブロック
を第２センスアンプ１０として機能するように使用して
いる。
集積回路の構成図である。図４に示すように、本実施例
はＣＭＯＳレベルに対応する場合、１つの回路ブロック
を第２センスアンプ１０として機能するように使用して
いる。
【００１４】従って、図３および図４に示すように、同
時に２つのインターフェース回路が動作することがない
場合には、本実施例の手法により回路素子数を削減する
ことができる。
時に２つのインターフェース回路が動作することがない
場合には、本実施例の手法により回路素子数を削減する
ことができる。
【００１５】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、異なるインターフェースレベルに対応するＬ
ＳＩを同一チップ上に集積することにより、設計及び製
造の効率化を図ると共に、同一チップで複数の異なるイ
ンターフェースレベルに対応するＬＳＩを実現し、レベ
ル変換用のＬＳＩ等周辺ＬＳＩの部品数を削減すること
ができるという効果がある。
積回路は、異なるインターフェースレベルに対応するＬ
ＳＩを同一チップ上に集積することにより、設計及び製
造の効率化を図ると共に、同一チップで複数の異なるイ
ンターフェースレベルに対応するＬＳＩを実現し、レベ
ル変換用のＬＳＩ等周辺ＬＳＩの部品数を削減すること
ができるという効果がある。
【図１】本発明の第１の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図２】本発明の第２の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図３】本発明の第３の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図４】本発明の第４の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図５】従来の一例を示す半導体集積回路の構成図であ
る。
る。
【図６】従来の他の例を示す半導体集積回路の構成図で
ある。
ある。
１ ＥＣＬ入力バッファ回路 ２ レベル変換回路 ３ ＣＭＯＳ入力バッファ回路 ４ 入力切換スイッチ ５ デコーダ回路 ６ メモリセル ７ 第１のセンスアンプ ８ 出力切換スイッチ ９ ＥＣＬ出力バッファ回路 １０ 第２のセンスアンプ １１ ＣＭＯＳ出力バッファ回路 １２ ＴＴＬレベル・バスライン １３ 主記憶装置 １４ 入出力装置 １５ ＣＰＵ １６ ＥＣＬレベル・バスライン １７，１８ キャッシュメモリ
Claims (2)
- 【請求項１】 複数の入力インターフェースレベルに対
応する入力バッファ回路と、複数の出力インターフェー
スレベルに対応する出力バッファ回路とを有し、前記入
力バッファ回路および前記出力バッファ回路を切替える
か或いは同時に使用することにより、１つの集積回路素
子で異なる入出力インターフェースレベレに対応するこ
とを特徴とする半導体集積回路。 - 【請求項２】 入出力インターフェースレベルの論理振
幅が異なる複数の入出力インターフェースレベルに対応
した半導体記憶素子を有し、前記記憶素子からの情報読
みだし信号を増幅する増幅回路および前記論理振幅が小
さい入出力インターフェースレベルに対応する前記入力
バッファ回路の論理振幅増幅回路を兼用することを特徴
とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281414A JPH05120884A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路 |
| US07/964,864 US5331219A (en) | 1991-10-28 | 1992-10-22 | Semiconductor integrated circuit with selective interfacing on different interface levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281414A JPH05120884A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120884A true JPH05120884A (ja) | 1993-05-18 |
Family
ID=17638829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281414A Pending JPH05120884A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331219A (ja) |
| JP (1) | JPH05120884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954103B2 (en) | 2002-05-20 | 2005-10-11 | Renesas Technology Corp. | Semiconductor device having internal voltage generated stably |
| JP2009004033A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2009004032A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216751A (ja) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム |
| US5440244A (en) * | 1993-02-10 | 1995-08-08 | Cirrus Logic, Inc. | Method and apparatus for controlling a mixed voltage interface in a multivoltage system |
| JP3071605B2 (ja) * | 1993-04-23 | 2000-07-31 | 日本電気株式会社 | 半導体記憶装置 |
| JP2616410B2 (ja) * | 1993-11-29 | 1997-06-04 | 日本電気株式会社 | バウンダリスキャン用回路を具備する半導体集積回路 |
| JPH07249291A (ja) * | 1994-03-09 | 1995-09-26 | Nec Corp | アドレス生成デコード装置 |
| US5602774A (en) * | 1995-11-16 | 1997-02-11 | University Of Waterloo | Low-power BiCMOS/ECL SRAM |
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