JPH06105554B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06105554B2 JPH06105554B2 JP59025036A JP2503684A JPH06105554B2 JP H06105554 B2 JPH06105554 B2 JP H06105554B2 JP 59025036 A JP59025036 A JP 59025036A JP 2503684 A JP2503684 A JP 2503684A JP H06105554 B2 JPH06105554 B2 JP H06105554B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- address
- address signal
- memory array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに係わり、特に半導体メモリの低
消費電力化、動作の安定化に好適な回路方式に関する。
消費電力化、動作の安定化に好適な回路方式に関する。
従来の半導体メモリは、例えば特開昭55−157193の第１
図（本明細書に第１図として示す）に示すようなメモリ
アレー構成となつており、同一サイクルにおいて、すべ
ての行デコーダ、列デコーダおよびセンスアンプが動作
するようになつていた。このようなメモリアレー構成の
ままで高集積のメモリを作ろうとすると、メモリサイズ
の増大により行デコーダ、列デコーダ、センスアンプ等
の負荷容量が増加するので、それらの動作による充放電
電流が増加し、チツプ内やチツプ外の電源線上の雑音の
増加や、消費電力の増加によるチツプ温度の上昇を生
じ、メモリが誤動作を起す欠点がある。また、特開昭58
−147884に示すメモリにおいては、メモリセルアレーを
多数に分割し、それらに各々つながるセンスアンプ、列
デコーダを選択的に動作させて、同一サイクルで動作す
るセンスアンプ、列デコーダの数を少なくして消費電力
（電流）の増加をおさえている。しかし、このメモリで
は、同一サイクルですべての行デコーダが動作するこ
と、記憶情報を出力しないメモリセルアレーにつながる
センスアンプも動作することにより消費電力を大幅に低
減することはできない欠点がある。また、動作しないセ
ンスアンプに接続されているメモリセルアレーに隣接す
る行デコーダが動作するのでその動作によつて、隣接す
るメモリセルアレーのワード線、メモリ容量を形成する
電極等に容量結合などによつて様々な雑音が加わり、メ
モリを誤動作させる欠点がある。
図（本明細書に第１図として示す）に示すようなメモリ
アレー構成となつており、同一サイクルにおいて、すべ
ての行デコーダ、列デコーダおよびセンスアンプが動作
するようになつていた。このようなメモリアレー構成の
ままで高集積のメモリを作ろうとすると、メモリサイズ
の増大により行デコーダ、列デコーダ、センスアンプ等
の負荷容量が増加するので、それらの動作による充放電
電流が増加し、チツプ内やチツプ外の電源線上の雑音の
増加や、消費電力の増加によるチツプ温度の上昇を生
じ、メモリが誤動作を起す欠点がある。また、特開昭58
−147884に示すメモリにおいては、メモリセルアレーを
多数に分割し、それらに各々つながるセンスアンプ、列
デコーダを選択的に動作させて、同一サイクルで動作す
るセンスアンプ、列デコーダの数を少なくして消費電力
（電流）の増加をおさえている。しかし、このメモリで
は、同一サイクルですべての行デコーダが動作するこ
と、記憶情報を出力しないメモリセルアレーにつながる
センスアンプも動作することにより消費電力を大幅に低
減することはできない欠点がある。また、動作しないセ
ンスアンプに接続されているメモリセルアレーに隣接す
る行デコーダが動作するのでその動作によつて、隣接す
るメモリセルアレーのワード線、メモリ容量を形成する
電極等に容量結合などによつて様々な雑音が加わり、メ
モリを誤動作させる欠点がある。
本発明は上記点に鑑みなされたもので、その目的は、消
費電力（電流）を大幅に低減した、動作の安定なメモリ
を提供することにある。
費電力（電流）を大幅に低減した、動作の安定なメモリ
を提供することにある。
代表的な実施例である第２図を参照して本願発明を説明
すると、本願発明は、複数のデータ線（6A,6B）と、該
複数のデータ線に交差して配置された複数のワード線
（4A）と、上記複数のデータ線と上記複数のワード線と
の所望の交点に配置されたメモリセル（MC）とを有する
メモリアレー（1,2）と、上記メモリアレーの外部から
上記メモリアレーの内部に延在したアドレス信号線を介
して伝達される複数ビット信号のアドレス信号（AO〜A
n）に応答して上記複数のワード線の所望のワード線を
選択する行デコーダ（16A1,16A1,16B1,16B1,16A2,162A,
16B2,16B2）とを具備する半導体記憶装置において、 上記メモリアレーは第１のメモリアレー（１）と第２の
メモリアレーと（２）を含み、 上記行デコーダは上記第１のメモリアレーの複数のワー
ド線の所望のワード線を選択する第１の行デコーダ（16
A1,16A1,16B1,16B1）と上記第２のモメリアレーの複数
のワード線の所望のワード線を選択する第２の行デコー
ダ（16A2,16A2,16B2,16B2）とを含み、 上記第１の行デコーダに上記アドレス信号を伝達する第
１のゲート回路（GaO〜Gan）と、 上記第２の行デコーダに上記アドレス信号を伝達する第
２のゲート回路（GaO〜Gan）とをさらに具備してなり、 上記第１のゲート回路及び上記第２のゲート回路に上記
アドレス信号の複数ビット信号のうちの少なくとも１ビ
ットの信号（Ai）を入力せしめ、 上記１ビットが第１の状態の時には、上記第１のゲート
回路が上記アドレス信号を上記第１の行デコーダへ伝達
する一方、上記第２のゲート回路が上記アドレス信号を
上記第２の行デコーダへ伝達することを禁止し、 上記１ビットが第２の状態の時には、上記第２のゲート
回路が上記アドレス信号を上記第２の行デコーダへ伝達
する一方、上記第１のゲート回路が上記アドレス信号を
上記第１の行デコーダへ伝達することを禁止することを
特徴としたものである。
すると、本願発明は、複数のデータ線（6A,6B）と、該
複数のデータ線に交差して配置された複数のワード線
（4A）と、上記複数のデータ線と上記複数のワード線と
の所望の交点に配置されたメモリセル（MC）とを有する
メモリアレー（1,2）と、上記メモリアレーの外部から
上記メモリアレーの内部に延在したアドレス信号線を介
して伝達される複数ビット信号のアドレス信号（AO〜A
n）に応答して上記複数のワード線の所望のワード線を
選択する行デコーダ（16A1,16A1,16B1,16B1,16A2,162A,
16B2,16B2）とを具備する半導体記憶装置において、 上記メモリアレーは第１のメモリアレー（１）と第２の
メモリアレーと（２）を含み、 上記行デコーダは上記第１のメモリアレーの複数のワー
ド線の所望のワード線を選択する第１の行デコーダ（16
A1,16A1,16B1,16B1）と上記第２のモメリアレーの複数
のワード線の所望のワード線を選択する第２の行デコー
ダ（16A2,16A2,16B2,16B2）とを含み、 上記第１の行デコーダに上記アドレス信号を伝達する第
１のゲート回路（GaO〜Gan）と、 上記第２の行デコーダに上記アドレス信号を伝達する第
２のゲート回路（GaO〜Gan）とをさらに具備してなり、 上記第１のゲート回路及び上記第２のゲート回路に上記
アドレス信号の複数ビット信号のうちの少なくとも１ビ
ットの信号（Ai）を入力せしめ、 上記１ビットが第１の状態の時には、上記第１のゲート
回路が上記アドレス信号を上記第１の行デコーダへ伝達
する一方、上記第２のゲート回路が上記アドレス信号を
上記第２の行デコーダへ伝達することを禁止し、 上記１ビットが第２の状態の時には、上記第２のゲート
回路が上記アドレス信号を上記第２の行デコーダへ伝達
する一方、上記第１のゲート回路が上記アドレス信号を
上記第１の行デコーダへ伝達することを禁止することを
特徴としたものである。
その結果、第１のメモリアレーのメモリセルをアクセス
する時は、第２のメモリアレーの第２の行デコーダへは
アドレス信号が入力されないため、第２の行デコーダの
大きな入力容量（メモリアレーの内部に延在した大きな
配線容量）を駆動する電力を低減でき、また、第２のメ
モリアレーのメモリセルをアクセスする時は、第１のメ
モリアレーの第１の行デコーダへはアドレス信号が入力
されないため、第１の行デコーダの大きな入力容量を駆
動する電力を低減できる。
する時は、第２のメモリアレーの第２の行デコーダへは
アドレス信号が入力されないため、第２の行デコーダの
大きな入力容量（メモリアレーの内部に延在した大きな
配線容量）を駆動する電力を低減でき、また、第２のメ
モリアレーのメモリセルをアクセスする時は、第１のメ
モリアレーの第１の行デコーダへはアドレス信号が入力
されないため、第１の行デコーダの大きな入力容量を駆
動する電力を低減できる。
以下、本発明の第１の実施例を第２図により説明する。
第２図に示すメモリは、メモリアレーを２つのメモリア
レーブロツク1,2に、分割したもので、各ブロツクは特
開昭55−157193の第１図（本明細書第１図として示す）
に示すメモリと同じメモリアレー構成としている。すな
わち、メモリセルアレー、行デコーダ、列デコーダのサ
イズを別にすれば、両ブロツクともメモリアレーを構成
している各部の回路構成およびその動作は特開昭55−15
7193に示すメモリと同一である。ただし、それらのメモ
リアレーを制御する回路は一部異なる。第２図で、図中
の記号は第１図に対応して示しており、2A1，2B1，2
C1，2D1，▲▼1，▲▼1，▲▼1，▲▼
1，2A2，2B2，2C2，2D2，▲▼2，▲▼2，▲
▼2，▲▼2，はメモリセルアレーを、16A1，16
B1，▲▼1，▲▼1，16A2，16B2，▲
▼2，▲▼2，は行デコーダを、14A1，14B1，14
C1，14D1，14A2，14B2，14C2，14D2は列デコーダを、12
はアドレスラツチ回路を、10はアドレスバツフア回路を
20,201′，20A1′，20B1，20C1，202′，20A2′，20
B2，20C2は内部アドレス信号線を示しており、これらの
回路構成、回路動作は特開昭550−157193と同じであ
る。なお、30A1，30B1，30C1，30D1，▲▼1，▲
▼1，▲▼1，▲▼1，30A2，30B2，3
0C2，30D2，▲▼2，▲▼2，▲▼2，
▲▼2は、第１図では示していなかつたセンスア
ンプ部の回路ブロツクを示している。このセンスアンプ
部は、例えばISSCC81Dig.of Tech.Papers.P85に示すよ
うな回路からなり、その詳細を第３図に示す。なお、第
３図でMOS−FETはｎチャネル、エンハンスメント型であ
る。第３図でSAと示す部分がセンスアンプでメモリセル
MC、ダミーセルDMCからデータ線6A,6Bに読み出されたメ
モリ信号を差動増幅する。ARで示した部分はデータ線の
高電位補償回路で、センスアンプがメモリ信号に応じ
て、データ線をHighレベルと低レベルに分離（増幅）し
た後、High側のデータ線電圧を十分Highとするためのも
のである。PCで示した部分はデータ線のプリチヤージ回
路である。これらセンスアンプ部の回路動作を簡単に説
明する。まず、信号φ12がHighレベルの間にデータ線を
電圧Ｖにプリチヤージする。次にワード線4A、ダミーワ
ード線4Cのレベルが、Highレベルとなり、メモリセルM
C、ダミーセルDMCの信号をデータ線6A,6Bに読み出す。
次に、信号φ13がLowレベルとなりセンスアンプSAが動
作し、メモリ信号を差動増幅する。次に、信号φ14がHi
ghレベルとなり高電位補償回路が動作し、High側のデー
タ線電位を十分にHigh（電圧Ｖ）にする。次に信号φ8
がHighレベルとなり、MOS−FETQYEのゲート電位がHigh
レベルの時、MOS−FET をON状態にし、データ線上のメモリ信号をコモンデータ
線に読み出し、外部に取り出す。
第２図に示すメモリは、メモリアレーを２つのメモリア
レーブロツク1,2に、分割したもので、各ブロツクは特
開昭55−157193の第１図（本明細書第１図として示す）
に示すメモリと同じメモリアレー構成としている。すな
わち、メモリセルアレー、行デコーダ、列デコーダのサ
イズを別にすれば、両ブロツクともメモリアレーを構成
している各部の回路構成およびその動作は特開昭55−15
7193に示すメモリと同一である。ただし、それらのメモ
リアレーを制御する回路は一部異なる。第２図で、図中
の記号は第１図に対応して示しており、2A1，2B1，2
C1，2D1，▲▼1，▲▼1，▲▼1，▲▼
1，2A2，2B2，2C2，2D2，▲▼2，▲▼2，▲
▼2，▲▼2，はメモリセルアレーを、16A1，16
B1，▲▼1，▲▼1，16A2，16B2，▲
▼2，▲▼2，は行デコーダを、14A1，14B1，14
C1，14D1，14A2，14B2，14C2，14D2は列デコーダを、12
はアドレスラツチ回路を、10はアドレスバツフア回路を
20,201′，20A1′，20B1，20C1，202′，20A2′，20
B2，20C2は内部アドレス信号線を示しており、これらの
回路構成、回路動作は特開昭550−157193と同じであ
る。なお、30A1，30B1，30C1，30D1，▲▼1，▲
▼1，▲▼1，▲▼1，30A2，30B2，3
0C2，30D2，▲▼2，▲▼2，▲▼2，
▲▼2は、第１図では示していなかつたセンスア
ンプ部の回路ブロツクを示している。このセンスアンプ
部は、例えばISSCC81Dig.of Tech.Papers.P85に示すよ
うな回路からなり、その詳細を第３図に示す。なお、第
３図でMOS−FETはｎチャネル、エンハンスメント型であ
る。第３図でSAと示す部分がセンスアンプでメモリセル
MC、ダミーセルDMCからデータ線6A,6Bに読み出されたメ
モリ信号を差動増幅する。ARで示した部分はデータ線の
高電位補償回路で、センスアンプがメモリ信号に応じ
て、データ線をHighレベルと低レベルに分離（増幅）し
た後、High側のデータ線電圧を十分Highとするためのも
のである。PCで示した部分はデータ線のプリチヤージ回
路である。これらセンスアンプ部の回路動作を簡単に説
明する。まず、信号φ12がHighレベルの間にデータ線を
電圧Ｖにプリチヤージする。次にワード線4A、ダミーワ
ード線4Cのレベルが、Highレベルとなり、メモリセルM
C、ダミーセルDMCの信号をデータ線6A,6Bに読み出す。
次に、信号φ13がLowレベルとなりセンスアンプSAが動
作し、メモリ信号を差動増幅する。次に、信号φ14がHi
ghレベルとなり高電位補償回路が動作し、High側のデー
タ線電位を十分にHigh（電圧Ｖ）にする。次に信号φ8
がHighレベルとなり、MOS−FETQYEのゲート電位がHigh
レベルの時、MOS−FET をON状態にし、データ線上のメモリ信号をコモンデータ
線に読み出し、外部に取り出す。
さて、第２図に示すメモリ回路は、第１図に示す従来回
路と、メモリアレーが２つのブロツクに分かれている他
に、メモリアレーを駆動する信号に対して、ゲート回路
G1，G2，G3，G4，Ga0〜Gan， を設けていること、およびそのゲート回路を制御する内
部アドレス信号発生用アドレスバツフア回路10iを設け
ている点で異なる。上記ゲート回路は、上記アドレスバ
ツフア回路10iにより、他の内部アドレス信号より先に
出力された、一対の内部アドレス信号 は外部アドレス信号に対応してチツプ内で作られる）に
より制御され、 の状態に対応して、ai信号が入力されるゲート回路G1，
G2，G3，G4，Ga0〜Ganと が入力されるゲート回路 のどちらか一方のクループがON状態、他方がOFF状態と
なる。このON状態のゲート回路のみが、内部アドレス信
号もセンスアンプ駆動信号等をメモリアレーに供給す
る。したがつて、２つあるメモリアレーブロツクのうち
一方のみを動作状態にすることができ低消費電力化およ
び動作の安定化が図れる。
路と、メモリアレーが２つのブロツクに分かれている他
に、メモリアレーを駆動する信号に対して、ゲート回路
G1，G2，G3，G4，Ga0〜Gan， を設けていること、およびそのゲート回路を制御する内
部アドレス信号発生用アドレスバツフア回路10iを設け
ている点で異なる。上記ゲート回路は、上記アドレスバ
ツフア回路10iにより、他の内部アドレス信号より先に
出力された、一対の内部アドレス信号 は外部アドレス信号に対応してチツプ内で作られる）に
より制御され、 の状態に対応して、ai信号が入力されるゲート回路G1，
G2，G3，G4，Ga0〜Ganと が入力されるゲート回路 のどちらか一方のクループがON状態、他方がOFF状態と
なる。このON状態のゲート回路のみが、内部アドレス信
号もセンスアンプ駆動信号等をメモリアレーに供給す
る。したがつて、２つあるメモリアレーブロツクのうち
一方のみを動作状態にすることができ低消費電力化およ
び動作の安定化が図れる。
次にこのメモリの動作を第４図のパルスタイミングチヤ
ートを用いて説明する。なお、第４図のパルスタイミン
グチヤートは、第１図に示すメモリの動作の説明に用い
た特開昭55−157193第３図のパルスタイミングチヤート
にセンスアンプ駆動信号φ13、高電位補償回路駆動信号
φ14、データ線プリチヤージ信号φ12およびゲート回路
制御用アドレス信号 と、それを出力するアドレスバツフア回路駆動信号
φ10，φ40，φ11を加えたものである。
ートを用いて説明する。なお、第４図のパルスタイミン
グチヤートは、第１図に示すメモリの動作の説明に用い
た特開昭55−157193第３図のパルスタイミングチヤート
にセンスアンプ駆動信号φ13、高電位補償回路駆動信号
φ14、データ線プリチヤージ信号φ12およびゲート回路
制御用アドレス信号 と、それを出力するアドレスバツフア回路駆動信号
φ10，φ40，φ11を加えたものである。
まず、ゲート回路制御用アドレス信号 を作る。この信号は実開昭57−118599の第５図に示すア
ドレスバツフア回路（同図で1X,2Xとして示した回路）
により作ることができる。すなわち、上記回路に上記第
５図に示すφA，φ4′，φ5′信号に対応させて、第４
図に示すφ10，φ40，φ11信号を用いることにより作る
ことができる。
ドレスバツフア回路（同図で1X,2Xとして示した回路）
により作ることができる。すなわち、上記回路に上記第
５図に示すφA，φ4′，φ5′信号に対応させて、第４
図に示すφ10，φ40，φ11信号を用いることにより作る
ことができる。
第１の外部アドレス信号（行アドレス信号）A0〜Anが線
８を介してアドレスバツフア10に入力される。これと同
時に上記外部アドレス信号の内１つAiが別に設けたアド
レスバツフア回路10iにも入力される。次に、アドレス
バツフア回路10iにおいて（実開昭57−118599の第５図
参照）信号φ10がLowレベルとなり、アドレスバツフア
回路10iのプリチヤージを終了するとともに、外部アド
レス信号Aiを取り込む。続いて信号φ40、次に信号φ11
がHighレベルとなることによりアドレスバツフア回路10
iから、外部アドレス信号Aiに対応した内部アドレス信
号 が出力される。この信号は各各ゲート回路G1，G2，G3，
G4，Ga0〜Gan， に加えられ、ゲート回路を各々ONもしくはOFF状態とす
る。なお、この は、第４図に示すように第１の内部アドレス信号（行ア
ドレス信号）、第２の内部アドレス信号（列アドレス信
号）が出力されている間、そのレベルを保持している。
ここで、例えばゲート回路G1，G2，G3，G4，Ga0〜Ganが
ON、ゲート回路 がOFF状態にされたとする。次にφ5信号がLowレベル、
信号φ6がHighレベルとなり、アドレスバツフア回路1
0、アドレスラツチ回路12により、まず第１の内部アド
レス信号（行アドレス信号）が作られるわけであるが、
その詳細は特開昭55−157193に詳しいので省略する。上
記回路により作られた行アドレス信号は、ゲート回路G
a0〜Ganを通してメモリアレー１に伝達される。メモリ
アレーに伝わつた行アドレス信号は、特開昭55−157193
で述べているようにして、行デコーダ16A1，16B1，▲
▼1，▲▼1に伝わり、行デコーダか動作して
メモリアレー１側のワード線が選択される。なお、ゲー
ト回路 はOFF状態であるため、メモリアレー２側には上記行ア
ドレス信号は伝わらず、したがつて行デコーダも動作し
ない。ここで、第１の外部アドレス信号の中のA1に対す
る行アドレス信号もメモリアレーに供給されているが、
その配線は列デコーダ部だけで、行デコーダ部まで配線
しなくても良い。次にデータ線プリチヤージ信号φ12が
Lowレベルとなつた後、ワード線駆動信号φ7がHighレベ
ルとなる。この信号もゲート回路G4を通してメモリアレ
ー１側だけに伝わる。メモリアレーに伝わつたφ7側号
は、特開昭55−157193に述べたようにして、ワード線を
Highレベルとし、第３図で述べたようなデータ線上にメ
モリセル信号を読み出す。なお、この時 はOFF状態であるためφ7信号はメモリアレー２側には伝
わらない。次にセンスアンプ駆動信号φ13がLowレベル
となる。この信号もφ7と同様にゲート回路G2を通して
メモリアレー１側だけに伝わり、第３図で述べたように
センスアンプを動作させメモリセル信号を増幅する。こ
の時、φ13は がOFF状態であるためメモリアレー２側には伝わらず、
したがつてメモリアレー側２のセンスアンプは動作しな
い。次に高電位補償回路駆動用信号φ14がHighレベルと
なる。この信号もゲート回路G1を通してメモリアレー１
側だけに伝わり、第３図で述べたように高電位補償回路
を動作させ、データ線の高電位側レベルを十分高く（電
圧Ｖまで）する。なお、φ14もφ7，φ13と同様に、 がOFF状態であるため、メモリアレー２側には伝わら
ず、メモリアレー２側の高電位補償回路は動作しない。
このようにしてセンスアンプ部回路の動作が終了した
後、第２の外部アドレス信号（列アドレス信号）が線８
を介して、アドレスバツフア回路10に入力される。な
お、第２の外部アドレス信号の中のAi信号はアドレスバ
ツフア回路10iにも入力されるが、アドレスバツフア回
路10iの制御信号φ10，φ40，φ11は、第４図に示すよ
うな波形であるため、先に述べた、 を保持している。一方、アドレスバツフア回路10に入力
された第２の外部アドレス信号は、特開昭55−157193に
述べたようにして、アドレスバツフア回路10、アドレス
ラツチ回路12およびφ5，φ6信号により第２の内部アド
レス信号（列アドレス信号）を出力する。この列アドレ
ス信号は、第１の内部アドレス信号（行アドレス信号）
と同様に、ゲート回路Ga0〜Ganを通して、メモリアレー
１側のみに伝わる。メモリアレーに伝わつた上記列アド
レス信号は、特開昭55−157193で述べたように、列デコ
ーダ14A1，14B1，14C1，14D1に伝えられ、列デコーダが
動作し、データ線を選択する。この列アドレス信号もメ
モリアレー２側には伝わらず、メモリアレー２側の列デ
コーダは動作しない。次に、データ線−コモンデータ線
間ゲート信号φ8がHighレベルとなる。この信号も、ゲ
ート回路G3を通してメモリアレー１側にのみ伝えられ、
先に述べた列デコーダとともに選択したデータ線コモン
データ線に接続する。これによりメモリセル信号はデー
タ線、コモンデータ線を介して外部に出力されることに
なる。なお、φ8信号も がOFF状態であるためメモリアレー２側には伝わらな
い。以上、メモリの読み出し動作を例に動作の説明を行
なつたが、書き込み動作の場合は、上記したようにして
選択したデータ線およびコモンデータ線を通して、メモ
リセルに信号を書き込む。
８を介してアドレスバツフア10に入力される。これと同
時に上記外部アドレス信号の内１つAiが別に設けたアド
レスバツフア回路10iにも入力される。次に、アドレス
バツフア回路10iにおいて（実開昭57−118599の第５図
参照）信号φ10がLowレベルとなり、アドレスバツフア
回路10iのプリチヤージを終了するとともに、外部アド
レス信号Aiを取り込む。続いて信号φ40、次に信号φ11
がHighレベルとなることによりアドレスバツフア回路10
iから、外部アドレス信号Aiに対応した内部アドレス信
号 が出力される。この信号は各各ゲート回路G1，G2，G3，
G4，Ga0〜Gan， に加えられ、ゲート回路を各々ONもしくはOFF状態とす
る。なお、この は、第４図に示すように第１の内部アドレス信号（行ア
ドレス信号）、第２の内部アドレス信号（列アドレス信
号）が出力されている間、そのレベルを保持している。
ここで、例えばゲート回路G1，G2，G3，G4，Ga0〜Ganが
ON、ゲート回路 がOFF状態にされたとする。次にφ5信号がLowレベル、
信号φ6がHighレベルとなり、アドレスバツフア回路1
0、アドレスラツチ回路12により、まず第１の内部アド
レス信号（行アドレス信号）が作られるわけであるが、
その詳細は特開昭55−157193に詳しいので省略する。上
記回路により作られた行アドレス信号は、ゲート回路G
a0〜Ganを通してメモリアレー１に伝達される。メモリ
アレーに伝わつた行アドレス信号は、特開昭55−157193
で述べているようにして、行デコーダ16A1，16B1，▲
▼1，▲▼1に伝わり、行デコーダか動作して
メモリアレー１側のワード線が選択される。なお、ゲー
ト回路 はOFF状態であるため、メモリアレー２側には上記行ア
ドレス信号は伝わらず、したがつて行デコーダも動作し
ない。ここで、第１の外部アドレス信号の中のA1に対す
る行アドレス信号もメモリアレーに供給されているが、
その配線は列デコーダ部だけで、行デコーダ部まで配線
しなくても良い。次にデータ線プリチヤージ信号φ12が
Lowレベルとなつた後、ワード線駆動信号φ7がHighレベ
ルとなる。この信号もゲート回路G4を通してメモリアレ
ー１側だけに伝わる。メモリアレーに伝わつたφ7側号
は、特開昭55−157193に述べたようにして、ワード線を
Highレベルとし、第３図で述べたようなデータ線上にメ
モリセル信号を読み出す。なお、この時 はOFF状態であるためφ7信号はメモリアレー２側には伝
わらない。次にセンスアンプ駆動信号φ13がLowレベル
となる。この信号もφ7と同様にゲート回路G2を通して
メモリアレー１側だけに伝わり、第３図で述べたように
センスアンプを動作させメモリセル信号を増幅する。こ
の時、φ13は がOFF状態であるためメモリアレー２側には伝わらず、
したがつてメモリアレー側２のセンスアンプは動作しな
い。次に高電位補償回路駆動用信号φ14がHighレベルと
なる。この信号もゲート回路G1を通してメモリアレー１
側だけに伝わり、第３図で述べたように高電位補償回路
を動作させ、データ線の高電位側レベルを十分高く（電
圧Ｖまで）する。なお、φ14もφ7，φ13と同様に、 がOFF状態であるため、メモリアレー２側には伝わら
ず、メモリアレー２側の高電位補償回路は動作しない。
このようにしてセンスアンプ部回路の動作が終了した
後、第２の外部アドレス信号（列アドレス信号）が線８
を介して、アドレスバツフア回路10に入力される。な
お、第２の外部アドレス信号の中のAi信号はアドレスバ
ツフア回路10iにも入力されるが、アドレスバツフア回
路10iの制御信号φ10，φ40，φ11は、第４図に示すよ
うな波形であるため、先に述べた、 を保持している。一方、アドレスバツフア回路10に入力
された第２の外部アドレス信号は、特開昭55−157193に
述べたようにして、アドレスバツフア回路10、アドレス
ラツチ回路12およびφ5，φ6信号により第２の内部アド
レス信号（列アドレス信号）を出力する。この列アドレ
ス信号は、第１の内部アドレス信号（行アドレス信号）
と同様に、ゲート回路Ga0〜Ganを通して、メモリアレー
１側のみに伝わる。メモリアレーに伝わつた上記列アド
レス信号は、特開昭55−157193で述べたように、列デコ
ーダ14A1，14B1，14C1，14D1に伝えられ、列デコーダが
動作し、データ線を選択する。この列アドレス信号もメ
モリアレー２側には伝わらず、メモリアレー２側の列デ
コーダは動作しない。次に、データ線−コモンデータ線
間ゲート信号φ8がHighレベルとなる。この信号も、ゲ
ート回路G3を通してメモリアレー１側にのみ伝えられ、
先に述べた列デコーダとともに選択したデータ線コモン
データ線に接続する。これによりメモリセル信号はデー
タ線、コモンデータ線を介して外部に出力されることに
なる。なお、φ8信号も がOFF状態であるためメモリアレー２側には伝わらな
い。以上、メモリの読み出し動作を例に動作の説明を行
なつたが、書き込み動作の場合は、上記したようにして
選択したデータ線およびコモンデータ線を通して、メモ
リセルに信号を書き込む。
以上、説明したように、本実施例のメモリは、メモリア
レーを２つのブロツクに分割し、各々のメモリアレーを
駆動する信号をゲート回路によつて制御することによ
り、２つあるメモリアレーのうち同一サイクルで片方の
み動作させることにより、消費電力の低減を可能とし
た。また、動作、非動作の制御は、メモリセルアレー
と、それに含まれるメモリセルの選択駆動に関係する行
デコーダ、列デコーダ、センスアンプを一括して行なう
ため、メモリセルアレーが動作しない場合はそれに関係
する行デコーダ、列デコーダも動作しないので雑音を生
じにくくメモリ動作の安定化が図れる。また、内部アド
レス信号やセンスアンプ駆動信号は、メモリセル信号を
読み出す（あるいは書き込む）メモリアレーにのみ伝え
られるので、それらの信号発生回路の消費電力の低減も
図れる。
レーを２つのブロツクに分割し、各々のメモリアレーを
駆動する信号をゲート回路によつて制御することによ
り、２つあるメモリアレーのうち同一サイクルで片方の
み動作させることにより、消費電力の低減を可能とし
た。また、動作、非動作の制御は、メモリセルアレー
と、それに含まれるメモリセルの選択駆動に関係する行
デコーダ、列デコーダ、センスアンプを一括して行なう
ため、メモリセルアレーが動作しない場合はそれに関係
する行デコーダ、列デコーダも動作しないので雑音を生
じにくくメモリ動作の安定化が図れる。また、内部アド
レス信号やセンスアンプ駆動信号は、メモリセル信号を
読み出す（あるいは書き込む）メモリアレーにのみ伝え
られるので、それらの信号発生回路の消費電力の低減も
図れる。
以上本発明の実施例を述べたが、第２図に示したゲート
回路G1，G2、G3，G4，Ga0〜Gan， は、第５図に示す回路によつて実現可能である。なお使
用しているMOS−FETはｎチャネル型で、エンハンスメン
ト型を仮定している。これ以後述べるMOS−FETも同様で
ある。第５図の回路動作を第４図のタイミングチヤート
を用いて説明する。まずφ3信号によつてA,Bノードをプ
リチヤージし、その後φ3信号がLowレベルとなる。その
後、第１の外部アドレス信号のうちAiに対応して が出力され、その信号に応じてこの回路はONもしくはOF
F状態となる。たとえば、MOS−FETQ5のゲートにはai信
号が入力され、ai信号がLowレベルであつたとすると、
ノードA,BはHighレベルを保持し、この回路はON状態（Q
4がON）となり、φ14 信号はQ4を通して出力される。一方、ai信号がHighレベ
ルであつたとすると、ノードA,BはLowレベルとなり、こ
の回路はOFF状態（Q4がOFF）となり、φ14 信号は出力されない。以上ai信号について説明したが、 についても同様である。
回路G1，G2、G3，G4，Ga0〜Gan， は、第５図に示す回路によつて実現可能である。なお使
用しているMOS−FETはｎチャネル型で、エンハンスメン
ト型を仮定している。これ以後述べるMOS−FETも同様で
ある。第５図の回路動作を第４図のタイミングチヤート
を用いて説明する。まずφ3信号によつてA,Bノードをプ
リチヤージし、その後φ3信号がLowレベルとなる。その
後、第１の外部アドレス信号のうちAiに対応して が出力され、その信号に応じてこの回路はONもしくはOF
F状態となる。たとえば、MOS−FETQ5のゲートにはai信
号が入力され、ai信号がLowレベルであつたとすると、
ノードA,BはHighレベルを保持し、この回路はON状態（Q
4がON）となり、φ14 信号はQ4を通して出力される。一方、ai信号がHighレベ
ルであつたとすると、ノードA,BはLowレベルとなり、こ
の回路はOFF状態（Q4がOFF）となり、φ14 信号は出力されない。以上ai信号について説明したが、 についても同様である。
第６図は、センスアンプ駆動信号φ13用ゲート回路の別
の実施例である。同図で回路100は第５図と同じ回路構
成であり、その動作も同一である。ゲート回路により制
御されたセンスアンプ駆動信号φ13信号は、回路101
と、回路100で第４図で示すようなφ13信号とは逆位相
の信号φ15を使うことにより実現できる。すなわち、φ
3，φ12信号によりノードＡ′,B′,D′を各々プリチヤ
ージする。プリチヤージ終了後、aiもしくは が入力される。ここで、ai信号が入力され、ai信号がLo
wレベルだとすると、MOS−FETQ4′はON状態となる。
の実施例である。同図で回路100は第５図と同じ回路構
成であり、その動作も同一である。ゲート回路により制
御されたセンスアンプ駆動信号φ13信号は、回路101
と、回路100で第４図で示すようなφ13信号とは逆位相
の信号φ15を使うことにより実現できる。すなわち、φ
3，φ12信号によりノードＡ′,B′,D′を各々プリチヤ
ージする。プリチヤージ終了後、aiもしくは が入力される。ここで、ai信号が入力され、ai信号がLo
wレベルだとすると、MOS−FETQ4′はON状態となる。
次にφ15信号がHighレベルとなると、この信号はQ4′を
通してMOS−FETQ7′のゲートに伝えられ、Q7′をON状態
にし、φ13′をHighレベルからLowレベルにする。ai信
号がLowレベルであれば、ノードＡ′,B′はLowレベルと
なり、Q4′はOFF状態となり、φ15信号はQ7′のゲート
に伝わらない。したがつて、Q7′はOFF状態となり、φ
13′はHighレベルを保持することになる。以上述べたよ
うにセンスアツプ駆動信号φ13のゲート回路は、第６図
に示すような回路によつても可能である。
通してMOS−FETQ7′のゲートに伝えられ、Q7′をON状態
にし、φ13′をHighレベルからLowレベルにする。ai信
号がLowレベルであれば、ノードＡ′,B′はLowレベルと
なり、Q4′はOFF状態となり、φ15信号はQ7′のゲート
に伝わらない。したがつて、Q7′はOFF状態となり、φ
13′はHighレベルを保持することになる。以上述べたよ
うにセンスアツプ駆動信号φ13のゲート回路は、第６図
に示すような回路によつても可能である。
第７図は本発明の第２の実施例である。これはメモリア
レーを４つのブロツクに分けた場合の例であり、各部の
回路構成およびその動作は、第２図に示した第１の実施
例と同じである。なお、第７図では、ゲート回路G00，G
01，G10，G11は各々分割したメモリアレー毎にまとめて
示している。また、それにより制御される信号もまとめ
て示している。これらのゲート回路は、第１の外部アド
レス信号の中のAi，Aj信号に対応して作られた の組み合せにより制御される。たとえばAiとaiが同相で がその相補の関係であり、Ajとajが同相で がその相補の関係にあるとき、第７図の実施例では、
Ai，Aj信号が両方Lowレベルの時、ゲート回路G00のみON
状態、その他の回路はOFF状態となる。したがつて、４
個のメモリアレーのうち、メモリアレー１のみ動作状態
となる。なお、その他のメモリアレーも、同様にAi，Aj
信号によりゲート回路をON状態にすることにより動作さ
せることができる。以上述べたように、第１の外部アド
レス信号を制御することにより、４個のメモリアレーの
うち１個のみ動かすことができ、低消費電力化と動作の
安定化が図れる。なお、ゲート回路は第８図に示すよう
な回路で実現可能である。この回路は、第５図に示す回
路に、ajもしくは が入力されるMOS−FETQ9″を加えたものである。動作は
第５図の回路とほとんど同じであるので省略する。ま
た、センスアンプ駆動信号φ13用ゲート回路は、第９図
に示す回路でも可能である。この回路は、第６図に示す
回路に、ajもしくは が入力されるMOS−FETQ9を加えたものである。動作は
第６図の回路とほとんど同じであるので省略する。
レーを４つのブロツクに分けた場合の例であり、各部の
回路構成およびその動作は、第２図に示した第１の実施
例と同じである。なお、第７図では、ゲート回路G00，G
01，G10，G11は各々分割したメモリアレー毎にまとめて
示している。また、それにより制御される信号もまとめ
て示している。これらのゲート回路は、第１の外部アド
レス信号の中のAi，Aj信号に対応して作られた の組み合せにより制御される。たとえばAiとaiが同相で がその相補の関係であり、Ajとajが同相で がその相補の関係にあるとき、第７図の実施例では、
Ai，Aj信号が両方Lowレベルの時、ゲート回路G00のみON
状態、その他の回路はOFF状態となる。したがつて、４
個のメモリアレーのうち、メモリアレー１のみ動作状態
となる。なお、その他のメモリアレーも、同様にAi，Aj
信号によりゲート回路をON状態にすることにより動作さ
せることができる。以上述べたように、第１の外部アド
レス信号を制御することにより、４個のメモリアレーの
うち１個のみ動かすことができ、低消費電力化と動作の
安定化が図れる。なお、ゲート回路は第８図に示すよう
な回路で実現可能である。この回路は、第５図に示す回
路に、ajもしくは が入力されるMOS−FETQ9″を加えたものである。動作は
第５図の回路とほとんど同じであるので省略する。ま
た、センスアンプ駆動信号φ13用ゲート回路は、第９図
に示す回路でも可能である。この回路は、第６図に示す
回路に、ajもしくは が入力されるMOS−FETQ9を加えたものである。動作は
第６図の回路とほとんど同じであるので省略する。
以上、アドレスバツフア回路を第１の外部アドレス信号
（行アドレス信号）、第２の外部アドレス信号（列アド
レス信号）に対して共用した場合に例について述べた
が、上記２種類のアドレスに対して、各々別のアドレス
バツフア回路を設けた場合も内部アドレス信号線用のゲ
ート回路 等を第10図に示すような回路にすることにより実施可能
である。なお、アドレスバツフア回路を第１の外部アド
レス信号用、第２の外部アドレス信号用に別々に設けた
場合の回路および動作の詳細は実開昭57−118599に詳し
い。第10図の回路は、説明の都合上、１つの外部アドレ
ス信号Ａについてのみ示している。同図で、メモリアレ
ー部の実線わく内は第１の実施例と同じ回路を示し、16
A1，16B1，▲▼1，▲▼1（16A2，16B2，▲
▼2，▲▼2）は行デコーダを、14A1，14
B1，14C1，14D1，（14A2，14B2，14C2，14D2）は列デコ
ーダを示している。また、101，121は各々第１の外部ア
ドレス信号（行アドレス信号）用アドレスバツフア回
路、アドレスラツチ回路を示し、102，122は各々第２の
外部アドレス信号（列アドレス信号）用アドレスバツフ
ア回路、アドレスラツチ回路である。なお、両アドレス
バツフア回路は実開昭57−118599に示す回路を用い、ア
ドレスラツチ回路は特開昭55−157193に示す回路を用い
ることにより実施可能である。また、同図で、GXはゲー
ト回路で、Ｘはアドレスバツフア回路を分けたことによ
り必要となる内部アドレス信号のリセツト回路である。
Y1，Y2は行デコーダの分離回路である。この回路の動作
を第11図のパルスタイミングチヤートを用いて説明す
る。このパルスタイミングチヤートは、第４図のパルス
タイミングチヤートに、アドレスバツフアを分離したこ
とにより必要となるアドレスバツフア回路駆動用信号φ
18，φ19，φ21，φ22、アドレスラツチ回路用信号
φ20，φ23および第1,第２の内部アドレス信号aRX， 内部アドレス信号のリセツト回路用信号φ16を加えたも
のである。
（行アドレス信号）、第２の外部アドレス信号（列アド
レス信号）に対して共用した場合に例について述べた
が、上記２種類のアドレスに対して、各々別のアドレス
バツフア回路を設けた場合も内部アドレス信号線用のゲ
ート回路 等を第10図に示すような回路にすることにより実施可能
である。なお、アドレスバツフア回路を第１の外部アド
レス信号用、第２の外部アドレス信号用に別々に設けた
場合の回路および動作の詳細は実開昭57−118599に詳し
い。第10図の回路は、説明の都合上、１つの外部アドレ
ス信号Ａについてのみ示している。同図で、メモリアレ
ー部の実線わく内は第１の実施例と同じ回路を示し、16
A1，16B1，▲▼1，▲▼1（16A2，16B2，▲
▼2，▲▼2）は行デコーダを、14A1，14
B1，14C1，14D1，（14A2，14B2，14C2，14D2）は列デコ
ーダを示している。また、101，121は各々第１の外部ア
ドレス信号（行アドレス信号）用アドレスバツフア回
路、アドレスラツチ回路を示し、102，122は各々第２の
外部アドレス信号（列アドレス信号）用アドレスバツフ
ア回路、アドレスラツチ回路である。なお、両アドレス
バツフア回路は実開昭57−118599に示す回路を用い、ア
ドレスラツチ回路は特開昭55−157193に示す回路を用い
ることにより実施可能である。また、同図で、GXはゲー
ト回路で、Ｘはアドレスバツフア回路を分けたことによ
り必要となる内部アドレス信号のリセツト回路である。
Y1，Y2は行デコーダの分離回路である。この回路の動作
を第11図のパルスタイミングチヤートを用いて説明す
る。このパルスタイミングチヤートは、第４図のパルス
タイミングチヤートに、アドレスバツフアを分離したこ
とにより必要となるアドレスバツフア回路駆動用信号φ
18，φ19，φ21，φ22、アドレスラツチ回路用信号
φ20，φ23および第1,第２の内部アドレス信号aRX， 内部アドレス信号のリセツト回路用信号φ16を加えたも
のである。
この回路の動作は、まず、第１の外部アドレス信号（行
アドレス信号）が線８を通して、アドレスバツフア回路
101，102に入力される。次にφ3信号がHighレベルからL
owレベルになつた後、第１の実施例と同様に、φ10信号
がLowレベル、φ40，φ11信号がHighレベルになること
により が出力され、その信号がゲート回路GXに入力される。こ
こでゲート回路にはai信号が入力されるとし、aiがLow
レベルであるとする。この場合、ゲート回路GXのノード
ＥはHighレベルを保持し、ノードＦはLowレベルを保持
する。したがつて、MOS−FETQ4Rは導通状態、Q4Cは非導
通状態となつている。また、ノードＥは行デコーダの分
離回路Y1，Y2のノードＥ′,E″とも接続されており、MO
S−FETQY1，QY2も導通状態となつている。次にφ20信号
がLowレベル、φ18，φ19信号がHighレベルとなり、ア
ドレスバツフア回路101（実開昭57−118599を参照）、
アドレスラッチ回路121が動作し、第１の内部アドレス
信号（行アドレス信号） を出力する。なお、これらのアドレスバツフア回路、ア
ドレスラツチ回路の動作は実開昭57−118599および、特
開昭55−157193に各々詳しい。出力された行アドレス信
号はゲート回路GXのMOS−FETQ4Rを通し、行アドレス線
分離回路Y1，Y2のMOS−FTEQY1，QY2を通して、行デコー
ダ16A1，▲▼1，16B1，▲▼1に各々伝えら
れる。この後、第１の実施例と同様にして、ワード線が
Highレベルとなり、メモリセル信号がデータ線に読み出
されセンスアンプにより増幅される。一方、この間、ゲ
ート回路GXでは、ワード線駆動信号φ7がHighレベルと
なると、ノードＥはLowレベルとなり、MOS−FETQ4Rは非
導通状態となり、内部アドレス信号線20′とアドレスバ
ツフア回路101、アドレスラツチ回路121は分離される。
同様に、行デコーダの分離回路においてもMOS−FET
QY1，QY2が非導通状態となり、内部アドレス線20′と行
デコーダは分離される。その後、φ16信号がHighレベル
となり、内部アドレス信号のリセツト回路Ｘにおいて
は、この時φ4信号がHighレベルであるためノードＧがH
ighレベルとなり、MOS−FETQGを通して内部アドレス線2
0′は接地レベルにされる。一方、ゲート回路GXにおい
ては、ノードＨがHighレベル、続いてノードＦがHighレ
ベルとなり、MOS−FETQ4Cが導通状態となる。次に、セ
ンスアンプが動作した後、φ4信号がLowレベルとなり、
ノードＧはフローテイング状態となる。次にφ23信号が
Lowレベル、φ21，φ22信号がHighレベルとなり、アド
レスバツフア回路102、アドレスラツチ回路122が動作
し、第２の内部アドレス信号（列アドレス信号） を出力する。一方、その時内部アドレス信号のリセツト
回路Ｘにおいては、φ22信号がHighレベルとなるため、
ノードＧは接地レベルとなるためMOS−FETQGは非導通状
態となつている。したがつて、出力された上記列アドレ
ス信号は列デコーダに伝わり、データ線を選択する。こ
の後の動作は第１の実施例と同じである。
アドレス信号）が線８を通して、アドレスバツフア回路
101，102に入力される。次にφ3信号がHighレベルからL
owレベルになつた後、第１の実施例と同様に、φ10信号
がLowレベル、φ40，φ11信号がHighレベルになること
により が出力され、その信号がゲート回路GXに入力される。こ
こでゲート回路にはai信号が入力されるとし、aiがLow
レベルであるとする。この場合、ゲート回路GXのノード
ＥはHighレベルを保持し、ノードＦはLowレベルを保持
する。したがつて、MOS−FETQ4Rは導通状態、Q4Cは非導
通状態となつている。また、ノードＥは行デコーダの分
離回路Y1，Y2のノードＥ′,E″とも接続されており、MO
S−FETQY1，QY2も導通状態となつている。次にφ20信号
がLowレベル、φ18，φ19信号がHighレベルとなり、ア
ドレスバツフア回路101（実開昭57−118599を参照）、
アドレスラッチ回路121が動作し、第１の内部アドレス
信号（行アドレス信号） を出力する。なお、これらのアドレスバツフア回路、ア
ドレスラツチ回路の動作は実開昭57−118599および、特
開昭55−157193に各々詳しい。出力された行アドレス信
号はゲート回路GXのMOS−FETQ4Rを通し、行アドレス線
分離回路Y1，Y2のMOS−FTEQY1，QY2を通して、行デコー
ダ16A1，▲▼1，16B1，▲▼1に各々伝えら
れる。この後、第１の実施例と同様にして、ワード線が
Highレベルとなり、メモリセル信号がデータ線に読み出
されセンスアンプにより増幅される。一方、この間、ゲ
ート回路GXでは、ワード線駆動信号φ7がHighレベルと
なると、ノードＥはLowレベルとなり、MOS−FETQ4Rは非
導通状態となり、内部アドレス信号線20′とアドレスバ
ツフア回路101、アドレスラツチ回路121は分離される。
同様に、行デコーダの分離回路においてもMOS−FET
QY1，QY2が非導通状態となり、内部アドレス線20′と行
デコーダは分離される。その後、φ16信号がHighレベル
となり、内部アドレス信号のリセツト回路Ｘにおいて
は、この時φ4信号がHighレベルであるためノードＧがH
ighレベルとなり、MOS−FETQGを通して内部アドレス線2
0′は接地レベルにされる。一方、ゲート回路GXにおい
ては、ノードＨがHighレベル、続いてノードＦがHighレ
ベルとなり、MOS−FETQ4Cが導通状態となる。次に、セ
ンスアンプが動作した後、φ4信号がLowレベルとなり、
ノードＧはフローテイング状態となる。次にφ23信号が
Lowレベル、φ21，φ22信号がHighレベルとなり、アド
レスバツフア回路102、アドレスラツチ回路122が動作
し、第２の内部アドレス信号（列アドレス信号） を出力する。一方、その時内部アドレス信号のリセツト
回路Ｘにおいては、φ22信号がHighレベルとなるため、
ノードＧは接地レベルとなるためMOS−FETQGは非導通状
態となつている。したがつて、出力された上記列アドレ
ス信号は列デコーダに伝わり、データ線を選択する。こ
の後の動作は第１の実施例と同じである。
以上述べたように、第10図に示すようなゲート回路を用
いることにより、アドレスバツフア回路を行アドレス
用、列アドレス用に分離しても本発明は実施可能であ
る。なお、本実施例の場合、第１の実施例で述べたよう
なゲート回路制御信号発生用のアドレスバツフア回路10
iを特別に設ける必要はなく、第10図のアドレスバツフ
ア回路101の出力信号を利用し、その駆動信号のみをか
えればよい。
いることにより、アドレスバツフア回路を行アドレス
用、列アドレス用に分離しても本発明は実施可能であ
る。なお、本実施例の場合、第１の実施例で述べたよう
なゲート回路制御信号発生用のアドレスバツフア回路10
iを特別に設ける必要はなく、第10図のアドレスバツフ
ア回路101の出力信号を利用し、その駆動信号のみをか
えればよい。
以上、第10図に示す実施例では、内部アドレス信号線
（第10図では20′）を行デコーダ、列デコーダで共用し
た場合について述べたが、行デコーダ、列デコーダ各々
に専用の内部アドレス信号線を用いる場合でも本発明は
実施可能である。この場合、内部アドレス信号用ゲート
回路は、第１の実施例で用いたゲート回路でもよい。
（第10図では20′）を行デコーダ、列デコーダで共用し
た場合について述べたが、行デコーダ、列デコーダ各々
に専用の内部アドレス信号線を用いる場合でも本発明は
実施可能である。この場合、内部アドレス信号用ゲート
回路は、第１の実施例で用いたゲート回路でもよい。
以上、列デコーダをアドレスバツフア回路の近い位置に
設け、行デコーダをアドレスバツフア回路より遠い位置
に設けた場合について説明したが、その位置が逆の場合
についても本発明は実施可能である。すなわち、第１の
実施例で、 を列デコーダとし、14A1，14B1，14C1，14D1，14A2，14
B2，14C2，14D2を行デコーダとしても本発明は実施可能
である。第12図はその具体的実施例であり、行デコー
ダ、列デコーダを同図に示すような回路構成にすること
により実現できる。同図で14Aは行デコーダ、16Aは列デ
コーダを示している。また、10はアドレスバツフア回
路、12はアドレスラツチ回路、Ｇはゲート回路を示し、
第１の実施例の回路と同じでもかまわない。この回路の
動作は基本的には第１の実施例と同じであるが、列デコ
ーダを第13図のパルスタイミングチヤートに示すφ13信
号によつて、あらかじめ内部アドレス信号線から分離し
ておき、第２の内部アドレス信号が出力される直前に内
部アドレス信号線と列デコーダを接続するようにしてい
る点、および、行デコーダにおいては、φ30信号によつ
て、ワート線駆動信号φ7がHighレベルとなつた後、MOS
−FETQWとデコーダ部を分離するようにしている点が異
なる。このようなデコーダ回路を用いることにより、第
１の実施例と行デコーダ、列デコーダの位置を変えても
本発明は実施可能となる。
設け、行デコーダをアドレスバツフア回路より遠い位置
に設けた場合について説明したが、その位置が逆の場合
についても本発明は実施可能である。すなわち、第１の
実施例で、 を列デコーダとし、14A1，14B1，14C1，14D1，14A2，14
B2，14C2，14D2を行デコーダとしても本発明は実施可能
である。第12図はその具体的実施例であり、行デコー
ダ、列デコーダを同図に示すような回路構成にすること
により実現できる。同図で14Aは行デコーダ、16Aは列デ
コーダを示している。また、10はアドレスバツフア回
路、12はアドレスラツチ回路、Ｇはゲート回路を示し、
第１の実施例の回路と同じでもかまわない。この回路の
動作は基本的には第１の実施例と同じであるが、列デコ
ーダを第13図のパルスタイミングチヤートに示すφ13信
号によつて、あらかじめ内部アドレス信号線から分離し
ておき、第２の内部アドレス信号が出力される直前に内
部アドレス信号線と列デコーダを接続するようにしてい
る点、および、行デコーダにおいては、φ30信号によつ
て、ワート線駆動信号φ7がHighレベルとなつた後、MOS
−FETQWとデコーダ部を分離するようにしている点が異
なる。このようなデコーダ回路を用いることにより、第
１の実施例と行デコーダ、列デコーダの位置を変えても
本発明は実施可能となる。
ところで、上記説明では、ゲート回路制御信号を発生す
るアドレスバツフア回路の位置は特に述べなかつたが、
アドレスバツフア回路は外部アドレス信号の入力端子と
の関係上、メモリチツプ上に分散して配置している、そ
こで上記アドレスバツフア回路としてはゲート回路に近
い位置のものを使用すれば、内部アドレス信号線が長く
なることによる信号遅延が防げ、メモリを高速に動作さ
せることができる。また、アドレスバツフア回路駆動信
号は、チツプ外部からのアドレスストローブ信号を受け
て、チツプ内部のパルス発生回路によつて作られ、チツ
プ内に布線された信号線（たとえばAl配線）によつて各
アドレスバツフア回路に伝えられる。この時、この信号
線の抵抗とアドレスバツフア回路の入力容量により、ア
ドレスバツフア回路駆動信号は遅延する。しかしなが
ら、ゲート回路制御信号を発生するアドレスバツフア回
路用のアドレスバツフア回路駆動信号用配線に対するア
ドレスバツフア回路の入力容量は小さく（接続されるア
ドレスバツフア回路数が少ないので）、したがつて、配
線抵抗と入力容量による遅延は小さい。そこで、通常の
アドレスバツフア回路駆動信号線の抵抗を大きくし、こ
の遅延時間を大きくすれば、第11図のパルスタイミング
チヤートのφ40（φ11）に対するφ18（φ19）のような
波形は作れるのでアドレスバツフア回路駆動信号発生回
路を別々に設ける必要はなくなり（アドレスバツフア回
路駆動信号線は別々のままである）レイアウト面積の低
減が図れる。第14図のその具体的実施例である。同図
で、CHはメモリチツプを、MAはメモリアレー部を、TGは
アドレスバツフア回路駆動信号発生回路を（ここでは説
明の都合上アドレスバツフア回路駆動信号発生回路は１
回路のみ示す。）、AB1〜AB5はアドレスバツフア回路
を、Ｇ′はゲート回路を示している。なお、AB4はゲー
ト回路制御信号を発生するアドレスバツフア回路を示し
ている。ASは外部からのアドレスストローブ信号を、A1
〜A5は外部アドレス信号を示している。また、L1，L2は
アドレスバツフア回路駆動信号線を示している。上記し
たように、ゲート回路制御信号を発生するアドレスバツ
フア回路はゲート回路の近くのものを用いているのでメ
モリの高速化が図れる。また、アドレスバツフア回路駆
動信号線L1，L2の配線抵抗を積極的に利用することによ
り、アドレスバツフア回路駆動信号発生回路は１つの回
路にできレイアウト面積の低減が図れる。
るアドレスバツフア回路の位置は特に述べなかつたが、
アドレスバツフア回路は外部アドレス信号の入力端子と
の関係上、メモリチツプ上に分散して配置している、そ
こで上記アドレスバツフア回路としてはゲート回路に近
い位置のものを使用すれば、内部アドレス信号線が長く
なることによる信号遅延が防げ、メモリを高速に動作さ
せることができる。また、アドレスバツフア回路駆動信
号は、チツプ外部からのアドレスストローブ信号を受け
て、チツプ内部のパルス発生回路によつて作られ、チツ
プ内に布線された信号線（たとえばAl配線）によつて各
アドレスバツフア回路に伝えられる。この時、この信号
線の抵抗とアドレスバツフア回路の入力容量により、ア
ドレスバツフア回路駆動信号は遅延する。しかしなが
ら、ゲート回路制御信号を発生するアドレスバツフア回
路用のアドレスバツフア回路駆動信号用配線に対するア
ドレスバツフア回路の入力容量は小さく（接続されるア
ドレスバツフア回路数が少ないので）、したがつて、配
線抵抗と入力容量による遅延は小さい。そこで、通常の
アドレスバツフア回路駆動信号線の抵抗を大きくし、こ
の遅延時間を大きくすれば、第11図のパルスタイミング
チヤートのφ40（φ11）に対するφ18（φ19）のような
波形は作れるのでアドレスバツフア回路駆動信号発生回
路を別々に設ける必要はなくなり（アドレスバツフア回
路駆動信号線は別々のままである）レイアウト面積の低
減が図れる。第14図のその具体的実施例である。同図
で、CHはメモリチツプを、MAはメモリアレー部を、TGは
アドレスバツフア回路駆動信号発生回路を（ここでは説
明の都合上アドレスバツフア回路駆動信号発生回路は１
回路のみ示す。）、AB1〜AB5はアドレスバツフア回路
を、Ｇ′はゲート回路を示している。なお、AB4はゲー
ト回路制御信号を発生するアドレスバツフア回路を示し
ている。ASは外部からのアドレスストローブ信号を、A1
〜A5は外部アドレス信号を示している。また、L1，L2は
アドレスバツフア回路駆動信号線を示している。上記し
たように、ゲート回路制御信号を発生するアドレスバツ
フア回路はゲート回路の近くのものを用いているのでメ
モリの高速化が図れる。また、アドレスバツフア回路駆
動信号線L1，L2の配線抵抗を積極的に利用することによ
り、アドレスバツフア回路駆動信号発生回路は１つの回
路にできレイアウト面積の低減が図れる。
以上、本発明をダイナミツク型メモリを例に説明した
が、本発明はＣ−MOSを使つたようなスタテイク型メモ
リでも実施可能である。
が、本発明はＣ−MOSを使つたようなスタテイク型メモ
リでも実施可能である。
以上、本発明によればアクセスされないメモリアレーの
行デコーダへはアドレス信号が入力されないため、行デ
コーダの大きな入力容量（アドレス信号線の大きな配線
容量）を駆動する電力を低減できる。
行デコーダへはアドレス信号が入力されないため、行デ
コーダの大きな入力容量（アドレス信号線の大きな配線
容量）を駆動する電力を低減できる。
第１図は従来のメモリアレー関連の回路構成、第２図は
本発明の第１の実施例を示すメモリアレー関連の回路構
成、第３図はセンスアンプ部の回路構成、第４図は第２
図のメモリアレー関連回路のパルスタイミングチヤー
ト、第５図，第６図は第２図のゲート回路の具体例、第
７図は本発明の第２の実施例を示すメモリアレー関連の
回路構成、第８図，第９図は第７図のゲート回路の具体
例、第10図は本発明の第３の実施例を示すメモリアレー
関連の回路構成、第11図は第10図のメモリアレー関連回
路のパルスタイミングチヤート、第12図は本発明の第４
の実施例を示すメモリアレー関連の回路構成、第13図は
第12図のメモリアレー関連回路のパルスタイミングチヤ
ートである。第14図はメモリチツプ全体の回路構成であ
る。
本発明の第１の実施例を示すメモリアレー関連の回路構
成、第３図はセンスアンプ部の回路構成、第４図は第２
図のメモリアレー関連回路のパルスタイミングチヤー
ト、第５図，第６図は第２図のゲート回路の具体例、第
７図は本発明の第２の実施例を示すメモリアレー関連の
回路構成、第８図，第９図は第７図のゲート回路の具体
例、第10図は本発明の第３の実施例を示すメモリアレー
関連の回路構成、第11図は第10図のメモリアレー関連回
路のパルスタイミングチヤート、第12図は本発明の第４
の実施例を示すメモリアレー関連の回路構成、第13図は
第12図のメモリアレー関連回路のパルスタイミングチヤ
ートである。第14図はメモリチツプ全体の回路構成であ
る。
Claims (2)
- 【請求項１】複数のデータ線と、該複数のデータ線に交
差して配置された複数のワード線と、上記複数のデータ
線と上記複数のワード線との所望の交点に配置されたメ
モリセルとを有するメモリアレーと、上記メモリアレー
の外部から上記メモリアレーの内部に延在したアドレス
信号線を介して伝達される複数ビット信号のアドレス信
号に応答して上記複数のワード線の所望のワード線を選
択する行デコーダとを具備する半導体記憶装置におい
て、 上記メモリアレーは第１のメモリアレーと第２のメモリ
アレーとを含み、 上記行デコーダは、上記第１のメモリアレーの複数のワ
ード線の所望のワード線を選択する第１の行デコーダと
上記第２のメモリアレーの複数のワード線の所望のワー
ド線を選択する第２の行デコーダとを含み、 上記第１の行デコーダに上記アドレス信号を伝達する第
１のゲート回路と、 上記第２の行デコーダに上記アドレス信号を伝達する第
２のゲート回路とをさらに具備してなり、 上記第１のゲート回路及び上記第２のゲート回路に上記
アドレス信号の複数ビット信号のうちの少なくとも１ビ
ットの信号を入力せしめ、 上記１ビットが第１の状態の時には、上記第１のゲート
回路が上記アドレス信号を上記第１の行デコーダへ伝達
する一方、上記第２のゲート回路が上記アドレス信号を
上記第２の行デコーダへ伝達することを禁止し、 上記１ビットが第２の状態の時には、上記第２のゲート
回路が上記アドレス信号を上記第２の行デコーダへ伝達
する一方、上記第１のゲート回路が上記アドレス信号を
上記第１の行デコーダへ伝達することを禁止することを
特徴とする半導体記憶装置。 - 【請求項２】特許請求の範囲第１項記載の半導体記憶装
置において、 上記アドレス信号はアドレスバッファを介して上記第１
のゲート回路及び上記第２のゲート回路へ入力され、 上記１ビットの信号は、上記アドレスバッファを介して
入力される上記アドレス信号より早く上記第１のゲート
回路及び上記第２のゲート回路へ入力されることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025036A JPH06105554B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025036A JPH06105554B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170093A JPS60170093A (ja) | 1985-09-03 |
| JPH06105554B2 true JPH06105554B2 (ja) | 1994-12-21 |
Family
ID=12154679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025036A Expired - Lifetime JPH06105554B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105554B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101229B2 (ja) * | 1986-09-09 | 1994-12-12 | 三菱電機株式会社 | ダイナミツク・ランダム・アクセス・メモリ |
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
| US5159572A (en) * | 1990-12-24 | 1992-10-27 | Motorola, Inc. | DRAM architecture having distributed address decoding and timing control |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
-
1984
- 1984-02-15 JP JP59025036A patent/JPH06105554B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170093A (ja) | 1985-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |