JPS6364690A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の回路に関するものであり、特
にメモリセルの読出し、書込みを行なうための制御回路
に関するものである。

〔従来の技術〕

半導体メモリのうち、特にフリップフロップ形のメモリ
セルを用いたＭＯＳスタティックＲ，ＡＭでは、そのア
クセス時間を高速化するため、各データ線毎に読出用の
検出回路を設ける方式が提案されている。この回路につ
いてはアイ・イー・イー・イー、ジャーナル　オフ　ソ
リッド−ステート　サーキツツ　ボリューム　ニスシー
１９（１９８４年１０月）第５７２頁から第５７７頁（
ＩＥＥＥ　、　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−８
ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ。

Ｖｏｌｕｍｅ　５Ｃ−１９（Ｏｃｔｏｂｅｒ　１９８４
）、Ｉ）ｐ５７２−５７７）に詳しく論じられているが
、そのメモリ℃ルまわシの基本回路構成；は第２図に示
す通シである。この図は１ピツトのメモリセル１、この
メモリセルと同じ列に属する読出用；検出回路２と、書
込用ＭＯＳトランジスタＭ１〜Ｍ４を示す。なおデータ
線の負荷回路やプリチャージ回路は省略している。メモ
リセルの選択はワード線ＷＬを高電位とすることにより
、また列の選択は列選択信号線ＹＳを高電位にすること
により行われる。読出し動作では選択されたメモリセル
からデータ線ＤＬ、Ｌ・ＬＫ読出された微小な差動信号
をＭＯ８トランジスタで構成した差動増幅器２で検出す
る。

この差動増幅器の、を工ｏｓ電流源を列選択信号線Ｙ３
の１１Ｌ位によジオン、オフする。各列毎に設けた差動
増幅器２のドレイン出力は複数の列毎に接続されセンス
出力ｓｏ、ｓｏとして後段回路に送られる。非選択列の
回路２は電流源がオフのため非選択列のデータ線信号は
センス出力に影響を与えない。

一方書込み動作では、列還択信号線ＹＳｔ高電位としさ
らに書込み制御線ＷＣを高電位とすることにより、Ｍｌ
　＝　Ｍ４をオンさせる。こうして共通データ線ＣＤ、
ＣＤ上の書込みデータを選択列のデータ線に転送し、選
択メモリセルへ書込みを行なう。この回路は読出し用検
出回路２が各データ線に直接接続されているため、従来
の共通データ線に読出し用検出回路を設ける回路方式に
比べ、共通データ線の寄生容量やデータ線から共通デー
タ線への転送用ＭＯ８）ランジスタのオン抵抗に影響さ
れず、高速読出しが可能である。しかし書込み時にデー
タ線と共通データ線とを直列接続のＭＯＢ）ランジスタ
で導通させるため、そのオン抵抗により書込みに要する
時間が大きくなつｆｃ。

さらに書込み制御線〜ＶＣは全ての列のＭ３　、　Ｍ４
を同時に、駆動するため、その負荷容量が大きくなり、
この点からも書込みが遅くなった。この様にスタティッ
クメモリで第２図の回路を用いると、読出しは速いが、
書込みが遅くなる。

以上はスタティックメモリでの第２図回路の問題点であ
る。次に第２図回路をダイナミックメモリに用いた場合
の問題点を述べる。この場合メモリセル１は電荷蓄積形
のダイナミックメモリセルであり、通常、１ビツトのメ
モリセルはデータ線対ＤＬ、ＤＬの一方のみに接続され
る。また各データ線対内には前述の読出し、書込み用の
回路ブロック３に加え、後の実施例で述べる様にプリチ
ャージ回路とセンス増幅器を有するが、第２図では省略
している。

ダイナミックメモリで第２図回路を用いると、以下に示
す理由で読出し時に記憶情報の破壊を生じるおそれがあ
る。すなわち第２図のＭ　ｌ＋　Ｍ３の接続点Ｐ１ｓお
よびへＩ２．Ｍｓの接続点Ｐ２では、その寄生容量に、
過去のサイクルでの再書込み動作あるいは書込み動作に
よる残留電荷を持っている。この状態で新しいサイクル
になり、別ワードのメモリセルを選択すると、上記接続
点の残留電荷により、新しく選んだメモリセルの情報が
破壊される恐れがある。これを防ぐには列選択を、セン
ス増幅器（第２図では省略）による増幅が始まってから
行なえば良いが、こうすると各データ線対毎に設けた読
出用検出回路の動作開始も遅れるので、高速読出しがで
きなくなる。この様にダイナミックメモリで第２図の読
出用検出回路２と、書込み用トランジスタＭ１〜Ｍ４を
用いると、高速読出しができないばかりか、情報破壊の
恐れがらった。

〔発明が解決しようとする間泗点〕

上記従来技術は各データ線対毎に読出用検出回路を有す
るので、高速読出しが可能であるが、２個の直列書込み
用トランジスタを介してデータ線と共通データ線とを電
気的に接続するので、スタティックメモリでは書込みが
遅くなり、またダイナミックメモリではメモリセルの情
報を破壊する恐れがめった。

本発明の目的はスタティックメモリ、ダイナミックメモ
リにおいて、読出し、書込みの両動作を高速かつ安定に
行なう回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明では、メモリセルが接
続されたデータ線対毎て第２図と同様に続出し用、虞出
回！２を置くと同時に、書込み用トランジスタ１個のみ
を用いて、データ線と共通データ線とを接続する。そし
て上記読出し用検出回路の制唾と、書込み用トランジス
タの制御とを、異なる列選択信号を用いて行なう。

〔作用〕

こうして読出しは、メモリセルからデータ線への読出し
信号を直接検出回路で高速に読出し、また書込みは、デ
ータ線と共通データ線とを１個のＭ２Ｓ）ランジスタを
介して接続するので、誤動作もなく高速に書込みを行な
うことができる。

〔実施例〕

以下、本発明を実施例を用いて詳しく説明する。

第１図は本発明の概念を示す一実施例である。１はスタ
ティック形又はダイナミック形のメモリセルを示す。メ
モリセル１が接続されたデータ線ＤＬ、ＤＬには読出し
、書込み用回路ブロック３が接続される。このブロック
３の中の回路２は読出し用検出回路であり、ＭｌとＭｌ
は書込み時にデータ線ＤＬ、ＤＬと共通データ線ＣＤ、
ＣＤとを電気的に接続するものである。

本発明では列選択信号として読出し用にＹＳＲ１書込み
用にＹＳＷと２種類設け、前者で読出し用検出回路２を
制御し、後者で書込み用トランジスタＭｌ　、Ｍｌを制
御する。いまワード線ＷＬの電位により、このメモリセ
ル１が選択されたと仮定すると、データ線ＤＬ、ＤＬに
はメモリセルの情報が現われる。読出し時には列選択信
号ＹＳＲが選択列の読出し用検出回路を動作させ、その
出力ＳＯを後段回路に送る。書込み用の列選択信号ＹＳ
Ｗは読出し時には低電位のままであり、データ線と共通
データ線は絶縁されている。一方書込み時においては選
択された列の列選択信号線ＹＳｓＶを高電位とし、Ｍｌ
　とＭｌを導通させ、共通データ線からデータ線に所望
の書込み信号全速る。なお書込み時における読出し用の
選択信号線ＹＳＲの電位については高電位、低電位のい
ずれでも良い。書込み時に回路２を動作させなければこ
の分だけ消費電力を減少させることができる。本回路の
構成により、スタティックメモリ又はダイナミックメモ
リにおいて、読出しはメモリセルからデータ線に読出さ
れた信号を、回路２で直接検出するので高速であり、ま
た書込みは、１個のＭＯＳトランジスタのみでデータ線
と共通データ線とを接続するので高速に書込みを行なう
ことができる。

また第２図で述べた様なダイナミックメモリでの残留電
荷による読出し時の誤動作の恐れもない。

第３図は、第１図をさらに具体化した第２の実施例であ
る。この図ではメモリセルは省略している。読出し、書
込み用回路ブロック３のうち、読出し用検出回路２は第
１図をさらに具体化してＭＯＳ差動アンプで構成してい
る。また曹込み用トランジスタＭ１＋　Ｍｌは第１図と
同じ構成である。読出し用検出回路２ではＭＯＳ）ラン
ジスタによる電流源を列選択信号線ＹＳの信号で制御す
る。また書込み時には書込み制御信号線ＷＣの信号とＹ
Ｓの信号で論理をとり、書込み用の列選択信号線ＹＳＷ
は選択列で、かつＷＣの信号が高電位の時に高電位とな
り、書込み用トランジスタＭ１．Ｍｘ　’ｃオンさせる
。本回路の動作により前記した様に読出しと書込みを共
に高速化することができる。なおＷＣとＹＳからＹＳＷ
を発生するための論理回路は本図の様に２人力ＮＡＮＤ
回路とインバータの２段構成をとるものの他に種々の構
成が可能である。また書込み制御信号線ＷＣが低電位の
時に書込みを行なう様な論理構成をとることもできる。

さらにこれらの論理回路はＭＯｓトランジスタによる回
路だけでなく、いわゆるバイポーラ−ＭＯＳ複合回路を
用いることによシ、さらに高速化の効果全発揮すること
ができる。

第４図は、読出し用検出回路２にバイポーラトランジス
タの差動アンプを用いた実施例である。

本図では列選択信号線ＹＳＲ，ＹＳＷは読出し時にはＹ
ＳＲ，が高電位、ＹＳＷが低電位、書込み時にばＹ　Ｓ
　ｗが高電位、ＹＳＲが低電位と々る様に論理構成をと
っている。バイポーラトランジスタによるアンプは高感
度であるので、データ線の微小な電位差を高速に検出し
後段回路に送ることができるので、第３図に比べさらに
読出しを高速化することができる。また書込み時にはＹ
ＳＲを選択列でも非選択列と同時に低電位とするので、
バイポーラアンプはオフのままである。したがって書込
み時に共通データ線からデータ、線へ高振幅信号が転送
されてもバイポーラトランジスタが飽和することはない
。

第５図は本発明の第４の実施例であり、書込み用列選択
信号線ＹＳＷの信号発生方法シで特徴がある。第３図の
実施例で述べた２人力ＮＡＮＤ回路とインバータの２段
構成と同じ機能を２個の、〜ＩＯＳトランジスタＭ５　
、Ｍ６だけで実現したものである。Ｈｓ　、Ｈｓのゲー
トを書込み制御信号線ＷＣ９ＷＣの信号で制御する。読
出し時にはＶｖＣを低電位、ＷＣを高電位とすることに
より、書込み制御用列選択信号線ＹＳＷを低電位にする
。こうして選択列では列選択信号線Ｙ８を高電位、ＹＳ
Ｗを低電位にするので、読出し用検出回路２に電流が流
れ、Ｍｌ　とＭｚは非導通である。一方書込み時にはＷ
Ｃを高電位、ＷＣを低電位とすることによりＭＢがオン
、Ｍ６がオフとなりＹＳＷはＹＳと同電位になる。従っ
て選択列ではＹＳとＹＳＷは共に高電位とな９、読出し
用噴出回路２をオンさせると同時に、書込み用トランジ
スタＭ１．Ｍ２をオンさせ、共通データ線からデータ線
に書込みデータを転送する。この回路の利点は、前記の
実施例と同様に、読出しと書込みを高速に行なえると共
に、さらに占有面積を減少できる利点がある。

すなわち第３図の構成で述べｆｃ２段のインバータと同
じ機能を、第５図では２個のＭＯＳトランジスタだけで
実現している。さらにデータ線と平行に配置する配線は
１本のＹＳだけで良いので、小さなメモリセル寸法のま
ま、列選択線を配置できる。これは後述する様々メモリ
セルアレーを分割して、複数の読出し、書込みブロック
を同一の列選択線で制御するのに好適である。

第６図の実施例は１組の列選択信号線で複数のデータ線
対を制御するものである。すなわち第３図の回路が１デ
ータ線対毎に２本の列選択信号線ｙｓ４ｓｗを持つのに
対し、第６図でば２データ線対毎に１組の列選択信号線
ＹＳ、ＹＳＷを有する。読出し用検出回路２は２組のＭ
Ｏ８差動アンプを共通のＭＯ８電流源Ｍ７で駆動する。

２組の出力ＳＯ１，Ｓｏｔと８０２　、ＳＯ２は後段回
路で１組のみを用いても良いし、このまま２ピツトの出
力に取り出しても良い。２データ線対の書込み用トラン
ジスタＭ１ｔ　＋　Ｍｚ　ｌとＭｌ２１　Ｍｚ　ｚは共
通の列選択信号ＹＳＷで原動する。

書込み時には、２データ線対の書込み用ＭＯＳトランジ
スタＭｔｔｅ　Ｍｉｌｌ　Ｍｌｘｅ　Ｍｘｚが同時に導
通する。したがって２組の共通データ線対ＣＤｌ。

ＣＤ１とＣＤｚ　、　ＣＤｚから２組のデータ線対転送
するので、２ビツトを独立に書込むことができる。仮に
１ビツトのみに書込みたい場合は、２組の共通データ１
対の１方に書込みデータ金、他方はフローティング状態
とする様に、前段回路をアドレス信号を用いて制御すれ
ば良い。なお本実施例でｄ　２　＋ｆｉのデータ線対を
まとめて１本の列選択信号で制御したが、３組以上のデ
ータ線対以上にも容易に拡張できる。

第７図の実施例は、第５図の実施例に対し、２組のデー
タ線対に共通の列選択信号ＹＳＲ，ＹＳＷを用いている
。ここで読出し用検出回路２は第６図と同様に２組のＭ
Ｏ８差動アンプを共通のＭＯ８電流源Ｍ７で、駆動して
いる。ＹＳにより選択された２組のデータ線対のうちＤ
Ｌｔ　、ＤＬｔの信号はセンス出力ＳＯ１，ＳＣｈに現
われ、またＤＬ２゜Ｄ　Ｌ　２の信号はＳＯｘ、ＳＯ２
に現われ、各々後段回路に送ら、する。また、書込み用
列選択信号Ｙ　Ｓ　’ｗＶは２組のデータ線対の書込み
用ＭＯＳトランジスタＭ１ｒ　、　Ｍｚ　１とＭｌ２１
　Ｍｚ　ｚを共通に制御する。２組の共通データ線対と
２組のデータ線対とを同時にオンさせる。以上に述べた
２組の検出出力８０１　、ＳＯｔとＳＯｘ　、　Ｓｏｘ
　、２組の書込み用共通データ線対ＣＤ１．ＣＤｔ　と
ＣＤ２゜ＣＤ　ｚの入力は、前記した様に各々１組のみ
を有効としても良いし、両者を用いて多ビットの入。

出力構成の牛導体記憶、装置とすることもできる。

この第６図の構成は第４図の実施例に比べ読出し。

書込みブロック３の占有面積を低減することができる。

なぜなら、２組のデータ線対に対し、１本の列選択線で
制御し、読出し検出回路２の定電流源を１個のＭＯＳト
ランジスタで共有し、書込み用の列選択言号ＹＳＷを２
閣のＭＯＳトランジスタで構成できるからである。特に
１本の列選択線Ｙ８だけをデータ線と平行に配置すれば
良いので、後に述べるメモリセルアレーを多分割構成に
した時に、占有面積の点で特に有利である。本実施例も
また前実施例と同様に読出しと畳込みを高速化すること
ができる。

以上の実施例ではメモリチルはスタティック形かダイナ
ミック形かの限定はしなかったが、次に第５図の実施例
をダイナミック形メモリセルに適用し、さらにダイナミ
ックメモリに特有の回路を付加した実施例を第７図に示
す。１は静電容量に電荷を蓄積するダイナミック形メモ
リセルであり、本図では１トランジスタ、１キヤパシタ
より成るセルを示す。５はプリチャージ回路であり、メ
モリセルを選択する前に、予めデータ線ＤＬ、ＤＬの電
位を電圧供給線ＨＶＣの電位に等しくとっておく回路で
ある。また回路６はセンス増幅器である。交差結合され
たＣＨＯ８回路の駆動信号線５ＡＰ（！：ＳＡＮの電位
を変化させ、メモリセルからデータ線に読み出された微
小な電位差を増幅し、メモリセルに再書込みを行なうも
のである。本発明では読出し用の検出回路２を設けるこ
とにより、回路６か動作しデータ線の電位が増幅される
以前にデータ線の電位差を検出し、センス出力５Ｏ９Ｓ
Ｏに電位差を得ることができる。一般に駆動信号線ＳＡ
Ｐ、ＳＡＮは多数の回路６および多数のデータ線対ｔ−
駆動するので応答が遅く、そのためデータ線電位の回路
６１１′？：よる増幅も遅れる。しかし読出し用検出回
路２の動作により、読出しは充分に高速に行なうことが
できる。また書込みも第４図と同一の構成で充分て高速
て行なうことができる。

以上に述べてきた実施例ではメモリセルアレーの分割、
非分割については言及してこなかった。

一般にメモリが犬容１化すると、データ線に接続される
メモリセルの数が増大しデータ線につく寄生容量が増大
する。この結果、速度の劣化やＳ／Ｎ比の低下が生じる
恐れがある。これを防止するため、メモリセルアレーを
多数つサブアレーに分割し、各サブアレー内で読出しと
書込みを行なう、いわゆる多分割データ線方式が提案さ
れている。

（空研≠２６０５６　ｒ半導体メモリ装置」）この構成
にも、本発明を適用し読出しと書込みの高速化を図るこ
とができる。第９図は第８図のダイナミックメモリ回路
を多分割データ線方式に適用したものであるつこの図で
２１．２２，２３．２４は各サブアレーで、この中だ第
８図で示したメモリセルのサブアレー１１とプリチャー
ジ回路５、センス増幅４石、読出し用検出回路２、書込
み用回路４を有する。回路ブロック７は列選択用のデコ
ーダ回路である。多分割データ線方式の採用により大容
量メモリにおいてもデータ線の寄生容量の増大？おさえ
ることができるので、本発明の効果と相乗して、高速の
読出し、書込みができる。この構成では１組のデータ線
対毎に１本のＹＳ線をデータ線と平行に配線し、分割ア
レーの読出し。

書込み回路を制御する。書込み用の列選択信号は第５図
と同様に各サブアレー内部で作るので、ＹＳ線は１本で
良く、小恣なメモリセルの寸法にも対処できる。また第
６図の様に１本のＹＳ線で２組以上のデータ線対を共通
に４駆動し、さらに占有面積を減らすこともできる。こ
の様な多分割データ線方式と本発明の組合わせはダイナ
ミックメモリだけで々く、スタティックメモリにも適用
し、読出しと書込みの高速化を図ることができる。

〔発明の効果〕

以上述べてきた様に、本発明ではメモリセルが接続され
たデータ線に読出し用検出回路と１個の書込み用トラン
ジスタを設ける。そして読出し用検出回路と書込み用ト
ランジスタを別々の列選択信号で％ｉ（制御する。こう
して書込み動作の高速化。

安定化と読出し動作の高速化と全同時に達成することが
できる。

【図面の簡単な説明】

第１図は本発明の概念を示す第１の実施例、第２図は従
来回路、第３図は本発明の第２の実施例、第４図は本発
明の第３の実施例、第５図は本発明の第４の実施例、第
６図は本発明の第５の実施列、第７図は本発明の第６の
実施例、第８図は本発明の第７の実施例、第９図は本発
明の第８の実施例を示す図である。 １・・・メモリセル、１１・・・メモリセルアレー、２
・・・読出し用検出回路、３・・・読出し、書込み回路
ブロック、４・・・書込み用回路、ＷＬ・・・ワード線
、ＤＬ。 Ｄ　Ｌ・・・データ線、ＣＤ、ＣＤ・・・共通データ線
。 ｓｏ、ｓｏ・・・センス出力線、ＹＳ几・・・読出し用
列選択信号線、Ｙ３＼Ｖ・・・書込み用列選択信号線、
ＹＳ・・・列選択信号線、〜■Ｃ・・・１込みさ＋制御
心。 第　１　図 ７５ＲＹＳＷ 笑　２図 ＤＬ　　　　　　　　　ＤＬ 葛　３　図 Ｓ 昇　４　図 Ｓ 竿　５　図 了δ 算　６図 了５ 謔　７　図 Ｙ、Ｓ 茎　８１ＸＪ

Claims (1)

【特許請求の範囲】
1. １、メモリセルと、複数のメモリセルが接続されたデー
   タ線対と、複数のデータ線対毎に設けた共通データ線対
   と、各データ線対毎に設けた読出用検出回路と、共通デ
   ータ線対からデータ線対への書込みデータを転送する転
   送回路を有する半導体記憶装置において、前記読出用検
   出回路を制御する列選択信号と、前記書込用転送回路を
   制御する列選択信号とを、分離して設けることを特徴と
   する半導体記憶装置。