JPH0836885A - ダイナミックランダムアクセスメモリ - Google Patents

ダイナミックランダムアクセスメモリ

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JPH0836885A
JPH0836885A JP7084157A JP8415795A JPH0836885A JP H0836885 A JPH0836885 A JP H0836885A JP 7084157 A JP7084157 A JP 7084157A JP 8415795 A JP8415795 A JP 8415795A JP H0836885 A JPH0836885 A JP H0836885A
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Abstract

(57)【要約】 【目的】 ＤＲＡＭないしは半導体メモリを小型化する
ことができる手段を提供する。 【構成】 第１ビットラインセンスアンプに接続されて
いるビットラインと、該ビットラインの対と交差してい
るワードラインと、イネーブル入力部を有しているとと
もにビットラインに接続されている電荷蓄積セルと、第
１アクセストランジスタを介して複数の対応するビット
ラインセンスアンプに接続されている第１データバス
と、上記第１アクセストランジスタのコラムをイネーブ
ルするための手段と、対応するデータバスに接続された
データバスセンスアンプと、第２データバスとを含み、
これによって第１データバスが対応する行中の複数のセ
ンスアンプによって共用されることができ、ＤＲＡＭが
小型化される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積された半導体メモ
リの技術分野に関するものであって、とくに非常に大規
模なダイナミックランダムアクセスメモリ(ＤＲＡＭ)の
構造に関するものである。
【０００２】
【従来の技術】半導体のＤＲＡＭは、典型的には、ワー
ドラインと交差している並列のビットラインの対を含ん
でいる。ビットラインとワードラインとの交差部に隣合
って電荷蓄積セルが配置され、各セルは、アクセスのた
めに、ワードラインからイネーブルされたセルアクセス
用電界効果トランジスタ(ＦＥＴ)を介して、ビットライ
ンに接続された電荷蓄積コンデンサを含んでいる。ビッ
トラインの各対はセンスアンプに接続され、該センスア
ンプは、Ｙデコーダによってイネーブルされるアクセス
トランジスタを経由してデータバスに接続されている。
データバスは、ワードラインに対して並列となりかつ対
応付けられたセンスアンプのストリップ線路に対して並
列となり、そしてビットラインに対して垂直となるよう
にして、チップの上に配置されている。リードアンプ及
びライトアンプがデータバスに接続されている。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭの容量が増加
すればするほど、歩どまりを高めるとともにＤＲＡＭの
ビット当たりのコストを低減するために、これが集積さ
れているチップの寸法を小さくすることがますます重要
なこととなる。
【０００４】本発明は、上記従来の問題点を解決するた
めになされたものであって、寸法の小さい低コストのＤ
ＲＡＭないしは半導体メモリを得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、所望の寸法の
ＤＲＡＭのためにチップ上で使用される物理的な空間を
大幅に低減するＤＲＡＭ構造であり、同時に所望の寸法
のチップに対して大幅に増加されたメモリ容量を収容す
ることができる構造を提供するものである。それは、Ａ
ＳＩＣデバイス中の組み込み型メモリ又はアプリケーシ
ョン特定メモリ(ＡＳＭ)に有用なより大きい帯域幅を与
えるより広いデータバスを提供することができる。かか
るアプリケーションにおいては、広いデータバスが、さ
らにデコードすることなしに直接用いられることができ
る。けだし、データが、集積回路のチップパッケージ上
のピンの数によって制限されるオフチップにいく必要が
ないからである。本発明は、センスアンプの各ストリッ
プ線路のための分離型データバスに対する要求を回避す
るが、その代わり異なるストリップ線路中の２つ又はこ
れより多くのセンスアンプを第１データバスの対に接続
するとともに、該データバスの対を、データバスセンス
アンプをを介して、ＤＲＡＭのコラムに並列に好ましく
延びる第２データバスに接続する。ビットラインセンス
アンプのストリップ線路は、コラム配列選択信号によっ
てイネーブルされるアクセスＦＥＴを介して、第１デー
タバスに接続される。
【０００６】データバスセンスアンプは、Ｙデコードに
よってイネーブルされることができる第２アクセストラ
ンジスタによって第２データバスに接続されている。全
く付加的なデータバスセンスアンプが、絶縁ＦＥＴを介
して、第１データバスと第２アクセストランジスタとに
並列に接続されてもよい。絶縁ＦＥＴのイネーブル又は
インヒビットに伴って、データバスセンスアンプの選択
可能な列(コラム)がイネーブルされることができ、これ
によってそれらが、蓄積セルの列から読み込まれ又はこ
れに書き込むためのデータビットのページを格納するペ
ージキャッシュとして用いられることができる。
【０００７】かくして、第１データバスは多数の配列間
で共用される。夫々ビットラインセンスアンプの列に対
応付けられた複数の並列のデータバスが必要とされない
ので、大幅なチップ上の空間が節約される。データバス
センスアンプはキャッシュとして働くことができ、そし
て複数の並列のデータバスセンスアンプの実施態様の中
で、データバスセンスアンプはキャッシュ中のデータの
多重ページを保持することができる。
【０００８】本発明の１つの実施態様によれば、ＤＲＡ
Ｍは、ビットラインセンスアンプの配列と、ビットライ
ンセンスアンプの選択された列と対応する第１データバ
スの対との間に電荷をかけるための配列選択信号によっ
て選択可能とされている上記ビットラインセンスアンプ
のコラムとを含み、これによってビットラインセンスア
ンプの各列が同一の第１データバスの対を共用し、そし
てさらにデータバスの対と第２データバスとの間に電荷
をかけるためのデータバスセンスアンプを含んでいる。
【０００９】本発明のもう１つの実施態様によれば、上
記のＤＲＡＭがさらに、絶縁装置を介して第１データバ
スの各対に並列に接続された複数のデータバスセンスア
ンプと、複数のデータバスセンスアンプの列を対応する
データバスの対に対してともに接続し及び接続を断つた
めに、複数のデータバスセンスアンプの列をイネーブル
及びインヒビットするための装置とを含み、これによっ
て複数のセンスアンプの選択可能な列が第１データバス
の対に接続されることができる。
【００１０】本発明のもう１つの実施態様によれば、ダ
イナミックランダムアクセスメモリ(ＤＲＡＭ)が、夫々
がビットラインセンスアンプに接続されているビットラ
インの対と、配列を形成しているビットラインの対と交
差しているワードラインと、夫々がワードラインに接続
されたイネーブル入力部を有している、ビットラインに
接続された電荷蓄積セルと、配列中に接続されているビ
ットラインセンスアンプと、第１アクセストランジスタ
を介して配列の各行(ロー)中の複数の対応するビットラ
インセンスアンプに接続されている第１データバスの対
と、第１アクセストランジスタのコラムをイネーブルす
るための装置と、夫々が対応するデータバスの対に接続
されたデータバスセンスアンプと、第２アクセストラン
ジスタを介してデータバスセンスアンプに接続されてい
る第２データバスと、第２アクセストランジスタをイネ
ーブルするための装置とを含み、これによって第１デー
タバスの各対が配列の対応する行中の複数のセンスアン
プによって共用されることができ、そして第２データバ
スが第１データバスの複数の対によって共用されること
ができる。
【００１１】本発明のもう１つの実施態様によれば、上
記のＤＲＡＭがさらに、絶縁装置を介して第１データバ
スの各対と第２アクセストランジスタとに並列に接続さ
れた複数のデータバスセンスアンプと、そして対応する
データバスの対に対して複数のデータバスセンスアンプ
のコラムをともに接続し及び接続を断つために、複数の
データバスセンスアンプのコラムをイネーブル及びイン
ヒビットするための装置とを含み、これによって複数の
センスアンプのコラムが、対応するデータバスの対に接
続されかつセンスすることができる。
【００１２】
【実施例】以下、添付の図面を参照して、従来例と対比
しつつ本発明の実施例を具体的に説明する。図１に示す
ように、従来のＤＲＡＭにおいては、ビットラインの対
１が、ビットラインセンスアンプ３に接続されている。
ワードライン５はビットライン１と交差し、そして電荷
蓄積セルは、ワードラインとビットラインとの交差部に
隣合って配置されたセルアクセストランジスタ９(ＦＥ
Ｔ)と直列の電荷蓄積コンデンサ７を含んでいる。トラ
ンジスタ９は、隣合っているワードライン５によってイ
ネーブルされる。
【００１３】センスアンプは、データバスアクセストラ
ンジスタ１３(ＦＥＴ)を経由してデータバスライン１１
に接続されている。ＦＥＴ１３はＹデコーダ１５の出力
からイネーブルされる。リードアンプ１７及びライトア
ンプ１８はデータバスライン１１に接続されている。
【００１４】よく知られているように、ライトアンプを
経由してデータバスに到達しているデータは、センスア
ンプによって検出(センシング)され、そして該データの
全ロジックレベルがビットライン１に印加される。ワー
ドラインの１つからＦＥＴ９がイネーブルされると、対
応付けられたビットライン上の電荷がＦＥＴを介して電
荷蓄積コンデンサに通され、これによってライトサイク
ルが完結する。
【００１５】リードサイクルを成し遂げるために、セン
スアンプがイネーブルされ、ビットラインの対が予めチ
ャージされ、そしてロジックレベルがワードラインに印
加される。ＦＥＴはこれによってイネーブルされ、関連
付けられたビットラインへの充電(チャージ)をダンプす
るためにセルコンデンサの充電を許容する。センスアン
プが充電を検出し、セル中に全ロジックレベルを格納
し、そしてデータバスを駆動する。結果として生じるデ
ータバス上の信号はデータバスリードアンプによって検
出される。
【００１６】図２に、本発明の実施例が示されている。
図１のデータバス１１は、ここでは第２データバス１１
とされ、これに対してリードアンプ１７及びライトアン
プ１８が従来例の場合と同様に接続されている。しかし
ながら、データバス１１へのアクセスは、センスアンプ
から直接行われるのではなく、第１データバスの対１９
から行われる。第１データバスの対１９は行に並んで延
び、各対はビットラインセンスアンプ３の１つの行の反
対側に好ましく配置されている。１つの実施態様におい
ては、第１データバスの対１９の各々は、データバスセ
ンスアンプ２１を経由して第２データバス１１の１対の
ラインに接続されている。データバスセンスアンプの構
造は、ビットラインセンスアンプと同様である。１つ
は、図４中に模式的に図示及び記述されるであろう。各
データバスセンスアンプは第１データバスの対に接続さ
れ、そして１対の第２アクセストランジスタ２３を経由
して第２データバス１１の１対のラインに接続されてい
る。このようにして、第１データバスＤＢ０、／ＤＢ０
(ＤＢ０と反対極性)、ＤＢ１、／ＤＢ１(ＤＢ１と反対
極性)の反対極性のロジックの対が、第２データバスラ
インＩＢ０、／ＩＢ０(ＩＢ０と反対極性)、ＩＢ１、／
ＩＢ１(ＩＢ１と反対極性)の反対極性のロジックの対に
接続されることができる。
【００１７】Ｙデコーダ２５は、第１データバスの反対
極性のロジックの対に接続されたデータバスセンスアン
プ１９の各対に接続された第２アクセスＦＥＴ２３のゲ
ートに接続されている。リードアンプ１７及びライトア
ンプ１８が、第２データバスライン１１の各対に接続さ
れている。
【００１８】各ビットラインセンスアンプは、第１デー
タバスの対１９に接続され、この対は第１データバスア
クセストランジスタ２７(ＦＥＴ)を介してビットライン
に並列に延びている。コラム中のビットラインセンスア
ンプ３に接続されたＦＥＴ２７はともに、配列選択ロジ
ックライン２９、すなわち配列選択０、配列選択１等に
接続されたゲートを有しており、各々は一群のワードラ
インによってイネーブルされる電荷蓄積セル７の配列に
対応付けられている。
【００１９】図２に示された実施例の作用を理解するた
めに、ここで図３(Ａ)、図３(Ｂ)を考察することにす
る。電荷セル中に蓄積されたデータを読み取るために、
ワードライン５(ＷＬ)がまずイネーブルされる。メモリ
セル中に蓄積されている電荷はビットラインへ輸送さ
れ、そしてこの後「ビットライン検出」と示された時点
で、ビットラインがビットラインセンスアンプ３によっ
て検出される。ビットライン１(ＢＬ、／ＢＬ)は急速に
全ロジックレベルまで充電される。
【００２０】充電するのに十分な時間が経過してから、
ＦＥＴ２７をイネーブルする間に、ロジック信号が配列
選択ライン２９(例えば、配列選択０)に印加される。一
旦ＦＥＴ２７が導電状態となると、データバスの対１９
はビットラインから緩やかに充電を開始する。データバ
スの対は、この後データバスセンスアンプ２１によって
検出され、その結果データバスの対の全ロジックレベル
(ＤＢ、／ＤＢ)への電圧の急速な上昇が起こる。
【００２１】このようにして、モデムＤＲＡＭ中の何千
ものビットをあらわしているビットラインセンスアンプ
の全配列中に格納されたデータが、単一の操作内のデー
タバスセンスアンプの配列に伝達されることができる。
【００２２】ＦＥＴ２３をアドレスしているＹデコーダ
２５へのアドレスの適用に伴い、選択されたデータバス
の対におけるロジックレベルは、リードアンプ１７によ
って読み取るための、第２データバス１１のラインの対
に伝達される。
【００２３】メモリに書き込むために(図３(Ｂ))、反対
極性のロジックレベルが、ライトアンプ１８(ＤＢ、／
ＤＢ)によって第２データバスの対に書き込まれる。デ
ータバスセンスアンプ２１は、アドレス信号を受け取り
及びデコードするＹデコーダ２５によってイネーブルさ
れる。センスアンプのイネーブルに伴い、第２データバ
スにおけるロジックレベルが検出され、そしてデータバ
スの対１９のロジックレベル(ＤＢ、／ＤＢ)が全ロジッ
クレベルとなる。
【００２４】ロジック信号はこの後ワードライン(ＷＬ)
に印加され、続いて配列選択信号によって第１データバ
スアクセスＦＥＴ２７のイネーブルが起こる。対応付け
られたデータバスの対１９充電は緩やかに起こり、続い
てビットラインセンスアンプ３による検出が起こる。ビ
ットラインの対の電圧はこの後、ビットラインの各対
(ＢＬ、／ＢＬ)が全ロジックレベルの反対極性に至るま
で急速に変化する。選択されたワードラインに応じて、
セルアクセスＦＥＴ７がイネーブルされ、そして各ビッ
トラインの電荷が、対応付けられたセルアクセスＦＥＴ
を介して格納のためのそのセルコンデンサまで通り抜け
る。
【００２５】かくして、第１データバスは多数の配列に
よって共用され、もってチップの領域が大幅に低減され
るということがわかるであろう。けだし、従来技術にか
かるデータバス(本実施例の第２データバスに類似する)
では各配列が必要とされていないからである。
【００２６】第２データバスがＤＲＡＭ中の中央に背部
として配置され、第１データバスがそこから垂直となる
反対方向内で垂直に延び、そしてＤＲＡＭの配列が該背
部の両側において鏡像となる位置に配置されてもよいと
いうことが注目されるべきである。２つの分離された並
列の第２データバスが存在してもよく、又は両者が時分
割方式で同一の第２データバスを共用するようにしても
よい。２つの鏡像ＤＲＡＭ配列による第２データバスの
共用は、ＤＲＡＭ配列の第１データバスの対が特定の時
刻に第２データバスにアクセスするといったコントール
を行うためのＹデコーダを単純にアドレスすることによ
って可能となる。
【００２７】もう１つの実施例によれば、複数のデータ
バスセンスアンプはビットラインの各対に並列に接続さ
れるが、各々はＦＥＴのような絶縁デバイスによってビ
ットラインの対から絶縁されている。
【００２８】並列接続に適したデータバスセンスアンプ
は図４に示されている。ある導電型の１対のＦＥＴ３１
の各々は、反対の導電型の１対のＦＥＴ３３の対応する
ＦＥＴに接続されたゲートを有している。ある導電型の
ＦＥＴの１つのゲートは、オプションである絶縁ＦＥＴ
３５を介してデータバスセンスラインの対の１つのデー
タバスＤＢに接続され、そしてある導電型の他方のＦＥ
Ｔのゲートは、同様にオプションである絶縁ＦＥＴ３５
を介してデータバスの対の他方のデータバス／ＤＢに接
続されている。ＦＥＴ３５は、それらのゲートに印加さ
れた／絶縁ロジックレベルによってイネーブルされる
(導電化される)。
【００２９】操作においては、データバスセンスアンプ
のどのコラムもＦＥＴ３５のゲートへの反絶縁ロジック
レベルの印加によって用いられることができ、他方絶縁
ロジックレベル(インヒビット)はデータバスセンスアン
プのすべての他のコラムのＦＥＴ３５のゲートに印加さ
れる。これは、センスアンプが読み取り操作におけるビ
ットラインの対を検出するために用いられるか、又は書
き込み操作におけるビットラインの対に対するデータロ
ジックレベルの印加のための第２データバスかを選択す
るための手段を提供する。各センスアンプがビットのロ
ジックレベルを格納しているので、センスアンプの各ス
トリップ線路はビットのページを格納することができ、
そしてセンスアンプの各コラムをイネーブルすることに
より、ビットの多重ページがキャッシュ中に格納される
ことができる。これは、何千ものビットがキャッシュレ
ジスタに対して単一操作で輸送されることを許容する。
【００３０】さらなる実施例が図５に示されている。こ
の実施例においては、データバスの対１９がビットライ
ンセンスアンプの単一の列によって共用されるのではな
く、データバスの対１９が１行のビットラインセンスア
ンプよりも多くのものによって共用(多重入出力)されて
いる(２行のビットラインセンスアンプが図示されてい
る)。図５はまた、直接のデータ検出を示している。
【００３１】後者の実施例については、データバスの各
対１９はリードアンプ３７,３９の入力部と、並列に接
続されたライトアンプ３８,４０の出力部とに接続され
ている。どの第２データバスも用いられず、出力部Ｄou
t及びＤinを介してリードアンプ及びライトアンプが、
導電体の中央のコラムに接続されてもよい。第１データ
バスは、図２について説明された形態であってもよく、
又は以下で説明されるような多重入出力形態であっても
よい。
【００３２】リードアンプ及びライトアンプは、第１デ
ータバスに対して直接読み取り及び書き込みを行うため
に動作し、そしてどのＹデコーダも用いられる必要はな
い。
【００３３】前記のとおり、第１データバスは、１列よ
りも多くの行のビットラインセンスアンプによって多重
入出力されることができる。かくして、例えばビットラ
インセンスアンプ３Ａ及び３Ｂ、４Ａ及び４Ｂ等は、第
１データバス１９を共用する。多重入出力データバス１
９は、図２に示されているようにデータバスセンスアン
プ２１のストリップ線路に接続されてもよく、又は図５
に示されているようにリードアンプ及びライトアンプに
直接接続されてもよい。
【００３４】図３は対応付けられたデータバス１９にＦ
ＥＴ２７を経由して接続されているビットラインセンス
アンプを示しており、これはそれらのゲートに印加され
ている配列選択０又は１のロジック信号によってイネー
ブルされる。本実施例においては、これはまだビットラ
インセンスアンプ３Ａ及び４Ａに対する場合であるが、
ビットラインセンスアンプ３Ｂ及び４Ｂは、ＦＥＴ２８
を経由してデータバス１９に接続されている。分離型配
列選択ロジック信号は、ＦＥＴ２８のゲートに印加さ
れ、後者は「配列選択０又は１、偶数と」と記載され、前
者は「配列選択０又は１、奇数」と記載されている。
【００３５】操作する上においては、データバス１９に
対してビットラインセンスアンプ３Ａのストリップ線路
をイネーブルするために、配列選択０奇数ロジック信号
が、センスアンプ３Ａに対応付けられたＦＥＴ２７のゲ
ートに印加される。データバス１９にアクセスするため
のビットラインセンスアンプ４Ａのストリップ線路をイ
ネーブルするために、配列選択１奇数のロジック信号
が、センスアンプ４Ａに対応付けられたＦＥＴ２７のゲ
ートに印加される。データバス１９にアクセスするため
のビットラインセンスアンプ３Ｂのストリップ線路をイ
ネーブルするために、配列選択０偶数のロジック信号
が、ビットラインセンスアンプ３Ｂに対応付けられたＦ
ＥＴのストリップ線路に対応付けられたＦＥＴ２８のゲ
ートに印加される。データバス１９をアクセスするため
のセンスアンプ４Ｂのストリップ線路をイネーブルする
めに、配列選択１偶数のロジック信号が、ビットライン
センスアンプ４Ｂのストリップ線路に対応付けられたＦ
ＥＴ２８のゲートに印加される。
【００３６】かくして、データバス１９は、センスアン
プの列及びコラムの両方によって多重入出力されること
ができる。
【００３７】本発明を理解している者は、選択的な構造
及び実施例、または上記の変形例を思い付くことができ
る。これらはすべて、前記の特許請求の範囲の技術範囲
内のものであって、本発明の一部をなすものと考えられ
る。
【００３８】
【発明の効果】本発明によれば、いずれの態様において
も、ダイナミックランダムアクセスメモリないしは半導
体メモリが小型化され、その製造コストが低減される。
【図面の簡単な説明】
【図１】 従来技術にかかるＤＲＡＭの一部のブロック
線図(ダイヤグラム)である。
【図２】 本発明の好ましい実施例にかかるＤＲＡＭの
一部のブロック線図(ダイヤグラム)である。
【図３】 (Ａ)及び(Ｂ)は、好ましい実施例における、
読み取り及び書き込みを示すために用いられたタイムチ
ャートである。
【図４】 本発明のもう１つの実施例にかかるＤＲＡＭ
の一部のブロック線図(ダイヤグラム)である。
【図５】 本発明の２つの付加的な実施例を示すＤＲＡ
Ｍの一部のブロック線図(ダイヤグラム)である。
【符号の説明】
１…ビットライン ３…ビットラインセンスアンプ ５…ワードライン ７…電荷蓄積コンデンサ ９…トランジスタ １１…第２データバス １３…データバスアクセストランジスタ(ＦＥＴ) １５…Ｙデコーダ １７…リードアンプ １８…ライトアンプ １９…第１データバス ２１…データバスセンスアンプ ２３…第２アクセストランジスタ ２５…Ｙデコーダ ２７…第１データバスアクセストランジスタ(ＦＥＴ) ２９…配列選択ロジックライン ３７,３９…リードアンプ ３８,４０…ライトアンプ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 (a)夫々第１ビットラインセンスアンプ
    に接続されているビットラインの対と、 (b)配列を形成しているビットラインの対と交差してい
    るワードラインと、 (c)夫々ワードラインに接続されたイネーブル入力部を
    有しているとともに、ビットラインに接続されている電
    荷蓄積セルと、 (d)２次元配列の中に接続されているビットラインセン
    スアンプと、 (e)第１アクセストランジスタを介して、配列の各行中
    の複数の対応するビットラインセンスアンプに接続され
    ている第１データバスの対と、 (f)上記第１アクセストランジスタの列をイネーブルす
    るための手段と、 (g)夫々対応するデータバスの対に接続されたデータバ
    スセンスアンプと、 (h)第２データバスとを含み、 (i)上記第２データバスが、第２アクセストランジスタ
    を介して、上記データバスセンスアンプに接続され、 (j)上記第２アクセストランジスタをイネーブルするた
    めの手段を含み、 これによって上記第１データバスの各対が配列の対応す
    る行中の複数のセンスアンプによって共用されることが
    でき、そして第２データバスが複数の第１データバスの
    対によって共用されることができるようになっているこ
    とを特徴とするダイナミックランダムアクセスメモリ。
  2. 【請求項２】 上記第２アクセストランジスタをイネー
    ブルするための手段がＹアドレスデコーダを含み、そし
    て上記第１アクセストランジスタの列をイネーブルする
    ための手段が配列選択ラインを含んでいることを特徴と
    する、請求項１に記載されたダイナミックランダムアク
    セスメモリ。
  3. 【請求項３】 さらに絶縁手段を介して第１データバス
    の各対と上記第２アクセストランジスタとに並列に接続
    されている複数のデータバスセンスアンプを含み、そし
    て上記複数のデータバスセンスアンプの上記列をともに
    対応するデータバスの対に接続し及び接続を断つため
    に、上記複数のデータバスセンスアンプの列をイネーブ
    ル及びインヒビットするための手段を含み、これによっ
    て上記複数のセンスアンプの列が上記の対応するデータ
    バスの対に接続されセンスすることができるようになっ
    ていることを特徴とする、請求項２に記載されたダイナ
    ミックランダムアクセスメモリ。
  4. 【請求項４】 上記複数のデータバスセンスアンプの各
    列が、格納されたビットのためのページキャッシュメモ
    リを形成しているか、又はビットラインセンスアンプの
    列を経由して、上記列中ビットラインセンスアンプに接
    続されたビットラインに接続されたメモリセルに書き込
    まれるようになっていることを特徴とする、請求項３に
    記載されたダイナミックランダムアクセスメモリ。
  5. 【請求項５】 さらに第２データバスに接続されたリー
    ドアンプ及びライトアンプを含んでいることを特徴とす
    る、請求項２に記載されたダイナミックランダムアクセ
    スメモリ。
  6. 【請求項６】 さらに第２データバスに接続されたリー
    ドアンプ及びライトアンプを含んでいることを特徴とす
    る、請求項３に記載されたダイナミックランダムアクセ
    スメモリ。
  7. 【請求項７】 第２データバスと、上記第１アクセスト
    ランジスタの列をイネーブルするための手段と、上記ワ
    ードラインとが、集積回路チップの上で並列に延びる第
    １導電体を含み、そして第１データバスの対とビットラ
    インとが、集積回路チップの上で上記第１導電体とは垂
    直にしかしながら絶縁されて延びる導電体を含んでいる
    ことを特徴とする、請求項１に記載されたダイナミック
    ランダムアクセスメモリ。
  8. 【請求項８】 夫々が中央の背部の反対側で他方に対し
    て鏡像となるように形成され、各ダイナミックランダム
    アクセスメモリの第２データバスが上記背部に沿って並
    列に配置されている請求項１に記載された１対のダイナ
    ミックランダムアクセスメモリを含んでいる半導体メモ
    リ。
  9. 【請求項９】 上記第２データバスが、上記ダイナミッ
    クランダムアクセスメモリ間で共用される単一のデータ
    バスとして形成されていることを特徴とする、請求項８
    に記載された半導体メモリ。
  10. 【請求項１０】 ビットラインセンスアンプの２次元配
    列と、ビットラインセンスアンプの選択された列と対応
    する第１データバスの対との間に電荷をかけるための配
    列選択信号によって選択可能とされている上記ビットラ
    インセンスアンプの列とを含んでいて、これによってビ
    ットラインセンスアンプの各行が同一の第１データバス
    の対を共用し、そしてさらにデータバスの対と第２デー
    タバスとの間に電荷をかけるためのデータバスセンスア
    ンプを含んでいることを特徴とするダイナミックランダ
    ムアクセスメモリ。
  11. 【請求項１１】 さらに絶縁手段を介して第１データバ
    スの各対に並列に接続された複数のデータバスセンスア
    ンプと、上記複数のデータバスセンスアンプの上記列を
    対応するデータバスの対に対してともに接続し及び接続
    を断つために、上記複数のデータバスセンスアンプのコ
    ラムをイネーブル及びインヒビットするための手段とを
    含んでいて、これによって上記複数のセンスアンプの選
    択可能な列が上記第１データバスの対に接続されること
    ができるようになっていることを特徴とする、請求項１
    ０に記載されたダイナミックランダムアクセスメモリ。
  12. 【請求項１２】 ビットラインセンスアンプの２次元配
    列と、ビットラインセンスアンプの選択された列と対応
    する第１データバスの対との間に電荷をかけるための配
    列選択信号によって選択可能とされている上記ビットラ
    インセンスアンプの列とを含んでいて、これによってビ
    ットラインセンスアンプの各行が同一の第１データバス
    の対を共用し、そしてさらに夫々が第１データバスの対
    に対して直接読み取り及び書き込みするための、対応す
    る第１データバスの対に夫々接続された入力部及び出力
    部を有する、リードアンプ及びライトアンプを含んでい
    ることを特徴とするダイナミックランダムアクセスメモ
    リ。
  13. 【請求項１３】 (a)夫々第１ビットラインセンスアン
    プに接続されているビットラインの対と、 (b)配列を形成しているビットラインの対と交差してい
    るワードラインと、 (c)夫々ワードラインに接続されたイネーブル入力部を
    有しているとともに、ビットラインに接続されている電
    荷蓄積セルと、 (d)２次元配列の中に接続されているビットラインセン
    スアンプと、 (e)第１アクセストランジスタを介して、配列の各行中
    の複数の対応するビットラインセンスアンプに接続され
    ている第１データバスの対と、 (f)上記第１アクセストランジスタのコラムをイネーブ
    ルするための手段と、 (g)夫々が第１データバスの対に対して直接読み取り及
    び書き込みするための、対応する第１データバスの対に
    夫々接続された入力部及び出力部を有する、リードアン
    プ及びライトアンプを含んでいて、 これによって、上記第１データバスの各対が配列の対応
    する行中の複数のセンスアンプによって共用されること
    ができ、そして各第１データバスがリードアンプ及びラ
    イトアンプによって直接読み取とり及び書き込みされる
    ようになっていることを特徴とするダイナミックランダ
    ムアクセスメモリ。
  14. 【請求項１４】 上記配列中に接続された第２ビットラ
    インセンスアンプと、第３アクセストランジスタを介し
    て上記第２ビットラインセンスアンプに接続されている
    上記第１データバスの対と、第１配列選択ロジックソー
    スから上記ビットラインセンスアンプの第１行に接続さ
    れた上記第１トランジスタの１つのコラムストリップ線
    路をイネーブルするための手段と、第２配列選択ロジッ
    クソースから上記ビットラインセンスアンプの第１行に
    接続された上記第１トランジスタのもう１つのコラムス
    トリップ線路をイネーブルするための手段と、第３配列
    選択ロジックソースから上記ビットラインセンスアンプ
    の第２行に接続された上記第３トランジスタのもう１つ
    のコラムストリップ線路をイネーブルするための手段
    と、そしてさらなる配列選択ロジックソースから上記ビ
    ットラインセンスアンプの第２行に接続された上記トラ
    ンジスタのさらなるコラムストリップ線路をイネーブル
    するための手段とを含んでいて、これによってビットラ
    インセンスアンプの複数の列が各第１データバスに多重
    入出力されることができるようになっていることを特徴
    とする、請求項１に記載されたダイナミックランダムア
    クセスメモリ。
  15. 【請求項１５】 (a)夫々第１ビットラインセンスアン
    プに接続されているビットラインの対と、 (b)配列を形成しているビットラインの対と交差してい
    るワードラインと、 (c)夫々ワードラインに接続されたイネーブル入力部を
    有しているとともに、ビットラインに接続されている電
    荷蓄積セルと、 (d)２次元配列の中に接続されているビットラインセン
    スアンプと、 (e)第１アクセストランジスタを介して、配列の各行中
    の複数の対応するビットラインセンスアンプに接続され
    ている第１データバスの対と、 (f)上記第１アクセストランジスタのコラムをイネーブ
    ルするための手段と、 (g)上記配列中に接続された第２ビットラインセンスア
    ンプと、第３アクセストランジスタを介して上記第２ビ
    ットラインセンスアンプに接続されている上記第１デー
    タバスの対と、第１配列選択ロジックソースから上記ビ
    ットラインセンスアンプの第１行に接続された上記第１
    トランジスタの１つのコラムストリップ線路をイネーブ
    ルするための手段と、第２配列選択ロジックソースから
    上記ビットラインセンスアンプの上記第１行に接続され
    た上記第１トランジスタのもう１つのコラムストリップ
    線路をイネーブルするための手段と、第３配列選択ロジ
    ックソースから上記ビットラインセンスアンプの第２行
    に接続された上記第３トランジスタのもう１つのコラム
    ストリップ線路をイネーブルするための手段と、そして
    さらなる配列選択ロジックソースから上記ビットライン
    センスアンプの第２列に接続された上記トランジスタの
    さらなるコラムストリップ線路をイネーブルするための
    手段とを含んでいて、これによってビットラインセンス
    アンプの複数の行が各第１データバスに多重入出力され
    ることができるようになっていて、 これによって、上記第１データバスの各対が配列の対応
    する行中の複数のセンスアンプによって共用されること
    ができ、そして第２データバスが複数の第１データバス
    の対によって共用されることができるようになっている
    ことを特徴とするダイナミックランダムアクセスメモ
    リ。
  16. 【請求項１６】 ビットラインセンスアンプ２次元配列
    と、ビットラインセンスアンプの選択された第１コラム
    と対応する第１データバスの対との間に電荷をかけるた
    めの第１配列選択信号によって選択可能とされている第
    １ビットラインセンスアンプの第１列と、ビットライン
    センスアンプの選択された第２列と上記の対応する第１
    データバスの対との間に電荷をかけるための第２配列選
    択信号によって選択可能とされている第１ビットライン
    センスアンプの第２列とを含み、これによってビットラ
    インセンスアンプの上記第１及び第２の列の各々が同一
    の上記の対応する第１データバスの対に対して多重入出
    力されるようになっていることを特徴とするダイナミッ
    クランダムアクセスメモリ。
  17. 【請求項１７】 ビットラインセンスアンプの夫々の選
    択された複数の付加的な列と対応する第１データバスの
    対との間に電荷をかけるための対応する複数の付加的な
    配列選択信号によって選択可能とされているビットライ
    ンセンスアンプの複数の付加的な列を含み、これによっ
    てビットラインセンスアンプの行及び列が、上記配列選
    択信号によって対応するデータバスの対に対して多重入
    出力されるようになっていることを特徴とする、請求項
    １６に記載されたダイナミックランダムアクセスメモ
    リ。
  18. 【請求項１８】 さらに夫々第１データバスの対に対し
    て直接読み取り及び書き込みするための、対応する第１
    データバスの対に夫々接続された入力部及び出力部を有
    する、リードアンプ及びライトアンプを含んでいること
    を特徴とする、請求項１７に記載されたダイナミックラ
    ンダムアクセスメモリ。
  19. 【請求項１９】 さらに夫々対応するデータバスの対に
    接続されたデータバスセンスアンプと、第２アクセスト
    ランジスタを介して上記データバスセンスアンプに接続
    されている第２データバスと、そして上記第２アクセス
    トランジスタをイネーブルするための手段とを含んでい
    て、これによって第２データバスが複数の第１データバ
    スの対によって共用されることができるようになってい
    ることを特徴とする、請求項１７に記載されたダイナミ
    ックランダムアクセスメモリ。
JP7084157A 1994-04-11 1995-04-10 ダイナミックランダムアクセスメモリ Pending JPH0836885A (ja)

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