JPH01241093A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置、特に階層構造ビット線を有する高集積
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の読
出し書き込み動作に関し、共１通ビット線の電圧振幅を
小さくして、該共通ビット線の消費電力を減少させたり
、メモリセルアレイの再書き込みを効率良くすることを
目的とし、 少なくとも複数のメモリセルアレイと、ロウデコーダと
、カラムデコーダと、共通ビット線と、分割ビット線と
、メモリセルアレイのビット線と、センスアンプと、カ
ラムアンプと、選択ゲートトランジスタとを具備し、 前記共通ビット線が選択ゲートトランジスタを介して分
割ビット線に接続され、 前記分割ビット線がセンスアンプとメモリセルアレイの
ビット線に接続され、 前記分割ビット線がデコーダのアドレスに従ってメモリ
セルアレイのビット線を共通ビット線に共通に接続する
階ＩＩ！構造ビット線を有する半導体記憶装置であって
、 前記メモリセルアレイの出力電圧を分割ビット線上のセ
ンスアンプにより増幅した後、該センスアンプの増幅機
能を停止し、 その後前記分割ビット線を共通ビット線に接続し、 前記共通ビット線の電位をカラムアンプにより増幅する
ことを含み構成し、 分割ビット線と共通ビット線とを切り離した状態で、セ
ンスアンプを駆動し、メモリセルアレイの電荷を再生す
ることを含み構成する。

【産業上の利用分野〕

本発明は、半導体記憶装置に関するものであり、更に詳
しく言えば、階層構造ビット線を有する高集積ＤＲＡＭ
　（ダイナミックランダムアクセスメモリ）の読出し書
き込み動作に関するものである。

〔従来の技術〕

第５図は従来例に係る半導体記憶装置の説明図であり、
本発明者が以前特許出ＩＩ（特願昭５９−１６９２６２
号）したＤＲＡＭセルアレーを示している。

図において、１はメモリセルアレイ、２はロウデコーダ
、３．３ａはカラムデコーダ、４は共通ビット線、５は
分割ビット線、６はセンスアンプ、７はデータバス、８
はデータ出力アンプ、９はデータ入力アンプである。ま
たＢ　Ｉ、＋　、　Ｂ　Ｌ！はメモリセルアレイｌの出
力電圧、ＭＢＬＩ　、ＭＢＬ、は共通ビット線の電位、
φ１〜φ、はクロックパルス、Ｄ、Ｄはセルデータ、Ｃ
ＬＳはカラムセレクト信号、Ｄ４．、Ｄ、□は入力デー
タである。

これ等により従来例のＤＲＡＭを構成する。なお、従来
のＤＲＡＭは、集積度を増大させたためにメモリセルア
レイｌの出力電圧ＢＬ１１ＢＬ。

が減少し、これを防止するためビット線６を所要区間に
分割して、分割ビット線５を構成し、この分割した各区
間にセンスアンプ７を設けている。

また、共通ビット線４の電位ＭＢＬ１１ＭＢＬ。

はセンスアンプ７で増幅された分割ビット線５の”電圧
ＢＬｔ、ＢＬｔである。なお読出動作は、この分割ビッ
ト線５を共通に接続する共通ビット線４をカラムデコー
ダ３ａにより選択するものであなお、共通ビア！４１４
は分割ビット線５の上層に形成される二層構造を有して
いる。

これにより従来のＤＲＡＭはビット線６の分割数に依ら
ず、カラムデコーダ３ａを共通ビット線４に対して１箇
所設け、大容量メモリを構成している。

〔発明が解決しようとする課題〕

ところで従来例によれば、ビット線６を所要区間に分割
して、分割ビット線５毎にセンスアンプ７を設けている
。このため分割数を多くすると、カラムデコーダ３の設
置数が増加し、そのチップ占有面積が多くなったり、ま
た、カラムデコーダ３にアドレスを与えるアドレスバッ
ファの負荷が重くなり動作速度の劣化、消費電力が増大
するという第１の課題がある。

ここで、カラムデコーダ３の数やアドレスバッファの負
担を軽減させるため、２階層構造の分割ビット線５と共
通ビットｌ１１４とを設けている。このため共通ビット
線４は、例えば１チツプ（５ｍＸ１０ｍｍ）の端から端
まで長く存在し、直接メモリセル１を接続する分割ビッ
ト線６に比較して、単位長さ当たりの寄生容量が少なく
なるものの、線路長（１０＋ａ＋ｓ）による大きな充電
容量が形成される。

これにより、メモリセルアレイｌの出力電圧ＢＬ１１Ｂ
Ｌ、を大きくし、かつカラムデコーダ３の重複を避ける
という利点を得られるものの、共通ビット線４の充放電
に伴う消費電力が増大するという第２の課題がある。

本発明はかかる従来例の！！ＩＩ！Ｉに鑑み創作された
ものであり、共通ビット線の電圧振幅を小さくして、該
共通ビット線の消費電力を減少させたり、メモリセルア
レイを効率良く再書き込みすることを可能とする半導体
記憶装置の堤供を目的とする。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、その一実施例を第１〜４図
に示すように少なくとも複数のメモリセルアレイ１１と
、ロウデコーダ１２と、カラムデコーダ１３と、共ｉｔ
ｎビット）！１４と、分割ビット線１５と、メモリセル
アレイ１１のビット線１６と、センスアンプ１７と、カ
ラムアンプ２１と、選択ゲートトランジスタＴとを具備
し、前記共通ビット線１４が選択ゲートトランジスタＴ
を介して分割ビット線１５に接続され、前記分割ビット
線１５がセンスアンプ１７とメモリセルアレイ１１のビ
ットｆ％ｍ　１６に接続され、前記分割ビット線１５が
ロウデコーダ１２のアドレスに従ってメモリセルアレイ
１１のビット線１６を共通ビット線１４に共通に接続す
る階層構造ビット線を有する半導体記憶装置であって、
前記メモリセルアレイ１１の出力電圧ＢＬ１１。

ＢＬ□を分割ビット線１５上のセンスアンプ１７により
増幅した後、該センスアンプ１７の増幅機能を停止し、 その後前記分割ビット線１５を共通ビット線１４に接続
し、゛ 前記共通ビット線１４の電位ＭＢＬ１１又はＭＢ、Ｌｌ
ｌをカラムアンプ２１により増幅することを特徴とし、 分割ビット線１５と共通ビット線１５とを切り離した杖
態で、センスアンプ！７を駆動し、メモリセルアレイ１
１の電荷を再生することを特徴とし、上記目的を達成す
る。

〔作用〕

本発明によれば、ロウアドレスによって選択されたメモ
リセルアレイの出力電圧を共通ビット線に転送する前に
、分割ビット線上のセンスアンプにより増幅し、その後
センスアンプの増幅機能を停止してから分割ビット線を
共通ビット線に接続している。

このため、分割ビット線の寄生容量を一つのＤＲＡＭセ
ル容量とし、分割ビット線と共通ビット線間の選択ゲー
トトランジスタをＤＲＡＭセルのトランスファーゲート
の如く擬制した場合に相当し、両ビット線の容量比に応
じた電圧を電荷再配分することになる。この電位を共通
ビット線の電圧振幅とすることが可能となる。

これにより共通ビット線の電圧振幅を従来に比べて圧縮
することができるので、半導体記憶装置（ＤＲＡＭ）の
消費電力を減少させることが可能となる。

また、メモリセルアレイの再書き込み（再生）は、分割
ビット線と共通ビット線とを切り離してからセンスアン
プにより増幅している。

コツタめ、共通ビット線の充電容量に係るセンスアンプ
の負担を減少することができ、ＤＲＡＭの消費電力を減
少させることが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第１〜４図は、本発明の実施例に係る説明図であり、第
１図は本発明の実施例に係る半導体記憶装置の構成図を
示している。

図において、１１は書込み読出しデータを格納するメモ
リセルアレイである。また、１２はロウアドレス入力し
て、ワード線を選択するクロックパルスφＩＩ〜φ１４
を出力するロウデコーダであり、１３はカラムアドレス
を入力してカラムセレクト信号ＣＬＳ出力するカラムデ
コーダである。なお、１４は分割ビット線１５を共通に
接続する共通ビット線、１５は複数のセンスアンプ１７
と、メモリセルアレイ１１のビット線１６とを接続する
分割ビット線である。

１６は、メモリセルアレイ１１の各セルに接続されるビ
ット線であり、複数のビット線１６を束ねて、分割ビッ
トｖＡ１５となる。なお、ビット線１６と分割ビット線
１５と共通ビット線１４とは順次下層から積層する階層
構造を有している。

１７は複数のセンスアンプＡ−Ｄ等であり、メモリセル
アレイ１１の出力電圧ＢＬ１１やＢＬ１１を増幅するも
のである。

１８はセルデータＤ、Ｄを伝播するデータバス、１９は
データＤ１を増幅するデータ入力アンプ、２０はデータ
Ｄ０□を増幅するデータ出力アンプである。

なお、２１はカラムアンプであり、共通ビット線１４の
電位を増幅する閉じ込め型アンプである。

Ｔ、Ｑｌ−、Ｑｚｏはスイッチング動作をする選択ゲー
トトランジスタである。

また、Ｂ　Ｌ　、＋、　Ｂ　Ｌ　１１はメモリセルアレ
イの出力電圧、ＭＢＬ１１、ＭＢＬ１１は共通ビット線
の電位、φ１１〜φ、４は分割ビット線１５を選択する
クロックパルス、ＣＬＳはカラムセレクト信号、Ｄ、５
″はセルデータ、Ｄｌは入力データ、Ｄ　ｏｕｔは出力
データである。なお、ＲＡＳ、ＣＡＳはクロック信号で
ある。

これ等により半導体記憶装置を構成する。

第２図は本発明の実施例のセンスアンプに係る図であり
、同図（ａ）はセンスアンプ１７Ａの回路図を示してい
る。

図において、Ｑｌ、Ｑｉ　、Ｑ、はｎチャンネル型ＭＯ
３）ランジスタ、Ｑ３．Ｑ１１Ｑ、はρチャンネル型Ｍ
Ｏ３）ランジスタである。またφ５、７．はセンスアン
プ１７Ａの駆動パルス（５ｖ）、ＢＬ１１、ＢＬ１１は
メモリセルアレイ１１の出力電圧、ＶＣＣは電源電圧（
ＶＣＣ＝３Ｖ）である。

同図（ｂ）はセンスアンプ１７Ａの動作に係るタイミン
グクロック波形図である。

図において縦軸は各部の電圧、横軸は時間を示している
。また、ｔ、は不図示のワード線を駆動し、メモリセル
アレイ１１の出力電圧ＢＬ１１。

ＢＬ１１を分割ビット線１５に転送する転送開始時刻、
Ｌ２はセンスアンプ１７Ａの駆動開始時刻、ｔ、はクロ
ックパルスφ、により分割ビット線１５と共通ビット線
１４とを接続する接続時刻、ｔ４はセンスアンプ１７Ａ
の駆動終了時刻、ｔ。

は分割ビット線１５と共通ビット線１４とを切り放す開
放時刻、ｔ、はセンスアンプ１７Ａの再駆動時刻、ｈｏ
は同センスアンプ１７Ａの駆動終了時刻である。

第３図は本発明の実施例のカラムアンプに係わる説明図
であり、同図（ａ）はカラムアンプ２１の回路図を示し
ている。

図において、Ｑ　ＩＩ〜Ｑ＋４１　　Ｑｌ９．　　Ｑｌ
０はｎチャンネル型ＭＯ３）ランジスタ、Ｑ　＋　ｓ　
＋　　Ｑ　＋　ｂ　＋　　Ｑ　＋　ｓはｐチャンネル型
ＭＯ５）ランジスタである。またφ。、φ。はカラムア
ンプの駆動パルス、φ６はカラムアンプの入力選択パル
ス、ＣＬＳはカラムセレクト信号、Ｄ、Ｄはセルデータ
バス１８を伝播するデータ、Ｎ１１Ｎ、はカラムアンプ
の信号、ＭＢＬ１１、ＭＢＬ１１は共通ビット線の電位
、ＶＣＣは電源電圧（Ｖｃｃ＝ｓｖ）である。

このカラムアンプ２１は通常のセンスアンプと異なり、
共通ビット線１４例の入力端子にカラムアンプ２１の出
力端子側の電圧が現れない閉じ込め型のセンスアンプと
同様である。このため、共通ビット線１４に大きな振幅
が伝送されないため、チップ消費電力を抑制することが
できる。

なお、従来の閉じ込み型センスアンプと異なるのは、ト
ランジスタＱ　＋　＋　＋　　Ｑ　＋　ｚをセンスアン
プ１７Ａの動作初期のみカントオフさせて、センスアン
プ１７Ａが実質的にメモリセルアレイ１１の出力電圧Ｂ
Ｌ＋１．ＢＬ１１を増幅した時に導通させる方法と異な
り、センスアンプ１７Ａの増幅動作以後の読出しサイク
ルの終了まで、カントさせている点である。

すなわちこれは、同図（ｂ）の波形図において、開放時
刻む、でトランジスタＱ１１、Ｑ、□をカットさせた後
は、サイクル終了時までカット状態を継続するものであ
る。

同図（ｂ）はカラムアンプ２１の動作に係るタイミング
クロック波形図である。

図において縦軸は各部の電圧、横軸は時間を示している
。またも、は共通ビット線１４とカラムセンスアンプ２
１とを切り離す開放時刻、１．はカラムアンプ２１の駆
動開始時刻、ｔ、はカラムアンプ２１とデータバス１８
との接続時刻、ム、１はリセット時刻である。

第４図は′本発明の実施例の半導体記憶装置の駆動タイ
ミングチャートである。

図において、ＲＡＳはロウデコーダ１２を駆動するクロ
ックパルス、ＷＬはメモリセルアレイ１１のワード線を
選択する選択パルス、φ１、φ１はセンスアンプ１７Ａ
の駆動パルス、φ、は分割ビット線１５を選択する選択
ゲートトランジスタＴに入力するクロックパルス、φ０
はカラムアンプの入力選択パルス、φＣ１，φｃｓはカ
ラムアンプ駆動パルス、ＣＡＳはカラムデコーダ駆動パ
ルス、ＣＬＳはカラムアンプセレクト信号を示している
。

これ等の関係を用いて本発明の半導体記憶装置の動作を
説明する。

まず、ビット線１６に接続されるメモリセルアレイ１１
の一つのメモリセルを選択してそのデータを読み出す読
出動作について説明する。

第４図の駆動タイミングチャートのクロックパルスＲＡ
Ｓに同期してロウアドレスが取り込まれるとロウデコー
ダ１２は、目的のセルに接続されたワード線を選択し、
これを駆動する。

これによりメモリセルアレイ１１の出力電圧ＢＬ１１、
ＢＬ１１は転送開始時刻むから分割ビット線１５上に現
れる。

次にセンスアンプ１７Ａは駆動開始時刻ｔ２のセンスア
ンプ１７Ａの駆動パルスφＳの立ち上りにより、分割ビ
ット線１５の差電圧を増幅する。

これにより、分割ビット＆？！１５の電圧ＢＬ１１。

丁Ｌ　１１ハ共ｉ１ヒッ）　Ｌ％ノＴｉ位Ｍ　Ｂ　Ｌ　
１１、　Ｍ　Ｂ　Ｌ　１１にほぼ電源電圧又はＭＯＳ）
ランジスタの闇値電圧骨を差し引いた電圧程度になる。

ここで、例えばメモリセルアレイ１１の出力電圧ＢＬ１
１、ＢＬ、。

の最大電圧を３Ｖ、最小電圧をＯｖと仮定する。

また、センスアンプ１７Ａが増幅動作をする初期の間、
選択ゲートトランジスタＴはカットオフしている。

次いで、センスアンプ１７Ａがメモリセルアレイ１１の
出力電圧ＢＬ１１、ＢＬ１１をある程度（例えば最大振
幅の５０％）増幅した駆動終了時刻ｔ、のセンスアンプ
１７Ａの駆動パルスφ５の立ち上りにより、センスアン
プ１７Ａの動作を止める。

なお、センスアンプ１７Ａの動作の停止はｍ’ＪＪ］パ
ルスφ％＋Ｌを制御卸して、センスアンプ１７Ａの電流
をカットすることにより行う。

この状態において、分割ビット線１５の電圧ＢＬ１１、
ＢＬ１１は、ＢＬ、＋＝２．５　Ｖ、下ゴ：＝０．５■
となる。なお、分割ビット線１５と共通ビット線１４と
は読出し動作前には１．５ｖにプリチャージされている
ものとする。

また、分割ビット線１５、共通ビット線１４の寄生容量
を、それぞれＣＩＬ＋　Ｃ□、とする。次に接続時刻ｔ
３のクロックパルスφ、の立ち上りにより分割ビット線
１５と共通ビット線１４とを選択ゲートトランジスタＴ
を介して接続する。

これにより共通ビット線１４の電位ＭＢＬ１１はの電圧
になり、同様に共通ビットＦＩＲ１４の電位ＭＢＬ１１
は、 の電圧となる。

これは、あたかも分割ビット線１５の寄生容量Ｃ１Ｌを
蓄積容量とし、共通ビット線１４の寄生容量Ｃ１Ｌをビ
ット線容量とするＤＲＡＭセルの読み出し動作と同様な
電荷再配分によって得られるものである。

ここで仮に分割ビット線１５の寄生容量ＣＩＬと共通ビ
ット線１４の寄生容量Ｃ７，Ｌとが等しいとすると、（
１）、（２）の関係式から共通ビ・ント線１４の電位Ｍ
ＢＬ１１、ＭＢＬ１１はそれぞれ、２゜ＯＶ、　１．Ｏ
Ｖとなり、センスアンプ１７Ａが増幅した電圧２．５　
Ｖ、　０．５　Ｖよりも振幅を抑制することができる。

次に駆動開始時刻Ｌｈのカラムアンプの駆動パルスφｃ
ｍの立ち上りによりカラムアンプ２１は共通ビット線１
４の電位を増幅し、接続時刻む、のカラムセレクト信号
ＣＬＳの立ち上りによりこれをデータバス１８に供給す
る。

なお、デー゛タバス１８にセルデータＤ、Ｄが転送され
た後は、従来のＤＲＡＭと同様にしてデータ出力アンプ
２０を介して出力データＤ０５．となる。

一方、この間に本発明の半導体記憶装置によれば、メモ
リセルアレイ１１の蓄積電荷の再生いわゆるリフレシュ
のための動作を行う。

これは、データ続出時において分割ビット線１５の電圧
ＢＬ１１、ＢＬ１１はセンスアンプ１７Ａによって増幅
された後、共通ビット線１４と分割ビット線１５の接続
によって低下しているためである。

すなわち、分割ビット線１５の電圧ＢＬ１１。

ＢＬ、をそのままメモリセルアレイ１１に残留させると
、当初蓄えていた電荷（電圧）よりも低く、再生状態と
ならないためである。

そこで本発明の実施例では第３図（ｂ）に示すようにメ
モリセルアレイ１１の再書込み動作について、分割ビッ
ト線１５の電圧ＢＬ１１、ＢＬ１１を再駆動時刻ｔ、で
センスアンプ１７Ａを再び増幅し、メモリセルアレイ１
１内に電荷を格納するものである。

なお、第２図（ｂ）に示すように再書込み動作をする前
に、分割ビット線１５を開放時刻ｔ９のクロックパルス
φ目の立ち下りにより共通ビット線１４から切り離して
いる。その後駆動時刻む。

センスアンプ１７Ａの駆動パルスφ、の立ち上りにより
センスアンプ１７Ａを駆動する。

これにより、共通ビット線１４の電圧振幅を抑制し、セ
ンスアンプ１７Ａの負担を軽減させて、その消費電力を
抑制することができる。

これにより読出し動作を終了する。

次に書込み動作について説明する。

書込みは、第３図に示すトランジスタＱ１１゜Ｑ＋ｌ＋
をオフしてカラムアンプ２１を切った状態で行う。

これは、書込みアンプの駆動によりカラムアンプ２１の
ランチを容易に反転させるためである。

また、書込みの場合、カラムアンプ２１の駆動パルスφ
５を高しヘルにしてカラムアンプ２１と共通ビット線１
４とを切り離す場合、カラムアンプ２１を切った状態に
なっていれば共通ビット線１４にカラムアンプ２１の電
圧振幅の伝播を抑えられる。これにより、消費電力を減
少させることができる。

また、書込みサイクルの後半では読み出し動作と同様に
センスアンプ１７Ａを駆動して分割ビット線１５の電圧
ＢＬ１１、ＢＬ１１を引き上げ、メモリセルアレイｌｌ
内の蓄積電圧レベルを再生する。

これにより書込み動作を終了する。

このようにして、ロウアドレスによって選ばれたメモリ
セルアレイ１１の出力電圧Ｂ　Ｌ１１、　Ｂ　Ｌ１１を
共通ビット線１４に転送する前に、分割ビット、線１５
上のセンスアンプ１７Ａにより増幅し、その後センスア
ンプ１７Ａの増幅機能を停止し、次いで、分割ビット線
１５を共通ビット線１４に接続している。

このため分割ビット線１５の寄生容ＩＣ５ｔを一つのＤ
ＲＡＭセル容量とし、分割ビット線１５と共通ビット線
１４間の選択ゲートトランジスタＴをＤＲＡＭセルのト
ランスファーゲートの如く擬制した場合に相当し、両ビ
°ット線１４．１５の容量比に応じた電圧を電荷再配分
することになる。

この電位を共通ビット線１４の電圧振幅とすることが可
能となる。

これにより共通ビット線１４の電圧振幅を従来に比べて
圧縮することができるので、半導体記憶袋Ｗ　（ＤＲＡ
Ｍ）の消費電力を減少させることが可能となる。

またメモリセルアレイ１１の再書込み（再生）は分割ビ
ット線１５と共通ビット線１４とを切り離してからセン
スアンプ１７Ａにより増幅している。

このため、共通ビット線１４の充電容量に係るセンスア
ンプ１７Ａの負担を軽減することができ、ＤＲＡＭの消
費電力を減少させることが可能となる。

〔発明の効果〕 以上説明したように本発明によれば、分割ビット線と共
通′ビット線とを切り離した状態で、常にセンスアンプ
を増幅しているので、該共通ビット線の電圧振幅を小さ
くすることができる。

このため共通ビット線に供給する電流を少なくすること
ができ、これにより半導体記憶装置の消費電力を減少さ
せることが可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例に係る半導体記憶装置の構成
図、 第２図は、本発明の実施例のセンスアンプに係る説明図
、 第３回は、本発明の実施例のカラムアンプに係る説明図
、 第４図は、本発明の実施例の半導体記憶装置の駆動タイ
ミングチャート、 第５図は、従来例に係る半導体記憶装置の説明図である
。 （符号の説明） １．１１・・・メモリセルアレイ、 ２．１２・・・ロウデコーダ、 ３．３ａ、１３．１３ａ−・・カラムデコーダ、４．１
４・・・共通ビット線、 ５．１５・・・分割ビット線、 ６．１６・・・ビット線、 ７．１７（Ａ〜Ｂ）・・・センスアンプ、８．１８・・
・データバス、 ９．１９・・・データ入力アンプ、 １０．２０・・・データ出力アンプ、 ２１・・・カラムアンプ、 φＩＡ＋φ４．φＩＡ＋φ目−１　ｏツクノ々ルス、Ｂ
Ｌ＋　、ＢＬ＋　、ＢＬｚ　、ＢＬｚ　、ＢＬ１１。 Ｂ　Ｌ１１、　Ｂ　Ｌｔｄ、　　Ｂ　Ｌ＋ｉ・・・メモ
リセルアレイの出力電圧、 ＭＢＬ１１ＭＢＬ、　、ＭＢＬ１１、ＭＢＬ１１・・・
共通ビット線の電位 り、Ｄ・・・セルデータ、 ＣＬＳ・・・カラムセレクト信号、 Ｄ、ｏ・・・入力データ、 Ｄｏ。、・・・出力データ、 φ１１φ、・・・センスアンプ１７Ａの駆動パルス、φ
。、７π・・・カラムアンプ２１の駆動パルス、Ｎ＋、
Ｎｔ・・・カラムアンプの信号、ＷＬ・・・選択パルス
、 φ。・・・入力選択パルス、 ｔｌ・・・転送開始時刻、 ｔ２．む、・・・駆動開始時刻、 Ｌｓ、Ｌｑ・・・接続時刻、 ｔ、・・・再駆動時刻、 ｔｌ。・・・終了時刻、 ｔ、・・・リセット時刻、 ”ＣＣ＋　ＶＣＣ・・・電源電圧、 ＣＡＳ、ＲＡＳ・・・クロック信号、 Ｑ１１Ｑ１１Ｑｓ、Ｑ１１〜Ｑ１１、Ｑ１１、Ｑ、。・
・・ｎチャンネル型ＭＯ３）ランジスタ、 （選択ゲートトランジスタ） Ｑｓ　、Ｑ１１Ｑ１１Ｑ＋ｓ＋　　Ｑ１１、Ｑ１１−・
・ｐチャンネル型ＭＯ３）ランジスタ、 （選択ゲートトランジスタ） Ｔ・・・選択ゲートトランジスタ。 代理人弁理士　井桁　貞−・〆；ｒ１１、）７”、’　
ｌ（ａ） ｔ７．−転送開始時刻　　　ｔ８１．−開放時刻ｔ２．
−町１開姑時刻　　　ｔ９．−再駆動時刻＜　ｂ　＞　
　　　　ｔ３−　　接続時刻　　　　　ｔｌＯ−・、終
了時Ｅｌｌｔ４−　駆動終了時刻 ″：発明（′）夷７．Ｊ例のセンスアンプに係るｒ月図
第２図 ｔ６−’　Ｑ動開始時刻

Claims (2)

【特許請求の範囲】
1. （１）少なくとも複数のメモリセルアレイ（１１）と、
   ロウデコーダ（１２）と、カラムデコーダ（１３）と、
   共通ビット線（１４）と、分割ビット線（１５）と、メ
   モリセルアレイ（１１）のビット線（１６）と、センス
   アンプ（１７）と、カラムアンプ（２１）と、選択ゲー
   トトランジスタ（Ｔ）とを具備し、 前記共通ビット線（１４）が選択ゲートトランジスタ（
   Ｔ）を介して分割ビット線（１５）に接続され、 前記分割ビット線（１５）がセンスアンプ（１７）とメ
   モリセルアレイ（１１）のビット線（１６）に接続され
   、 前記分割ビット線（１５）がデコーダ（１２）のアドレ
   スに従ってメモリセルアレイ（１１）のビット線（１６
   ）を共通ビット線（１４）に共通に接続する階層構造ビ
   ット線を有する半導体記憶装置であって、 前記メモリセルアレイ（１１）の出力電圧（ＢＬ＿１＿
   １、＠ＢＬ＿１＿１＠）を分割ビット線（１５）上のセ
   ンスアンプ（１７）により増幅した後、該センスアンプ
   （１７）の増幅機能を停止し、 その後前記分割ビット線（１５）を共通ビット線（１４
   ）に接続し、 前記共通ビット線（１４）の電位（ＭＢＬ＿１＿１又は
   ＠ＭＢＬ＿１＿１＠）をカラムアンプ（２１）により増
   幅することを特徴とする半導体記憶装置。
2. （２）分割ビット線（１５）と共通ビット線（１５）と
   を切り離した状態で、センスアンプ（１７）を駆動し、
   メモリセルアレイ（１１）の電荷を再生することを特徴
   とする請求項１記載の半導体記憶装置。