JPS6346696A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置、主としてダイナミックアクセ
スメモリー（以下ＤＲＡＭと略す）の新規な構成のメモ
リ構成に関するものである。

従来の技術 第３図に従来のＤＲＡＭのメモリセルアレイの構成を示
す図である。ビット線ｂｉｔｌとｂｉｔｌ、ｂｉｔ２と
ｂｉｔ２、ｂｉｔ３とｂｉｔ３、・・・ｂｉｔＬとｂｉ
ｔｉはメモリセルアレイの片側に配置されたセンスアン
プＳＡＩ、ＳＡ２、ＳＡ３、・・・ＳＡｉに順次接続さ
れている。ここで、第３図中に示すメモリセル１．２．
３、・・・ｉはワード線１０に接続されており、各メモ
リセルは第４図に示すように、信号電荷蓄積用コンデン
サ２１が、ワード線１０によって制御されるゲート電極
を有する読み出し用ＭＯＳトランジスタ２０を介してｂ
ｉｔ（ビ・ｌト線）に接続されている。

次に、−例としてメモリセル１からの情報を読み出す場
合の回路動作を説明する。まず、ワード線１０が選択さ
れ、メモリセル１内の読み出し用ＭＯＳトランジスタ２
０が導通し信号電荷がビット線ｂｉｔｌに読み出される
。その結果ビット線対ｂｉｔｌとｂｉｔｌの間に微小な
電位差が生じる。これをセンスアンプＳＡＩで増幅し、
デコーダーにより指定されるＭＯＳ）−ランジスタ３１
．４１を介して各々データ線り、ちに信号電圧が読み出
されることになる。

発明が解決しようとする問題点 以上のような従来の構成をとると次のような間組点を生
じる。

メモリセル１．２，３．・・・、ｉが高密度１ヒするく
つれ、センスアンプＳＡ１．ＳＡ２．ＳＡ３、・・・、
ＳＡｉのＹ方向のピッチ（第３図中の）ＳＡｙが小さく
なっていき、比較的占有面積の大きいが十分安定な動作
をするセンスアンプＳＡｌ、ＳＡ２．ＳＡ３．　　・・
・、ＳＡｉをこのピ・ソチ中に収めることが困錐になる
。また、半導体メモリに要求される記憶容量が増大する
につれ１つのピント線ｂｉｔ１．ｂｉｔｌ、ｂｉｔ２．
ｂｉｔ２．ｂｉｔ３．ｂｉｔ３．　　・・・ｂｉｔｉ。

ｂｉｔｉに接続されるメモリセル１，２，３．　　・・
・、ｉの数は増大し、そのためビット線容量の増大を招
き結果的にメモリ全体の動作余裕を低下させてしまう、
なぜなら、メモリセル１，２，３゜・・・、ｉから信号
電荷がビット線ｂｉｔｌ、ｂｉｔｌ、ｂｉｔ、２．ｂｉ
ｔ２．ｂｉｔ３．ｂｉｔ３、・・・ｂｉｔｉ、ｂｉｔｉ
に読み込まれ場合、ビット線審ＪＬ（Ｃｂｉｔ）とメモ
リセル内の信号蓄積用コンデンサの容量（Ｃｓ）との比
Ｃｂｉｔ、／　Ｃｓが増大するほどビット線間に生じる
電位差が小さくなるからである９ そこで従来はこの比Ｃｂｉｔ／Ｃｓを減少させるために
、ビット線ｂｉｔｌ、ｂｉｔ１．ｂｉｔ２、ｂｉｔ２．
ｂｉｔ３．ｂｉｔ３．　　・・・ｂｉｔｉ、ｂｉｔｉを
分割する必要があるわけであるが、第５図に示すように
メモリセルアレイｉＬ。

ｉＲをビット線方向に垂直に複数分割して、この分割さ
れたサブアレイｉ毎にコラムデコーダｉを設けて各々独
立にデコードを行うものである。

しかしながら、このような構成ではコラムデコーダをサ
ブアレイｉ毎に設けるためにチップサイズが大きくなる
とゆう問題点がある４この点に関して更に以下で考察を
加える。

第５図において、ビット線に平行な方向をＸ方向、ビッ
ト線に垂直つまりワード線に平行な方向をＸ方向とする
。コラムデコーダｉのＸ方向の大きさをＣ０Ｌｘ、セン
スアンプのＸ方向の大きさをＳ　、Ａ　ｘ、またサブア
レイｉに分割する際の分割数をＮとするにの分割では、
その分割数が１即ち分割しない場合に比べてチップサイ
ズがＸ方向に、 Δｘ＝　（ＣＯＬＸ＋２ＳＡＸ）　＠（Ｎ−１）−たけ
増加することになる。

また、各サブアレイｉの中間にコラムデコーダｉを配置
した場合はビット線の分割数Ｍｂとサブアレイｉの分割
数Ｎとの間には Ｎ＝（１／２）Ｍｂ なる関１系がある。

従って、（１）式は以下のようになる。

Δｘ＝　（Ｃ０Ｌｘ＝２９Ａｘ）　・ｆ　（１／２＞Ｍ
ｂ−１１−−−（１）　’ これかられかるように、Ｘ方向の増加分；ΔＸの要因と
して（１７’　２　＞　−ＣＯＬ　ｘ　−Ｍ　ｂがある
ためにビット線を分割すればする程チップ面積の増大が
著しいことになる。

第６図にこのＸ方向の増加分：ΔＸとビット線の分割数
Ｍｂの関１系を示す。

ここで Ｃ０Ｌｘ＝２５ ＳＡｘ　　＝ｓ と仮定して、特に−例として４　Ｍ　Ｄ　Ｆｊ　Ａ　Ｍ
相当のメモリセルの場合を考え、５＝１５０μｍとして
概略計算したものをＹＲとして同図右側の軸に示したに れかられかるように、ビット線の分割数Ｍｂが１６以上
の時はその増加分；ΔＸが３ｍｍ以上にもなり、従来の
構成のメモリでは極めて重大な問題点となる。

本発明はこのような問題点に鑑みてなされたちので、新
規なメモリ構成を有し、極めて高密度、高速でかつ低消
費電力な半導体記憶装置を提案するらのである。

問題点を解決するための手段 本発明は、ビット線を介してメモリセルの電位を検出す
るセンスアンプと、このセンスアンプを対向して複数個
もうけ、各々前記センスアンプからの一対の相補出力り
、Ｄを各々読みだしトランジスタを介して一対の副ビッ
ト線対に接続し、この副ビット線対が中間アンプに接続
され、この中間アンプの相補出力Ａ、Ａが各々スイッチ
ングトランジスタを介して各々データ線に接続されてな
ることを特徴とする半導体記憶装置である。

作用 各ビット線からの電位を検出するセンスアンプを対向し
て複数個配置することにより、センスアンプのピッチを
確保することが出来る。

また、このセンスアンプからの信号を読み出しトランジ
スタを介して副ビット線に接続することにより、ビット
線の容易な分割を可能とすることが出来る。従って、一
つのビット線に接続されるメモリセル数を少なくし、ビ
ット線容量の低減をはかり高密度化に伴うリフレッシュ
時開、読み出し時間の低下および低消費電力化をおこな
うものであろう 実施例 第１図に本発明の第１の実施例におけろ半導体記憶装置
の要部回路図を示す。メモリセルアレイの第１の配線層
からなるビ・ソト線１とＴ、２とヲ、３と３、ｉと１は
各々メモリセルアレイの両側に配置されたセンスアンプ
ＳＡ１、ＳＡ２、Ｓ　Ａ　３、ＳＡｉに交互に接続され
ている。さらに、この隣接する２対のビット線１と了お
よびビット線２と２は、２つのセンスアンプＳＡＩとセ
ンスアンプＳＡ２と各々読み出しトランジスタ部５ｏ、
５１を介して第２の配線層からなる１対の副ビｌト線Ｓ
ｌ、Ｓｌに接続されている。、ｔた、この１対の副ビッ
ト線ＳＬ、了は中間アンプＭＡＬに接続されている。

次に、この第１の実施例の回路動作について以下で説明
する。

一例として、メモリセルｃ１の情報を読み出す４　合＆
：　ハ、まｆワード線Ｗ１が選択されメモリセルＣ１内
のスイッチングトランジスタが導通し、信号電荷がビッ
ト線１に読み出され、その結果ビット線１とビット線１
の間に微小な電位差が生じ、これをセンスアンプＳＡＩ
で増幅する。

次に、このセンスアンプＳＡＩで増幅された信号電圧を
読み出しトランジスタ部５ｏを介して副ビット線対Ｓ１
．Ｓｌに読み出す。更に、これを中間アンプＭＡＬによ
りさらに増幅し、デコーダーにより指定されるＭＯＳト
ランジスタ３１．４１を介してデータ線り、Ｄに信号電
圧を読み出すう同様にメモリセルＣ２の情報を読み出す
場合は、読み出しトランジスタ部５１を介して副ビット
線対３１．ＳｌによりセンスアンプＳＡ２に送られ、そ
こでより増幅された信号電圧データ線り、Ｄに出力する
。

また、第２図にこの実施例におけるチップレイアウト図
の一例を示す。チップ内はｎコのブロックｂ１〜ｂｎに
分割されている。各ブロックは、第１図に示すようにメ
モリセルアレイおよび両側に配置されたセンスアンプと
読み出しトランジスタ部を含んでいる。３００は中間ア
ンプ群、４゜Ｏはコラムデーコーダ−を示す。

ｉ番目のプロ・ツクｂｉのメモリセルの信号を読み出そ
うとする場合、対応するワード線Ｗが選択され、信号電
荷がブロックｂｉのながのビ・ソト線に接続されたセン
スアンプのみが動作し、信号電圧を増幅する。この時、
池の１０ツクのセンスアンプは動作しない。これにより
読み出し動作時における瞬間電流の低減をはかっている
。ブロックｂｉのセンスアンプにより増幅された信号電
圧は。

ブロックｂｉの読み出しトランジスタ部を介して副ビッ
ト線に読み出され、第２図右方向に配置された中間アン
プ３００に転送され、更に増幅されたｆ＆、コラムデコ
ーダー４００により選択出方される。

以上本発明の第１の実施例の構成およびその回路動作に
ついて述べてきたわけであるが、次いでこの実施例の半
導（ホ）記憶装置の効果について従来のものと比較しな
がら述べる。

まず、第１の効果はセンスアンプＳＡｉのと・ソチを緩
和できるとゆ点にある。即ち、ビット線ｉ。

〒の左右にセンスアンプＳＡｉを設けるこトニヨリセン
スアンプビ／チをビット線ピッ千よりも大きく構成出来
る。このため、比較的占有面積は大きいが対称性の良い
高感度なセンスアンプを構成することが出来る。これに
よりメモリの高密度［ヒに伴う信号対雑音比（Ｓ　、／
　Ｎ　）の大幅な改善が図られる。

まな、第２の効果は分割されたメモリセルのサブアレイ
毎にコラムデコーダーを設ける必要がないとゆう点であ
る。このため、メモリセルの分割数が増加しても従来の
ように著しいチップサイズの増加を防ぐことが出来る。

更に、第３の効果はメモリ全体の高速［ヒが図られると
ゆう点である。この点について以下で詳、しく述べる。

まず、従来のメモリ構成ではなぜ高速動作が困難であっ
たかとゆう点を振りかえってみる。第３図に示される従
来の構成においてデータ線り、ＤにＭＯＳトランジスタ
３１．３２、・・・が多数接続されている。このためデ
ータ線り、Ｄの浮遊容量が大きくなる。この条件で、読
み出し動作は、メモリセルｉから読み出されたデータが
センスアンプＳＡｉによって増幅される。この増幅され
た電位が１Ｍ０３）ランジスタ３１．３２　・・のうち
のひとつを介してデータ線り、Ｄに読み出される。この
データ線り、Ｄへの読み出しは、実際にはデータ線り、
Ｄの電荷をメモリセルｉによりＭｏ３）ランジスタ３１
．３２・・・のうち一つとセンスアンプＳＡｉとを介し
て電源線あるいは接地線の電位にひきぬくことによって
行われる。

ここで、従来の構成では各サブアレイ毎にデータ線り、
Ｄの電荷を引き抜くＭＯＳトランジスタ３１．３２、・
・・を用意する必要がある７従って、面積的な制限から
このＭ　ＯＳ　）ランジスタ３１．３２、・・・　のサ
イズを大きくすることが出来ない。また、従来の構成で
は各サブアレイのセンスアンプＳＡｉは、読み出したメ
モリセルの再書き込みとデータ線の電荷の引き抜きの両
方を行つており、上述の制約のために実効的にデータ線
り、Ｄの電荷の引き抜きのための駆動能力が低下する。

即ち、従来のメモリの構成では浮遊容量の大きなデータ
線り、５の電荷を駆動能力の十分でないＭＯＳトランジ
スタ３１．３２、・・・とセンスアンプＳＡｉで駆動し
ており、高密度化に伴い高速動年金が極めて困難であっ
た。

そこで、次にこの第１の実施例の半導体記憶装置の場合
について考察する。

第１図に示される構成によれば、各サブアレイ毎に読み
出しトランジスタ３１．４１、・・・およびデータ線り
、Ｄを配置する必要がない。このためチップサイズにあ
まり影響を与えずに読み出しトランジスタ３１，４１、
・・・のサイズおよび中間アンプ〜τＡｉを構成するト
ランジスタのサイズを大きくすることが出来る。

また、データ線り、Ｄを複数対置方し、これによりデー
タ線り、Ｄの１対当りに接続される読み出しトランジス
タ３１．４１、・・・の数を減らし浮遊容量を小さくす
ることら可能である、而つて、面積効率の劣化をまねく
ことなくデータ線り。

Ｄを複数化することも従来の構成よりも容易となる。

更に、この実施例の池の重要な特徴の一つとして、メモ
リセルの再書き込みは各サブアレイのセンスアンプｉＬ
、ｉＲが行い、データ線電荷の引き抜きは副ビット線Ｓ
ｉ、Ｓｔの端に配置された中間アンプＭＡｉが行う。こ
のため、実効的なデータ線り、Ｄの電荷の引き抜きが中
間アンプＭ　Ａｉによって行われ、その駆動能力は従来
の構成をとった場合よりも格段に大きくできる。

即ち、この構成では、浮遊容量の小さなデータ線り、Ｄ
の電荷を駆動能力の高いＭｏ５ｔ〜ランジスタで駆動す
ることが可能となり高速な動作を容易に実現できる。

また、この実施例ではセンスアンプｉＬ、ｉＲから副ピ
ント線Ｓｔ、ＳＬにデータを転送する必要がある。しか
し、副ビット線Ｓｉ、Ｓｉに接続されている転送用の読
み出しトランジスタ部の数は従来の構成のメモリに比較
して少なく、また副ビット線３ｉ、Ｓｉは最も上層の配
線層を利用出来るために、この浮遊容量も小さくするこ
とが出来る。このため、センスアンプｉＬ、ｉＲから副
ビット線Ｓｉ、丁ゴへのデータ転送を極めて高速に行う
ことが出来、高密度化に伴うメモリセルの詠み出し書き
込み動作速度の低下をまねくことはない。

更に、第４の効果として、従来のメモリには極めて困難
であった超多重ビットの取り扱いを可能とした点である
。ここであえて超と言う言葉を使用したのは、従来、一
般に多重ビットと称されているのはせいぜい３２ビツト
あるいは６４ビツトであるのに比べ、ここでは５１２ビ
ツトや１０２４ビツトさえも取り扱い可能となるからで
ある。

第７図（ａ）は、従来の構成による多重ビットの汲いを
説明したものである。分割された各サブアレイ７１ｉ毎
にコラムデコーダー７２ｉを設けており、このため同図
の下方向にしかデータの転送を行うことができない。従
って、並列に下方向に出力できるデータ数はせいぜいサ
ブアレイ７１ｉの分割数の数倍程度であり、結局３２あ
るいは６４ビット程度が限度となる。

一方、本発明の実施例の場合は第７図（ｂ）に示される
ように、分割された各サブアレイの間にまたがって副ビ
ット線７３ｉ、７３ｉが設けられ、この副ビット線７３
ｉ、７３ｉの端に中間アンプ７４が配置されているもの
である。このため、副ビット線７３ｉ、７３ｉのデータ
を同図面上横方向に並列に複数個出力し、５１２あるい
は１０２４ビツトのデータの取り扱いが可能となる。

このような超多重ビットの取り汲いは、ＤＲＡＭの画像
用途など種々のＬＳＩへの今後の展開を考えるとき極め
て重要となってくる。従って、この点でも本発明のこの
実施例は非常に有用な半導体記憶装置を提供するもので
ある。

尚、上記実施例の展開の一つとして、第８図に示される
メモリセルの部分をオープンビットタイプ（ペアをなす
ビット線が共通のセンスアンプに対して左右に分かれて
いるもの）にしメモリセルの高密度化を図り、第１の実
施例のホールディノドビットタイブ（ペアをなすビット
線が共通のセンスアンプに対して上下に分かれているも
の〉があまり高密度なメモリセルの配置に適していない
点を補うことも十分考えられる。

次ぎに、本発明の第２の実施例における半導体記憶装置
内構成図を第９図に示す。メモリセルアレイの第１の配
線層からなるビット線１と１．２と２．３と３、・・・
ｉと１は各々メモリセルアレイの両側に配置されたセン
スアンプＳＡＩ、ＳＡ２、ＳＡ３、・・・ＳＡｉに交互
に接続されている。さらに、この隣接する４対のビ・ソ
ト線１と１．２と２．３と３．４と４に接続された４つ
のセンスアンプＳＡＩ、ＳＡ２、ＳＡ３とＳ　Ａ　４が
各々み出しトランジスタ部５１．５２．５３．５４を各
々介して第２の配線層からなる１対の副ビット線Ｓ１と
口に接続されている。さらに、この１対の副ビット線Ｓ
１と８１は中間アンプＭＡ１に接続された構成となって
いる。

即ち、第１の実施例とでは２対のビット線のピッチに対
して１対の副ビット線が構成されていたが、この第２の
実施例では４対のビット！！１．１．２．２．３．３．
４．４に対して１対の副ビット線Ｓ１．ＳＬが配置され
ている点が異なる。このように副ビット線のピッチを大
きくすることによって、副ビット線端により複雑で高度
な回路を接続することが可能となる９例えば、副ビット
線の電位検出における高感度アンプや振幅制限回路等が
考えられる。この点が、第１の実施例と異なるメリ・ソ
トである。

この第２の実施例の効果は、上述した以外は第１のもの
と完全に同じである。また、このように複数のピント線
に対して１対の副ビット線を割り当てることをは一般の
Ｎ対のビット線に対しても成り立つことはゆうまでもな
い。

発明の効果 以上本発明によれば、メモリセルアレイの両側にセンス
アンプを配置しているためにこのセンスアンプのピンチ
の十分な確保が容易となる。従って、安定な動作のセン
スアンプを比較的容易に構成するこたが可能となる。

また、副ビット線と読み出しトランジスタ部を設けたこ
とにより、と・ノド線を容易に多数に分割することが可
能となる、このため、各ビラ１〜線に接続されるメモリ
セルの数を減少せしめ、浮遊容量を小さくして極めて高
速な動作を可能とする。

また、ビット線の分割と読み出しトランジスタ部による
このビット線の切り放しにより、一部のブロックのみを
読み出すことが可能となり、瞬間電流の低減や低消費電
力１ヒが容易に実現できる。

つまり、本発明は非常に高密度で、それでいて高速で低
消費電力な半導体記憶装置を実現するもので工業上の価
値は極めて大きい。

【図面の簡単な説明】

第１図は、本発明の第１の実施例における半導体記憶装
置の要部回路図、第２図は、同実施例のチップレイアウ
ト図、第３図は、従来の半導体記憶装置の要部回路図、
第４図は、メモリセルの構成図、第５図は、従来の半導
体記憶装置のメモリセルアレイの分割図、第６図は、従
来の半導体記憶装置のアレイ分割数と分割によるチップ
サイズのＸ方向への増分の相関図、第７図（ａ）、（ｂ
）は、各々従来の半導体記憶装置の多重ビツトデータの
出力方法の説明図ならびに本発明の半導体記憶装置の多
重ビツトデータの出力方法の説明図、第８図は、本発明
のオーブンビットタイプのメモリセルを有する実施例の
要部回路図、第９図は、本発明の第２の実施例における
半導体記憶装置の要部回路図である。 ５Ａｉ−−−センスアンプ、　ｉ、ｉ−−一ビツト線、
ＳＬ、ＳＬ、Ｓ２．丁７−−−副ビット線、５０．５１
−−一読み出しトランジスタ部、Ｃ１，Ｃ２−−−メモ
リセル、ＭＡＩ、ＭＡ２−−一中間アンプ、Ｄｌ、Ｄｌ
−−−データ線、３１．４１−−−ＭＯ３＋−ランジス
タ。 代理人の氏名　弁理士　中尾敏男　はか１名第３図 第４図 第　６　図 第７図 ７３ノ番−１ヒν卜ｊ頗屹

Claims (2)

【特許請求の範囲】
1. （１）ビット線を介してメモリセルの電位を検出するセ
   ンスアンプと、このセンスアンプを対向して複数個もう
   け、各々前記センスアンプからの一対の相補出力Ｄ、＠
   Ｄ＠を各々読みだしトランジスタを介して一対の副ビッ
   ト線対に接続し、この副ビット線対が中間アンプに接続
   され、この中間アンプの相補出力Ａ、＠Ａ＠が各々スイ
   ッチングトランジスタを介して各々データ線に接続され
   てなることを特徴とする半導体記憶装置。
2. （２）ビット線と副ビット線が異なる配線層により形成
   されてなる特許請求の範囲第１項記載の半導体記憶装置
   。