KR920010822B1 - 반도체메모리장치 - Google Patents

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KR920010822B1 KR1019890013279A KR890013279A KR920010822B1 KR 920010822 B1 KR920010822 B1 KR 920010822B1 KR 1019890013279 A KR1019890013279 A KR 1019890013279A KR 890013279 A KR890013279 A KR 890013279A KR 920010822 B1 KR920010822 B1 KR 920010822B1
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아오이 죠이치
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다케다이 마사다카
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Abstract

내용 없음.

Description

반도체메모리장치
제1도는 본 발명의 실시예 1에 따른 반도체메모리장치의 회로구성도.
제2a도 및 제2b도는 제1도에 도시된 회로구성도중 셀어레이의 구성예를 모식적으로 나타낸 설명도.
제3도는 종래 반도체메모리장치의 1열분의 회로구성도.
제4도는 종래의 셀어레이의 구성예를 모식적으로 나타낸 설명도.
제5도는 종래 반도체메모리장치의 열을 4분할시킨 경우의 셀어레이의 구성예를 나타낸 설명도.
제6도는 본 발명의 구성을 일반화시킨 경우의 반도체메모리장치의 회로구성도.
제7도는 제6도에 도시된 회로구성도중 셀어레이의 형태를 모식적으로 나타낸 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
BLN,
Figure kpo00001
,BLN1,
Figure kpo00002
,BLN2,
Figure kpo00003
,BLN3,
Figure kpo00004
,BLN4,
Figure kpo00005
: 비트선쌍
WL1, WL2: 워드선 TRG1, TRG2, TRG3, TRG4: 전송게이트
SI/O,
Figure kpo00006
: 시리얼입출력선
[산업상의 이용분야]
본 발명은 반도체메모리장치에 관한 것으로, 특히 매트릭스형태의 셀어레이구성을 갖는 대용량 메모리장치로서 시리얼억세스기능(serial access 機能)을 갖춘 화상용 대용량메모리를 구성하는데 사용하기 알맞는 반도체메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
제3도는 종래 반도체메모리장치의 회로구성도로서, 특히 시리얼억세스기능을 갖춘 CMOS DRAM의 1열분의 회로을 나타낸 것이다. 이 제3도에서는 비트선등화회로라던지 충전회로등은 생략되어 있고 감지와 데이터전송에 관계되는 부분만이 도시되어 있는 바, 동도의 비트선상(BLN,
Figure kpo00007
)에는 서로 동수의 셀이 접속되어 있다. 여기서 VPL은 셀캐패시터의 고정전극이다. 미리 1/2VCC로 충전된 비트선쌍(BLN,
Figure kpo00008
)에 있어서는 워드선 WL1또는 WL2가 상승함으로써 셀의 내용이 한쪽 비트선에 출력되어 1/2VCC의 기준전위와 비교되고 감지증폭기에 의해 증폭되도록 되어 있다. 감지시에는 먼저 라인 (
Figure kpo00009
)이 하강한 다음 라인(SAP)이 상승하도록 되어 있는바, 비트선쌍(BLN,
Figure kpo00010
)에 충분히 전위차가 나타난 후 데이터를 독출하는 경우에는 선택된 열의 라인(CSL)이 상승하게 되어 데이터선(DQ,
Figure kpo00011
)에 데이터가 전송되게 된다.
한편, 시리얼데이터레지스터에 데이터를 전송해서 격납하는 경우에는 모든 열에 공통인 전송게이트(TRG)가 도통함으로써 데이타를 데이터레지스터로 전송할 수 있도록 되어 있는데, 전송사이클이외의 기간에는 전송게이트(TRG)가 L레벨이므로 이 전송게이트는 차단되게 되고, 외부로부터의 시리얼모드의 신호에 따라 시리얼게이트(SSL)가 순차적으로 상승하게 되므로 각 열에 부착되어 있는 데이터레지스터의 데이터를 순차시리얼입출력선(SI/O,
Figure kpo00012
)에 전송해서 출력하게 된다. 이와같이, 종래의 방법에서는 각 열마다 시리얼레지스터를 설치하여 열방향에서 시리얼억세스를 하도록 되어 있다.
그러나, 메모리의 대용량화가 진행되면서 열상호간의 피치가 작아져 시리얼레지스터의 시리얼부를 각 열마다 설치할 수 없게 되고, 또 셀용량차제도 작아지게 되는데 반해 비트선쌍(BLN,
Figure kpo00013
)의 용량은 시리얼부의 추가등으로 증대하게 된다. 즉, 시리얼레지스터의 시리얼부에 의해 열상호간의 피치가 결정되므로 패턴형성면에서 볼때 효율좋은 셀어레이를 구성할 수 없게 되고, 또 셀데이터의 독출량도 줄어들어 감지이득의 저하를 초래하게 된다.
[발명의 목적]
본 발명은 상기한 사정을 감안해서 발명된 것으로, 시리얼부가 패턴형성제약을 받지 않게 되어 열상호간이 좁은 피치가 되도록 셀어레이를 구성할 수 있게 되고, 또 셀용량에 대한 비트선용량이 작아져 감지이득이 향상되도록 된 반도체메모리장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 실시예 1에 따른 반도체메모리장치는, 복수의 메모리셀이 매트릭스형태로 배치되어 있으면서 행어드레스에 의해 상기 메모리셀중 행방향으로 배열된 메모리열이 선택되고 열어드레스에 의해 상기 메모리셀중 열방향으로 배열된 메모리열이 선택되어 그에 따라 상기 메모리셀이 선택되도록 된 반도체메모리장치에 있어서, 상기 하나의 열어드레스에 의해 선택되는 메모리열을 복수의 메모리열로 분할하는 복수메모리열선택수단과 선택된 복수의 메모리열중에서 하나의 메모리열을 선택하는 제1게이트수단을 구비하여 구성된다.
그리고, 상기 실시예 1을 더 구체화한 반도체메모리장치는, 복수의 메모리셀이 매트릭스형태로 배치되어 있으면서 행어드레스에 의해 상기 메모리셀중 행방향으로 배열된 메모리열이 선택되고 열어드레스에 의해 상기 메모리셀중 열방향으로 배열된 메모리열이 선택되어 그에 따라 상기 메모리셀이 선택되도록 된 반도체메모리장치에 있어서, 상기 하나의 열어드레스에 의해 선택되는 메모리열을 복수의 메모리열로 분할하는 복수메모리열선택수단과, 선택된 복수의 메모리열중에서 하나의 메모리열을 선택하는 제2게이트수단, 이 제2게이트수단에 의해 선택된 메모리열중 상기 행어드레스에 의해 선택된 메모리셀의 데이터를 격납하고 출력하기 위해 상기 하나의 열어드레스에 의해 선택되는 상기 복수의 메모리열을 1조로 해서 각조마다 레지스터 수단을 구비하여 구성된다.
[작용]
상기와 같이 구성된 실시예 1및 이 실시예 1을 더 구체화한 반도체메모리장치에 있어서는, 하나의 열어드레스에 의해 복수의 메모리열이 선택되고, 복수의 메모리열중 하나가 제1게이트수단 또는 제2게이트수단에 의해 선택되도록 되어 있는 바, 본 발명을 종래 하나의 열어드레스에 의해 하나의 메모리열이 선택되는 경우와 비교해보면, 메모리셀수가 같을 경우 즉 본 발명에 있어서 하나의 열어드레스에 의해 선택되는 복수의 메모리열의 전메모리셀수가 종래 하나의 열어드레스에 의해 선택되는 하나의 메모리열의 전메모리셀수가 같은 경우에는 본 발명에 따른 하나의 메모리열의 비트선길이는 하나의 열어드레스에 의해 몇개의 메모리열이 선택되도록 되어 있는가에 따라 짧아지므로 그만큼 비트선용량이 줄어 들게 된다. 따라서 셀용량에 대한 비트선용량이 작아져서 감지이득이 상승하게 된다.
또, 상기 실시예 1을 더 구체화한 반도체메모리장치에 있어서는, 하나의 열어드레스에 의해 복수의 메모리열이 선택되고, 선택된 복수의 메모리열중에서 하나의 메모리열이 선택되며, 선택된 하나의 메모리열중에서 하나의 메모리셀이 선택되도록 되어 있다. 이렇게 선택된 메모리셀의 데이터는 레지스터수단에 격납되고 출력되도록 되어 있다. 그리고, 상기 레지스터수단은 전메모리셀에 1:1로 대응되게 설치된 것은 아니고, 하나의 열어드레스에 의해 선택된 복수개의 메모리열을 1조로 해서 각조마다 설치되어 있다. 따라서, 레지스터수단의 갯수는 전메모리열에 1:1로 대응되게 설치된 경우에 비해 적어지게 되고 그에 따라 레지스터수단 및 그에 대응해서 형성되는 시리얼부에 따른 패턴형성제약을 받지 않고 가장 효율좋은 열상호간의 피치로 셀어레이를 형성할 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에 따른 반도체메모리장치에서는 메모리셀의 열을 등분할해서 그 각각의 열에 감지증폭기를 설치한 것을 한데 묶고, 그 한데 묶은 것을 단위로 이것에 시리얼회로를 하나씩 설치해서 다발로 된 열(Bundled Column)을 구성함으로써 하나의 워드선이 상승하게 되면 그 부분열의 각각에서 감지하도록 한 것으로서, 비트선의 길이를 등분할 수 만큼 짧게 해서 비트선용량을 줄여 시리얼부를 등분할수에 대응되는 큰 피치로 패턴화하고 있다.
즉, 제1도는 본 발명의 실시예 1에 따른 반도체메모리장치의 회로구성도로서, 종래의 비트선 2분할해서 그 각각에 감지증폭기를 설치하고 2개의 워드선군을 동일시해서 한데 묶어 놓은 것을 나타낸다. 그리고, 제1도의 구성에서는 비트선쌍(BLN1,
Figure kpo00014
; BLN2,
Figure kpo00015
)에 각각 동수의 비트셀이 접속되어 있다. 여기서 VPL은 셀캐시터의 고정전극이다. 미리 1/2VCC로 충전된 비트선쌍(BLN1,
Figure kpo00016
; BLN2,
Figure kpo00017
)에 있어서는 워드선 WL1또는 WL2가 상승함으로서 셀의 내용이 한쪽 비트선에 출력되어 1/2VCC의 기준전위와 비교되고 감지증폭기에 의해 증폭되도록 되어 있다. 감지시에는 먼저 라인(
Figure kpo00018
)이 하강한 다음 라인(SAP)이 상승하도록 되어 있는바, 비트선쌍(BLN1,
Figure kpo00019
, BLN2,
Figure kpo00020
)에 충분히 전위차가 나타난 후 데이타를 독출하는 경우에는 선택된 열의 라인(CSL1, CSL2)중 어느 한쪽이 상승하게 되어 데이터선(DQ,
Figure kpo00021
)에 데이터가 전송되게 된다. 여기서 비트선쌍(BLN1,
Figure kpo00022
, BLN2,
Figure kpo00023
)은 2개의 군을 분할하는 행어드레스(Am)의 차에 상당하기 때문에 당연히 라인(CSL1, CSL2)은 열어드레스외에 행어드레스(Am)에 의해서도 디코드되게 된다. 이와같이 디코드에 의해 부분열중에서 하나만이 데이터선(DQ,
Figure kpo00024
)에 접속되어 데이터가 독출되게 된다.
또, 시리얼계로의 데이터전송시에는 행어드레스(Am)의 차에 대응해서 모든 한데 묶인 열에 공통인 전송게이트(TR1, TR2)중 한쪽만 동작하게 되므로 부분열중에서 한쪽의 감지 데이터만이 데이터레지스터로 전송되어 격납되게 된다. 이 격납데이터는 외부로부터의 시리얼모드의 신호에 따라 시리얼게이트(SSL)가 순차적으로 동작함으로써 한데 묶인 열마다 순차시리얼입출력선(SI/O,
Figure kpo00025
)에 전송되어 출력되게 된다.
다음에는 본 실시예에 따른 셀어레이구성방법을 종래 방법과 비교하면서 설명한다.
제4도는 종래 셀어레이의 일례를 모식적으로 나타낸 설명도이다. 단, 워드선은 하나의 행어드레스를 제외하고는 모두 공통으로 디코드되는 2개의 군으로 분할된 상태로 도시되어 있는 바, 워드선수가 2n인 경우에는 워드선을 WL1…WLi…WLN과 WLn＋Wn＋1…WL2n의 2군으로 분할하고, 이것을 분할하는 어드레스를 Am으로 한다. 즉, 제1군과 제2군은 어드레스(Am)가 다른 것을 제외하고는 모두 같은 디코드방법을 취하고 있다. 제4도에서는 셀어레이의 중앙을 일점쇄선으로 나타냈는데 이것을 경계로 워드선군이 분할되게 된다.
이에 반해 본 발명에 따른 반도체메모리장치의 셀어레이의 형태는 제2a도에 나타낸 바와같이 제4도의 모식도와 비교해서 종횡비가 대략 4배로 되어 있는데, 이것을 종래의 형태에 가깝도록 한것이 제2b도이다. 즉, 제2a도의 일점쇄선으로 나타낸 셀어레이중앙부로부터 어레이를 2분할한 다음 좌우로 배열해서 배치하면 좋다. 이와같이 하면 종래의 메모리칩의 레이아우트를 대폭적으로 변경시킬 필요는 없다.
제6도는 이상의 구성을 일반화시켜 나타낸 반도체메모리장치의 회로구성도이고, 제7도는 제6도의 구성중 셀어레이의 형태를 나타낸 모식도로서 상기 구성은 종래의 열을 4등분해서 한데 묶어놓은 경우를 나타내고 있다. 이와같이 함으로써 비트선용량이 1/4로 줄어둘게 되어 시리얼계의 패턴도 종래보다 4배의 피치로 설계할 수 있게 된다. 제5도는 이 경우 종래의 셀어레이를 4분할한 형태를 나타낸 것으로서, 워드선군은 4개로 분할되고, 이들 군은 행어드레스인 Am과 An에 의해 구별되게 된다. 이들 워드선군을 동일시해서 열을 4등분한것을 한데 묶어놓은 것이 제6도이다. 그리고, 라인(CSL1∼CSL4)은 어드레스(Am, An)에 대해서 디코드되고, 전송게이트(TRG1∼TRG4)도 어드레스(Am, An)에 대응되게 된다. 제7도는 제2b도에 상당하는 셀어레이의 구성방법을 4개의 열을 한데 묶어놓은 경우에 대해서 나타낸 것이다. 더욱이, 2n등분하는 일반적인 경우에 대해서도 마찬가지로 구성된다.
이상과 같이 종래의 것에 대해 열을 2n등분해서 각각에 감지증폭기를 설치하면 그 비트선용량은 1/2n이 되어 그만큼 감지이득이 향상되게 된다. 이들 비트선을 한데 묶음으로써 종래의 2n배의 피치로 시리얼계 데이타레지스터를 패턴화할 수 있으므로 시리얼계에 따라 열간의 피치가 결정되지 않기 때문에 최적한 셀사이즈를 이용할 수 있게 된다. 게다가 종래의 칩레이아우트를 대폭적으로 변경시키지 않고, 즉 칩의 종횡비를 크게 변화시키지 않고서도 셀레이아우트를 행할 수가 있게 된다.
[발명의 효과]
본 발명의 실시예 1 및 이 실시예 1을 더 구체화한 반도체메모리장치에 의하면, 하나의 열어드레스로 복수의 메모리열을 선택하고, 복수의 메모리열중에서 하나의 메모리열을 선택하도록 했기 때문에 각 메모리열에서의 비트선을 짧고 저용량의 것으로 해서 비트선용량의 메모리용량에 대한 비율을 작게 함으로써 감지이득을 크게 할 수 있게 된다.
상기 실시예 1을 더 구체화한 반도체메모리장치에 의하면 복수의 메모리열에 하나의 레지스터수단을 설치했으므로 하나의 메모리열에 하나의 레지스터수단을 설치한 경우에 비해 레지스터수단에 의한 패턴적인 제약을 받지 않게 되고, 열방향에서 고효율의 피치로 셀어레이를 구성할 수 있게 됨으로써 대용량화를 달성할 수 있게 된다.

Claims (2)

  1. 복수의 메모리셀이 매트릭스형태로 배치되어 있으면서 행어드레스에 의해 상기 메모리셀중에서 행방향으로 배열된 메모리열이 선택되고 열어드레스에 의해 상기 메모리셀중에서 열방향으로 배열된 메모리열이 선택되어 그에 따라 상기 메모리셀이 선택되도록 된 반도체메모리장치에 있어서, 상기 하나의 열어드레스에 의해 선택되는 메모리열을 복수의 메모리열로 분할하는 복수메모리열선택수단(SSL)과, 선택된 복수의 메모리열중에서 하나의 메모리열을 선택하는 제1게이트수단(TRG1, TRG2)이 구비된 것을 특징으로 하는 반도체메모리장치.
  2. 복수의 메모리셀이 매트릭스형태로 배치되어 있으면서 행어드레스에 의해 상기 메모리셀중에서 행방향으로 배열된 메모리열이 선택되고 열어드레스에 의해 상기 메모리셀중에서 열방향으로 배열된 메모리열이 선택되어 그에 따라 상기 메모리셀이 선택되도록 된 반도체메모리장치에 있어서, 상기 하나의 열어드레스에 의해 선택된 메모리열을 복수의 메모리열로 분할하는 복수메모리열선택수단(WL1, WL2)과, 선택된 복수의 메모리열중에서 하나의 메모리열을 선택하는 제2게이트수단(전송게이트), 이 제2게이트수단에 의해 선택된 메모리셀의 데이터를 격납하고 출력하기 위해 상기 하나의 열어드레스에 의해 선택되는 상기 복수의 메모리열을 1조로 해서 각조마다 설치되는 레지스터수단(데이터레지스터)이 구비된 것을 특징으로 하는 반도체메모리장치.
KR1019890013279A 1988-09-13 1989-09-12 반도체메모리장치 KR920010822B1 (ko)

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