JPH07122989B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07122989B2 JPH07122989B2 JP3041316A JP4131691A JPH07122989B2 JP H07122989 B2 JPH07122989 B2 JP H07122989B2 JP 3041316 A JP3041316 A JP 3041316A JP 4131691 A JP4131691 A JP 4131691A JP H07122989 B2 JPH07122989 B2 JP H07122989B2
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- JP
- Japan
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- memory cell
- bit line
- capacitor
- semiconductor memory
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- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に直列接続された複数のＭＯＳトランジスタとそ
れらの各一端にそれぞれ一端が接続された情報記憶用の
キャパシタを備えたダイナミック型メモリセルのアレイ
を有するダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）において、メモリセルから時系列で読み出される
情報を一時格納する格納手段に関する。
り、特に直列接続された複数のＭＯＳトランジスタとそ
れらの各一端にそれぞれ一端が接続された情報記憶用の
キャパシタを備えたダイナミック型メモリセルのアレイ
を有するダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）において、メモリセルから時系列で読み出される
情報を一時格納する格納手段に関する。
【０００２】
【従来の技術】従来のＤＲＡＭのメモリセルは、１個の
トランジスタと１個のキャパシタで構成されており、Ｒ
ＡＭのメモリセルとしては最小の面積で設計できる。従
って、ＤＲＡＭは、半導体ＲＡＭの中で常に最も高い集
積度が達成されてきた。そして、その集積度の向上は、
パターンの微細化やキャパシタ絶縁膜の薄膜化、さらに
は、メモリセルの構造的な工夫（例えばトレンチキャパ
シタセルやスタックトキャパシタセルのような３次元的
な構造）によって努力がなされてきた。
トランジスタと１個のキャパシタで構成されており、Ｒ
ＡＭのメモリセルとしては最小の面積で設計できる。従
って、ＤＲＡＭは、半導体ＲＡＭの中で常に最も高い集
積度が達成されてきた。そして、その集積度の向上は、
パターンの微細化やキャパシタ絶縁膜の薄膜化、さらに
は、メモリセルの構造的な工夫（例えばトレンチキャパ
シタセルやスタックトキャパシタセルのような３次元的
な構造）によって努力がなされてきた。
【０００３】しかし、近年、パターンの微細化は、光に
よる露光の限界に近づき、そのテンポは鈍っており、ま
た、複雑な構造のメモリセルは製造プロセスが大幅に複
雑になり、歩留りの低下を招き易いので、同様な手法を
今後とも取り続けることは困難を極めるものと予想され
る。しかも、ＤＲＡＭのビット単価（１ビット当りの値
段）低減の要求はますます強くなってきている。
よる露光の限界に近づき、そのテンポは鈍っており、ま
た、複雑な構造のメモリセルは製造プロセスが大幅に複
雑になり、歩留りの低下を招き易いので、同様な手法を
今後とも取り続けることは困難を極めるものと予想され
る。しかも、ＤＲＡＭのビット単価（１ビット当りの値
段）低減の要求はますます強くなってきている。
【０００４】一方、回路的な工夫で１個のメモリセルに
多値を記憶させることによって１セル当り２ビット以上
の情報を記憶させようとするアプローチもある（文献；
1985ISSCC Digest of Tech.Papers," A 16-Levels/cell
Dynamic Memory " pp.246-247)。
多値を記憶させることによって１セル当り２ビット以上
の情報を記憶させようとするアプローチもある（文献；
1985ISSCC Digest of Tech.Papers," A 16-Levels/cell
Dynamic Memory " pp.246-247)。
【０００５】しかし、この方法は、記憶保持、速度、周
辺回路の複雑さなどの点が障害になり、実用にはほど遠
い状態である。
辺回路の複雑さなどの点が障害になり、実用にはほど遠
い状態である。
【０００６】このような事情に鑑み、本願発明者は、例
えば図２３あるいは図２４に示すような新しい構成のダ
イナミック型メモリセルを提案した（本願出願人に係る
特願平２−１０４５７６号出願）。このメモリセルは、
複数のＭＯＳトランジスタＱ1 〜Ｑ4 が直列接続され、
その各一端にそれぞれ情報記憶用のキャパシタＣ1 〜Ｃ
4 の一端が接続されてなり、既存の製造プロセスで、あ
るいは、製造プロセスは変えても微細化を伴わずに、従
来の１トランジスタ・１キャパシタ型のセルを用いたＤ
ＲＡＭよりも高い集積度を実現でき、ビット単価を大幅
に低減することができる。
えば図２３あるいは図２４に示すような新しい構成のダ
イナミック型メモリセルを提案した（本願出願人に係る
特願平２−１０４５７６号出願）。このメモリセルは、
複数のＭＯＳトランジスタＱ1 〜Ｑ4 が直列接続され、
その各一端にそれぞれ情報記憶用のキャパシタＣ1 〜Ｃ
4 の一端が接続されてなり、既存の製造プロセスで、あ
るいは、製造プロセスは変えても微細化を伴わずに、従
来の１トランジスタ・１キャパシタ型のセルを用いたＤ
ＲＡＭよりも高い集積度を実現でき、ビット単価を大幅
に低減することができる。
【０００７】即ち、図２３に示したメモリセルは、直列
接続されたトランジスタＱ1 〜Ｑ4 群を所定の順序でオ
ン／オフ制御することにより、各キャパシタＣ1 〜Ｃ4
の記憶情報を複数のトランジスタの直列接続の一端（第
１の読み出し／書込みノードＮ1 ）に近い側のキャパシ
タＣ1から各キャパシタＣ1 〜Ｃ4 の記憶情報を第１の
読み出し／書込みノードＮ1 に順次読み出し、第１の読
み出し／書込みノードＮ1 に遠い側のキャパシタＣ4 か
ら各キャパシタＣ4 〜Ｃ1 に第１の読み出し／書込みノ
ードＮ1 の情報を順次書込むことが可能になる。
接続されたトランジスタＱ1 〜Ｑ4 群を所定の順序でオ
ン／オフ制御することにより、各キャパシタＣ1 〜Ｃ4
の記憶情報を複数のトランジスタの直列接続の一端（第
１の読み出し／書込みノードＮ1 ）に近い側のキャパシ
タＣ1から各キャパシタＣ1 〜Ｃ4 の記憶情報を第１の
読み出し／書込みノードＮ1 に順次読み出し、第１の読
み出し／書込みノードＮ1 に遠い側のキャパシタＣ4 か
ら各キャパシタＣ4 〜Ｃ1 に第１の読み出し／書込みノ
ードＮ1 の情報を順次書込むことが可能になる。
【０００８】これに対して、図２４に示したメモリセル
は、複数のトランジスタＱ1 〜Ｑ4 の直列接続の他端と
第２の読み出し／書込みノードＮ2 との間にさらにＭＯ
ＳトランジスタＱ5 を接続しており、これらの直列接続
されたトランジスタ群を所定の順序でオン／オフ制御す
ることにより、第１の読み出し／書込みノードＮ1 に近
い側のキャパシタＣ1 から各キャパシタＣ1 〜Ｃ4 の記
憶情報を第１の読み出し／書込みノードＮ1 に順次読み
出し、第１の読み出し／書込みノードＮ1 に近い側のキ
ャパシタＣ1 から各キャパシタＣ1 〜Ｃ4 に第２の読み
出し／書込みノードＮ2 の情報を順次書込むことが可能
になる。この場合、直列接続されたトランジスタ群のオ
ン／オフ制御の順序を上記とは逆にすれば、第２の読み
出し／書込みノードＮ2 に近い側のキャパシタＣ4 から
各キャパシタＣ4 〜Ｃ1 の記憶情報を第２の読み出し／
書込みノードＮ2 に順次読み出し、第２の読み出し／書
込みノードＮ2 に近い側のキャパシタＣ4 から各キャパ
シタＣ4 〜Ｃ1 に第１の読み出し／書込みノードＮ1 の
情報を順次書き込むことが可能になる。
は、複数のトランジスタＱ1 〜Ｑ4 の直列接続の他端と
第２の読み出し／書込みノードＮ2 との間にさらにＭＯ
ＳトランジスタＱ5 を接続しており、これらの直列接続
されたトランジスタ群を所定の順序でオン／オフ制御す
ることにより、第１の読み出し／書込みノードＮ1 に近
い側のキャパシタＣ1 から各キャパシタＣ1 〜Ｃ4 の記
憶情報を第１の読み出し／書込みノードＮ1 に順次読み
出し、第１の読み出し／書込みノードＮ1 に近い側のキ
ャパシタＣ1 から各キャパシタＣ1 〜Ｃ4 に第２の読み
出し／書込みノードＮ2 の情報を順次書込むことが可能
になる。この場合、直列接続されたトランジスタ群のオ
ン／オフ制御の順序を上記とは逆にすれば、第２の読み
出し／書込みノードＮ2 に近い側のキャパシタＣ4 から
各キャパシタＣ4 〜Ｃ1 の記憶情報を第２の読み出し／
書込みノードＮ2 に順次読み出し、第２の読み出し／書
込みノードＮ2 に近い側のキャパシタＣ4 から各キャパ
シタＣ4 〜Ｃ1 に第１の読み出し／書込みノードＮ1 の
情報を順次書き込むことが可能になる。
【０００９】また、直列接続されたトランジスタ群の両
端のトランジスタＱ1、Ｑ5 を選択的に使用するように
スイッチ制御し、直列接続されたトランジスタ群を所定
の順序でオン／オフ制御することにより、メモリセルと
第１の読み出し／書込みノードＮ1 または第２の読み出
し／書込みノードＮ2との間で選択的に情報のやりとり
を行うことが可能になる。
端のトランジスタＱ1、Ｑ5 を選択的に使用するように
スイッチ制御し、直列接続されたトランジスタ群を所定
の順序でオン／オフ制御することにより、メモリセルと
第１の読み出し／書込みノードＮ1 または第２の読み出
し／書込みノードＮ2との間で選択的に情報のやりとり
を行うことが可能になる。
【００１０】ところで、ＤＲＡＭの記憶情報は破壊読み
出しされるのが特徴であり、常に再書込みする必要があ
る。しかし、図２３あるいは図２４に示したメモリセル
は、１つのメモリセル内のキャパシタの読み出し、書込
みの順序が規定されるので、任意のキャパシタについて
みると、記憶情報を読み出した直後に再書込みすること
は許されない。即ち、任意のキャパシタからの読み出し
に続く同一セル内の他のキャパシタからの読み出しを待
たないと、再書込みすることができない。従って、図２
３あるいは図２４に示したメモリセルを使用するＤＲＡ
Ｍにおいては、メモリセルから必要な読み出しが終了し
た後に順に再書込み（あるいは書込み）する必要がある
ので、メモリセルから時系列で読み出される情報を一時
格納する格納手段が必要になる。
出しされるのが特徴であり、常に再書込みする必要があ
る。しかし、図２３あるいは図２４に示したメモリセル
は、１つのメモリセル内のキャパシタの読み出し、書込
みの順序が規定されるので、任意のキャパシタについて
みると、記憶情報を読み出した直後に再書込みすること
は許されない。即ち、任意のキャパシタからの読み出し
に続く同一セル内の他のキャパシタからの読み出しを待
たないと、再書込みすることができない。従って、図２
３あるいは図２４に示したメモリセルを使用するＤＲＡ
Ｍにおいては、メモリセルから必要な読み出しが終了し
た後に順に再書込み（あるいは書込み）する必要がある
ので、メモリセルから時系列で読み出される情報を一時
格納する格納手段が必要になる。
【００１１】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決すべくなされたもので、直列接続された複数の
ＭＯＳトランジスタとそれらの各一端にそれぞれ一端が
接続された情報記憶用のキャパシタを備えたダイナミッ
ク型メモリセルから時系列で読み出される情報を一時格
納する格納手段を具備し、既存の製造プロセスで、ある
いは、製造プロセスは変えても微細化を伴わずに、従来
の１トランジスタ・１キャパシタ型のセルを用いたＤＲ
ＡＭよりも格段に高い集積度を実現でき、ビット単価を
大幅に低減することができる半導体記憶装置を提供する
ことを目的とする。
点を解決すべくなされたもので、直列接続された複数の
ＭＯＳトランジスタとそれらの各一端にそれぞれ一端が
接続された情報記憶用のキャパシタを備えたダイナミッ
ク型メモリセルから時系列で読み出される情報を一時格
納する格納手段を具備し、既存の製造プロセスで、ある
いは、製造プロセスは変えても微細化を伴わずに、従来
の１トランジスタ・１キャパシタ型のセルを用いたＤＲ
ＡＭよりも格段に高い集積度を実現でき、ビット単価を
大幅に低減することができる半導体記憶装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明は、各ゲートが対
応して複数のワード線に接続され、直列接続された複数
のＭＯＳトランジスタとそれらの各一端にそれぞれ一端
が接続された情報記憶用のキャパシタを備えたダイナミ
ック型メモリセルのアレイと、上記メモリセルから時系
列で情報が読み出されるビット線と、上記ビット線に接
続され、このビット線に読み出される情報を一時格納す
る複数ビット情報格納手段とを具備したことを特徴とす
る。
応して複数のワード線に接続され、直列接続された複数
のＭＯＳトランジスタとそれらの各一端にそれぞれ一端
が接続された情報記憶用のキャパシタを備えたダイナミ
ック型メモリセルのアレイと、上記メモリセルから時系
列で情報が読み出されるビット線と、上記ビット線に接
続され、このビット線に読み出される情報を一時格納す
る複数ビット情報格納手段とを具備したことを特徴とす
る。
【００１３】上記格納手段は、上記メモリセル１個当り
のキャパシタ数より１個少ないまたは上記キャパシタ数
と同数の格納エレメントを有するレジスタ、あるいは、
上記メモリセル１個当りのキャパシタ数と同数のビット
線センスアンプを用いることができる。
のキャパシタ数より１個少ないまたは上記キャパシタ数
と同数の格納エレメントを有するレジスタ、あるいは、
上記メモリセル１個当りのキャパシタ数と同数のビット
線センスアンプを用いることができる。
【００１４】
【作用】メモリセルの一端側に近い側のキャパシタから
順に各キャパシタの記憶情報をビット線に読み出すと共
に記憶情報を格納手段に格納し、上記メモリセルの一端
側に遠い側あるいは近い側のキャパシタから順に各キャ
パシタに上記ビット線の情報を書込むことが可能にな
る。
順に各キャパシタの記憶情報をビット線に読み出すと共
に記憶情報を格納手段に格納し、上記メモリセルの一端
側に遠い側あるいは近い側のキャパシタから順に各キャ
パシタに上記ビット線の情報を書込むことが可能にな
る。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１６】図１は、図２３に示したようなメモリセル
のアレイを有する第１実施例に係るＤＲＡＭの１カラム
を抜き出し、説明の簡単化のため、相補的なビット線Ｂ
Ｌ、／ＢＬと、１個のメモリセルＭＣと、ビット線セン
スアンプＳＡと、メモリセルＭＣから時系列で読み出さ
れる情報を一時格納するレジスタＲＥＧとを示してい
る。
のアレイを有する第１実施例に係るＤＲＡＭの１カラム
を抜き出し、説明の簡単化のため、相補的なビット線Ｂ
Ｌ、／ＢＬと、１個のメモリセルＭＣと、ビット線セン
スアンプＳＡと、メモリセルＭＣから時系列で読み出さ
れる情報を一時格納するレジスタＲＥＧとを示してい
る。
【００１７】上記メモリセルＭＣは、第１の読み出し／
書込みノードＮ1 にドレインが接続された第１のＭＯＳ
トランジスタＱ1 と、この第１のＭＯＳトランジスタＱ
1 のソース側に直列接続された１個以上（本例では３
個）の第２のＭＯＳトランジスタＱ2 〜Ｑ4 と、これら
の４個のトランジスタＱ1 〜Ｑ4 の各ソースにそれぞれ
一端が接続された情報記憶用のキャパシタＣ1 〜Ｃ4 と
からなり、本例では４ビットのメモリセルを示してい
る。上記４個のトランジスタＱ1 〜Ｑ4 の各ゲートは対
応してワード線ＷＬ1 〜ＷＬ4 に接続されており、上記
第１の読み出し／書込みノードＮ1 は一方のビット線Ｂ
Ｌに接続されており、上記キャパシタＣ1 〜Ｃ4 の各他
端は例えば同じキャパシタプレート電位ＶPLに接続され
ている。
書込みノードＮ1 にドレインが接続された第１のＭＯＳ
トランジスタＱ1 と、この第１のＭＯＳトランジスタＱ
1 のソース側に直列接続された１個以上（本例では３
個）の第２のＭＯＳトランジスタＱ2 〜Ｑ4 と、これら
の４個のトランジスタＱ1 〜Ｑ4 の各ソースにそれぞれ
一端が接続された情報記憶用のキャパシタＣ1 〜Ｃ4 と
からなり、本例では４ビットのメモリセルを示してい
る。上記４個のトランジスタＱ1 〜Ｑ4 の各ゲートは対
応してワード線ＷＬ1 〜ＷＬ4 に接続されており、上記
第１の読み出し／書込みノードＮ1 は一方のビット線Ｂ
Ｌに接続されており、上記キャパシタＣ1 〜Ｃ4 の各他
端は例えば同じキャパシタプレート電位ＶPLに接続され
ている。
【００１８】前記レジスタＲＥＧは、上記メモリセルＭ
Ｃのキャパシタ数（ビット数）より１個少ない、また
は、メモリセルＭＣのキャパシタ数と同数の格納エレメ
ントを有する。ここで、メモリセルＭＣのキャパシタ数
より１個少ない３エレメントのレジスタの構成例を、図
２、図３、図４に示し、図４のレジスタの個々の格納エ
レメントの構成例を、図５、図６に示している。
Ｃのキャパシタ数（ビット数）より１個少ない、また
は、メモリセルＭＣのキャパシタ数と同数の格納エレメ
ントを有する。ここで、メモリセルＭＣのキャパシタ数
より１個少ない３エレメントのレジスタの構成例を、図
２、図３、図４に示し、図４のレジスタの個々の格納エ
レメントの構成例を、図５、図６に示している。
【００１９】図２に示すレジスタは、それぞれ１トラン
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが３個（第１エレメント
ＲＥＧ1 〜第３エレメントＲＥＧ3 ）用いられ、各エレ
メントのトランジスタの一端が一方のビット線ＢＬ（ま
たは／ＢＬ）に接続され、各エレメントのトランジスタ
のゲートが対応して制御信号線ＲＬ1 〜ＲＬ3 に接続さ
れており、各エレメントのキャパシタＲＣ1 〜ＲＣ3 の
各他端が例えば同じキャパシタプレート電位ＶPLに接続
されている。
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが３個（第１エレメント
ＲＥＧ1 〜第３エレメントＲＥＧ3 ）用いられ、各エレ
メントのトランジスタの一端が一方のビット線ＢＬ（ま
たは／ＢＬ）に接続され、各エレメントのトランジスタ
のゲートが対応して制御信号線ＲＬ1 〜ＲＬ3 に接続さ
れており、各エレメントのキャパシタＲＣ1 〜ＲＣ3 の
各他端が例えば同じキャパシタプレート電位ＶPLに接続
されている。
【００２０】図３に示すレジスタは、図２に示した第１
エレメントＲＥＧ1 〜第３エレメントＲＥＧ3 の一部
（本例では第１、第３エレメント）のトランジスタの一
端が一方のビット線ＢＬ（または／ＢＬ）に接続され、
残りのエレメント（本例では第２エレメント）のトラン
ジスタの一端が他方のビット線／ＢＬ（またはＢＬ）に
接続され、各エレメントのトランジスタのゲートが対応
して制御信号線ＲＬ1 〜ＲＬ3 に接続されており、各エ
レメントのキャパシタＲＣ1 〜ＲＣ3 の各他端が例えば
同じキャパシタプレート電位ＶPLに接続されている。
エレメントＲＥＧ1 〜第３エレメントＲＥＧ3 の一部
（本例では第１、第３エレメント）のトランジスタの一
端が一方のビット線ＢＬ（または／ＢＬ）に接続され、
残りのエレメント（本例では第２エレメント）のトラン
ジスタの一端が他方のビット線／ＢＬ（またはＢＬ）に
接続され、各エレメントのトランジスタのゲートが対応
して制御信号線ＲＬ1 〜ＲＬ3 に接続されており、各エ
レメントのキャパシタＲＣ1 〜ＲＣ3 の各他端が例えば
同じキャパシタプレート電位ＶPLに接続されている。
【００２１】図４に示すレジスタは、それぞれビット線
対ＢＬ、／ＢＬに接続されると共に対応して制御信号線
ＲＬ1 〜ＲＬ3 に接続される第１エレメントＲＥＧ1 〜
第３エレメントＲＥＧ3 が用いられている。
対ＢＬ、／ＢＬに接続されると共に対応して制御信号線
ＲＬ1 〜ＲＬ3 に接続される第１エレメントＲＥＧ1 〜
第３エレメントＲＥＧ3 が用いられている。
【００２２】図４中の各エレメントは、図５に示すよう
に、例えば抵抗負荷を有するフリップフロップ回路と２
個のトランスファゲートとからなるスタティック型メモ
リセル（ＳＲＡＭセル）を用いたり、図６に示すよう
に、２個のトランジスタの間に１個のキャパシタが接続
された２トランジスタ・１キャパシタのダイナミック型
メモリセル（文献； Y.Ohta,et al "A Novel Memory C
ell Architecture for High-Density DRAMs" 1989 Sym
posium on VLSI Circuits, Digest of TechnicalPaper
s,pp.101-102,May 1989 ）を用いることができる。
に、例えば抵抗負荷を有するフリップフロップ回路と２
個のトランスファゲートとからなるスタティック型メモ
リセル（ＳＲＡＭセル）を用いたり、図６に示すよう
に、２個のトランジスタの間に１個のキャパシタが接続
された２トランジスタ・１キャパシタのダイナミック型
メモリセル（文献； Y.Ohta,et al "A Novel Memory C
ell Architecture for High-Density DRAMs" 1989 Sym
posium on VLSI Circuits, Digest of TechnicalPaper
s,pp.101-102,May 1989 ）を用いることができる。
【００２３】図７のタイミング波形は、図１のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
1 〜ＷＬ4 を図示のようなタイミングでオン／オフ制御
してトランジスタＱ1 〜Ｑ4 の順序でオン、トランジス
タＱ4 〜Ｑ1 の順序でオフさせるものとする。また、制
御信号線ＲＬ1 〜ＲＬ3 を図示のようなタイミングでオ
ン／オフ制御することにより、１回目は第１〜第３エレ
メントの順序で動作させ、２回目は第３〜第１エレメン
トの順序で動作させるものとする。また、ｔ1 はセンス
アンプＳＡを動作させるタイミング、ｔ2 はビット線対
ＢＬ、／ＢＬを所定の電位（例えば電源電位の１／２）
にプリチャージ・イコライズするタイミングを示してい
る。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
1 〜ＷＬ4 を図示のようなタイミングでオン／オフ制御
してトランジスタＱ1 〜Ｑ4 の順序でオン、トランジス
タＱ4 〜Ｑ1 の順序でオフさせるものとする。また、制
御信号線ＲＬ1 〜ＲＬ3 を図示のようなタイミングでオ
ン／オフ制御することにより、１回目は第１〜第３エレ
メントの順序で動作させ、２回目は第３〜第１エレメン
トの順序で動作させるものとする。また、ｔ1 はセンス
アンプＳＡを動作させるタイミング、ｔ2 はビット線対
ＢＬ、／ＢＬを所定の電位（例えば電源電位の１／２）
にプリチャージ・イコライズするタイミングを示してい
る。
【００２４】このような制御により、メモリセルＭＣの
第１の読み出し／書込みノードＮ1 （メモリセルＭＣが
接続されているビット線ＢＬ）に近い側のキャパシタＣ
1 から順に各キャパシタＣ1 〜Ｃ4 の記憶情報を上記ビ
ット線ＢＬに順次読み出すと共にキャパシタＣ1 〜Ｃ3
の記憶情報をレジスタＲＥＧに格納し、上記ビット線Ｂ
Ｌに遠い側のキャパシタＣ4 から順に各キャパシタＣ4
〜Ｃ1 に上記ビット線ＢＬの情報を順次書込むことが可
能になる。
第１の読み出し／書込みノードＮ1 （メモリセルＭＣが
接続されているビット線ＢＬ）に近い側のキャパシタＣ
1 から順に各キャパシタＣ1 〜Ｃ4 の記憶情報を上記ビ
ット線ＢＬに順次読み出すと共にキャパシタＣ1 〜Ｃ3
の記憶情報をレジスタＲＥＧに格納し、上記ビット線Ｂ
Ｌに遠い側のキャパシタＣ4 から順に各キャパシタＣ4
〜Ｃ1 に上記ビット線ＢＬの情報を順次書込むことが可
能になる。
【００２５】次に、上記動作を詳述する。いま、ビット
線対ＢＬ、／ＢＬがプリチャージ・イコライズされた状
態で、ワード線ＷＬ1 がオンになると、メモリセルＭＣ
のトランジスタＱ1 がオンになってキャパシタＣ1 の記
憶情報がトランジスタＱ1 を経てビット線ＢＬに読み出
され、ｔ1 のタイミングでセンスアンプＳＡが動作して
読み出し情報が電源振幅まで増幅される。次に、制御信
号線ＲＬ1 がオンになり、増幅されたキャパシタＣ1 の
記憶情報がレジスタＲＥＧの第１エレメントＲＥＧ1 に
格納された後に制御信号線ＲＬ1 がオフになる。次に、
ｔ2 のタイミングで再びビット線対ＢＬ、／ＢＬがプリ
チャージ・イコライズされる。そして、前記ワード線Ｗ
Ｌ1 がオンになったままの状態で、ワード線ＷＬ2 がオ
ンになると、メモリセルＭＣのトランジスタＱ2 がオン
になってキャパシタＣ2 の記憶情報がトランジスタＱ1
およびＱ2 を経てビット線ＢＬに読み出され、ｔ1 のタ
イミングでセンスアンプＳＡが動作して読み出し情報が
増幅される。次に、制御信号線ＲＬ2 がオンになり、増
幅されたキャパシタＣ2 の記憶情報がレジスタＲＥＧの
第２エレメントＲＥＧ2 に格納された後に制御信号線Ｒ
Ｌ2 がオフになる。同様な要領で、キャパシタＣ3 の記
憶情報がレジスタＲＥＧの第３エレメントＲＥＧ3 に格
納される。さらに、ｔ2 のタイミングで再びビット線対
ＢＬ、／ＢＬがプリチャージ・イコライズされた後、ワ
ード線ＷＬ4 がオンになると、メモリセルＭＣのトラン
ジスタＱ4 がオンになってキャパシタＣ4 の記憶情報が
トランジスタＱ1 〜Ｑ4 を経てビット線ＢＬに読み出さ
れ、ｔ1 のタイミングでセンスアンプＳＡが動作して読
み出し情報が増幅される。この時、ビット線対ＢＬ、／
ＢＬにはキャパシタＣ4 からの読み出し情報に準じた再
書込み電位が設定されているので、ワード線ＷＬ4 がオ
フになってトランジスタＱ4 がオフになると、キャパシ
タＣ4 の再書込みが行われる。次に、ｔ2 のタイミング
で再びビット線対ＢＬ、／ＢＬがプリチャージ・イコラ
イズされた後、制御信号線ＲＬ3 がオンになり、ｔ1 の
タイミングでセンスアンプＳＡが動作すると、前記第３
エレメントＲＥＧ3 に一時格納されていたデータにした
がってビット線対ＢＬ、／ＢＬに再書込み電位が設定さ
れる。この状態で、ワード線ＷＬ3 がオフになると、ト
ランジスタＱ3 がオフになってキャパシタＣ3 の再書込
みが行われる。同様な要領で、キャパシタＣ2 、Ｃ1 の
再書込みが順次行われる。
線対ＢＬ、／ＢＬがプリチャージ・イコライズされた状
態で、ワード線ＷＬ1 がオンになると、メモリセルＭＣ
のトランジスタＱ1 がオンになってキャパシタＣ1 の記
憶情報がトランジスタＱ1 を経てビット線ＢＬに読み出
され、ｔ1 のタイミングでセンスアンプＳＡが動作して
読み出し情報が電源振幅まで増幅される。次に、制御信
号線ＲＬ1 がオンになり、増幅されたキャパシタＣ1 の
記憶情報がレジスタＲＥＧの第１エレメントＲＥＧ1 に
格納された後に制御信号線ＲＬ1 がオフになる。次に、
ｔ2 のタイミングで再びビット線対ＢＬ、／ＢＬがプリ
チャージ・イコライズされる。そして、前記ワード線Ｗ
Ｌ1 がオンになったままの状態で、ワード線ＷＬ2 がオ
ンになると、メモリセルＭＣのトランジスタＱ2 がオン
になってキャパシタＣ2 の記憶情報がトランジスタＱ1
およびＱ2 を経てビット線ＢＬに読み出され、ｔ1 のタ
イミングでセンスアンプＳＡが動作して読み出し情報が
増幅される。次に、制御信号線ＲＬ2 がオンになり、増
幅されたキャパシタＣ2 の記憶情報がレジスタＲＥＧの
第２エレメントＲＥＧ2 に格納された後に制御信号線Ｒ
Ｌ2 がオフになる。同様な要領で、キャパシタＣ3 の記
憶情報がレジスタＲＥＧの第３エレメントＲＥＧ3 に格
納される。さらに、ｔ2 のタイミングで再びビット線対
ＢＬ、／ＢＬがプリチャージ・イコライズされた後、ワ
ード線ＷＬ4 がオンになると、メモリセルＭＣのトラン
ジスタＱ4 がオンになってキャパシタＣ4 の記憶情報が
トランジスタＱ1 〜Ｑ4 を経てビット線ＢＬに読み出さ
れ、ｔ1 のタイミングでセンスアンプＳＡが動作して読
み出し情報が増幅される。この時、ビット線対ＢＬ、／
ＢＬにはキャパシタＣ4 からの読み出し情報に準じた再
書込み電位が設定されているので、ワード線ＷＬ4 がオ
フになってトランジスタＱ4 がオフになると、キャパシ
タＣ4 の再書込みが行われる。次に、ｔ2 のタイミング
で再びビット線対ＢＬ、／ＢＬがプリチャージ・イコラ
イズされた後、制御信号線ＲＬ3 がオンになり、ｔ1 の
タイミングでセンスアンプＳＡが動作すると、前記第３
エレメントＲＥＧ3 に一時格納されていたデータにした
がってビット線対ＢＬ、／ＢＬに再書込み電位が設定さ
れる。この状態で、ワード線ＷＬ3 がオフになると、ト
ランジスタＱ3 がオフになってキャパシタＣ3 の再書込
みが行われる。同様な要領で、キャパシタＣ2 、Ｃ1 の
再書込みが順次行われる。
【００２６】このような第１実施例のＤＲＡＭによれ
ば、メモリセルＭＣの各キャパシタＣ1 〜Ｃ4 の記憶情
報は、各対応するワード線ＷＬ1 〜ＷＬ4 がオンになっ
てセンスアンプＳＡが動作した時点でＤＲＡＭチップ外
への読み出しが可能になる、つまり、４つのディジタル
情報（４ビット）が決められた順に読み出し可能にな
る。従って、ＤＲＡＭのランダムアクセス性やアクセス
タイムにある程度の制限が加わることになる。しかし、
このような制限も、実際にＤＲＡＭを設計する際に、読
み出された４ビットをビットデータをシリアル・パラレ
ル変換して×４ビット構成のＤＡＲＭを実現すれば、完
全にランダムアクセス性を保つことができる。また、シ
リアル・パラレル変換をせずに必要なデータだけ読み出
すランダムアクセスに際しては、常に読み出しノードか
ら最も遠いキャパシタまで読み出す必然性はなく、メモ
リセル内の何番目のキャパシタの情報がアクセスされて
いるかによって該当するキャパシタまで読み出してその
データを出力すればよい。
ば、メモリセルＭＣの各キャパシタＣ1 〜Ｃ4 の記憶情
報は、各対応するワード線ＷＬ1 〜ＷＬ4 がオンになっ
てセンスアンプＳＡが動作した時点でＤＲＡＭチップ外
への読み出しが可能になる、つまり、４つのディジタル
情報（４ビット）が決められた順に読み出し可能にな
る。従って、ＤＲＡＭのランダムアクセス性やアクセス
タイムにある程度の制限が加わることになる。しかし、
このような制限も、実際にＤＲＡＭを設計する際に、読
み出された４ビットをビットデータをシリアル・パラレ
ル変換して×４ビット構成のＤＡＲＭを実現すれば、完
全にランダムアクセス性を保つことができる。また、シ
リアル・パラレル変換をせずに必要なデータだけ読み出
すランダムアクセスに際しては、常に読み出しノードか
ら最も遠いキャパシタまで読み出す必然性はなく、メモ
リセル内の何番目のキャパシタの情報がアクセスされて
いるかによって該当するキャパシタまで読み出してその
データを出力すればよい。
【００２７】この場合、アクセスタイムは、選択された
キャパシタと読み出しノード（ビット線）との距離によ
って変わる。これに対応するためには、（ａ）最も遅い
アクセスタイムで仕様を規定する方法とか、（ｂ）ＤＲ
ＡＭから読み出しデータが出力するまでウェイト信号を
出力し、読み出しデータが出力したらウェイト信号を解
除する方法などが考えられる。
キャパシタと読み出しノード（ビット線）との距離によ
って変わる。これに対応するためには、（ａ）最も遅い
アクセスタイムで仕様を規定する方法とか、（ｂ）ＤＲ
ＡＭから読み出しデータが出力するまでウェイト信号を
出力し、読み出しデータが出力したらウェイト信号を解
除する方法などが考えられる。
【００２８】なお、既存のＤＲＡＭにもニブルモードの
ような４ビットシリアルアクセスの動作があり、さら
に、近年のＤＲＡＭの応用をみれば、キャッシュメモリ
との間のブロック転送や画像用データの処理、保持など
のようにシリアルアクセスで対応可能な分野が急速に拡
大しており、前記したようなシリアルアクセス性をその
まま活かすこともできる。
ような４ビットシリアルアクセスの動作があり、さら
に、近年のＤＲＡＭの応用をみれば、キャッシュメモリ
との間のブロック転送や画像用データの処理、保持など
のようにシリアルアクセスで対応可能な分野が急速に拡
大しており、前記したようなシリアルアクセス性をその
まま活かすこともできる。
【００２９】また、上記第１実施例のＤＲＡＭにおける
書込みは、前述したような再書込みのタイミングで、必
要なデータをビット線対に設定すればよい。各カラムと
データ入出力回路との間はデータ転送線によって選択的
に接続されることにより、入力データの書込みや読み出
しデータの出力側への転送が行われる。上記データ転送
線は入出力兼用でもよいし、入力用、出力用に分けても
よい。
書込みは、前述したような再書込みのタイミングで、必
要なデータをビット線対に設定すればよい。各カラムと
データ入出力回路との間はデータ転送線によって選択的
に接続されることにより、入力データの書込みや読み出
しデータの出力側への転送が行われる。上記データ転送
線は入出力兼用でもよいし、入力用、出力用に分けても
よい。
【００３０】また、制御信号線ＲＬ1 〜ＲＬ3 によりレ
ジスタのエレメントが２回目に開いてキャパシタの書込
みが終了した後にオフになるタイミングは、必ずしも図
７に示した通りでなくてもよく、ビット線対のプリチャ
ージ・イコライズが済んでからでもよい。但し、レジス
タをキャッシュメモリとして使用する場合などのよう
に、メモリセルの書込み終了後もレジスタに正確なデー
タを保存する必要がある場合には、図７のような制御信
号線ＲＬ1 〜ＲＬ3 のタイミングでレジスタのエレメン
トを閉じることが望ましい。さらに、厳密にいえば、メ
モリセルのキャパシタからの読み出し情報を格納するた
めに制御信号線ＲＬ1 〜ＲＬ3 によりレジスタのエレメ
ントを１回目に開くタイミングも、必ずしも図７に示し
た通りでなくてもよく、キャパシタからの読み出し情報
を誤りなく格納し得る限り、さらに早いタイミングでも
よい。
ジスタのエレメントが２回目に開いてキャパシタの書込
みが終了した後にオフになるタイミングは、必ずしも図
７に示した通りでなくてもよく、ビット線対のプリチャ
ージ・イコライズが済んでからでもよい。但し、レジス
タをキャッシュメモリとして使用する場合などのよう
に、メモリセルの書込み終了後もレジスタに正確なデー
タを保存する必要がある場合には、図７のような制御信
号線ＲＬ1 〜ＲＬ3 のタイミングでレジスタのエレメン
トを閉じることが望ましい。さらに、厳密にいえば、メ
モリセルのキャパシタからの読み出し情報を格納するた
めに制御信号線ＲＬ1 〜ＲＬ3 によりレジスタのエレメ
ントを１回目に開くタイミングも、必ずしも図７に示し
た通りでなくてもよく、キャパシタからの読み出し情報
を誤りなく格納し得る限り、さらに早いタイミングでも
よい。
【００３１】なお、前記した図２３のキャパシタ群の各
キャパシタの容量値の関係として、情報の読み出し順と
関係する規則を与え、情報の読み出し順に容量値が大き
くなるように設定しておくと、各キャパシタの記憶情報
を順次読み出す場合の読み出し／書込みノードの電圧変
化分が次第に減少することを緩和または防止し、それぞ
れの電圧変化分をほぼ等しくすることが可能になり、情
報の読み出し誤りを防止することができる。
キャパシタの容量値の関係として、情報の読み出し順と
関係する規則を与え、情報の読み出し順に容量値が大き
くなるように設定しておくと、各キャパシタの記憶情報
を順次読み出す場合の読み出し／書込みノードの電圧変
化分が次第に減少することを緩和または防止し、それぞ
れの電圧変化分をほぼ等しくすることが可能になり、情
報の読み出し誤りを防止することができる。
【００３２】また、上記第１実施例では、レジスタのエ
レメント数（記憶セル数）が３個の場合を示したが、エ
レメント数を４個にしてもよい。この場合には、４個の
エレメントに対応してメモリセルの４個のキャパシタの
情報を一時格納するようにする。このような４個のエレ
メントを有するレジスタは、図２４に示したようなメモ
リセルのアレイを有するＤＲＡＭにも使用することがで
き、この場合の一例を図８に示す。
レメント数（記憶セル数）が３個の場合を示したが、エ
レメント数を４個にしてもよい。この場合には、４個の
エレメントに対応してメモリセルの４個のキャパシタの
情報を一時格納するようにする。このような４個のエレ
メントを有するレジスタは、図２４に示したようなメモ
リセルのアレイを有するＤＲＡＭにも使用することがで
き、この場合の一例を図８に示す。
【００３３】図８は、図２４に示したようなメモリセル
のアレイを有する第２実施例に係るＤＲＡＭの１カラム
を抜き出し、相補的なビット線ＢＬ、／ＢＬと、１個の
メモリセルＭＣと、ビット線センスアンプＳＡと、メモ
リセルＭＣから時系列で読み出される情報を一時格納す
るレジスタＲＥＧとを示している。上記メモリセルＭＣ
は、図１中のメモリセルと比べて、直列接続されたトラ
ンジスタＱ1 〜Ｑ4 のうち第１のトランジスタＱ1 に対
して他端側の第２のトランジスタＱ4 のソースと第２の
読み出し／書込みノードＮ2 との間に第３のＭＯＳトラ
ンジスタＱ5 が接続され、この第３のトランジスタＱ5
のゲートはワード線ＷＬ5 に接続され、第２の読み出し
／書込みノードＮ2 は前記ビット線ＢＬに第１の読み出
し／書込みノードＮ1 と共通に接続されている点が異な
り、その他は同じであるので図１中と同じ符号を付して
いる。上記レジスタＲＥＧは、４個のエレメントＲＥＧ
1〜ＲＥＧ4 のゲートが対応して制御信号線ＲＬ1 〜Ｒ
Ｌ4 に接続されている。
のアレイを有する第２実施例に係るＤＲＡＭの１カラム
を抜き出し、相補的なビット線ＢＬ、／ＢＬと、１個の
メモリセルＭＣと、ビット線センスアンプＳＡと、メモ
リセルＭＣから時系列で読み出される情報を一時格納す
るレジスタＲＥＧとを示している。上記メモリセルＭＣ
は、図１中のメモリセルと比べて、直列接続されたトラ
ンジスタＱ1 〜Ｑ4 のうち第１のトランジスタＱ1 に対
して他端側の第２のトランジスタＱ4 のソースと第２の
読み出し／書込みノードＮ2 との間に第３のＭＯＳトラ
ンジスタＱ5 が接続され、この第３のトランジスタＱ5
のゲートはワード線ＷＬ5 に接続され、第２の読み出し
／書込みノードＮ2 は前記ビット線ＢＬに第１の読み出
し／書込みノードＮ1 と共通に接続されている点が異な
り、その他は同じであるので図１中と同じ符号を付して
いる。上記レジスタＲＥＧは、４個のエレメントＲＥＧ
1〜ＲＥＧ4 のゲートが対応して制御信号線ＲＬ1 〜Ｒ
Ｌ4 に接続されている。
【００３４】図９のタイミング波形は、図８のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
1 、ｔ2 は図７中と同じ意味を有する。この動作は図７
を参照して前述した動作に準じて行われるので、その詳
述は省略するが、各キャパシタＣ1 〜Ｃ4 の記憶情報を
ビット線ＢＬに順次読み出すと共にレジスタＲＥＧに格
納し、引き続いて各キャパシタＣ1 〜Ｃ4 にビット線Ｂ
Ｌの情報を順次書込むことが可能になる。この場合、メ
モリセルのトランジスタ群およびレジスタのエレメント
群のオン／オフ制御の順序を上記とは逆にすれば、各キ
ャパシタＣ4 〜Ｃ1 の記憶情報をビット線ＢＬに順次読
み出すと共にレジスタＲＥＧに格納し、引き続いて各キ
ャパシタＣ4 〜Ｃ1 にビット線ＢＬの情報を順次書き込
むことが可能になる。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
1 、ｔ2 は図７中と同じ意味を有する。この動作は図７
を参照して前述した動作に準じて行われるので、その詳
述は省略するが、各キャパシタＣ1 〜Ｃ4 の記憶情報を
ビット線ＢＬに順次読み出すと共にレジスタＲＥＧに格
納し、引き続いて各キャパシタＣ1 〜Ｃ4 にビット線Ｂ
Ｌの情報を順次書込むことが可能になる。この場合、メ
モリセルのトランジスタ群およびレジスタのエレメント
群のオン／オフ制御の順序を上記とは逆にすれば、各キ
ャパシタＣ4 〜Ｃ1 の記憶情報をビット線ＢＬに順次読
み出すと共にレジスタＲＥＧに格納し、引き続いて各キ
ャパシタＣ4 〜Ｃ1 にビット線ＢＬの情報を順次書き込
むことが可能になる。
【００３５】なお、上記各実施例において、レジスタＲ
ＥＧを４個のＳＲＡＭセルで構成すれば、このＳＲＡＭ
セルをキャッシュメモリとしてキャッシュメモリ付きＤ
ＲＡＭを実現することができる。この場合、上記各実施
例で使用されるメモリセルＭＣがシリアルアクセス性を
持つという制限が、キャッシュメモリによって大幅に補
完される。
ＥＧを４個のＳＲＡＭセルで構成すれば、このＳＲＡＭ
セルをキャッシュメモリとしてキャッシュメモリ付きＤ
ＲＡＭを実現することができる。この場合、上記各実施
例で使用されるメモリセルＭＣがシリアルアクセス性を
持つという制限が、キャッシュメモリによって大幅に補
完される。
【００３６】また、本発明で使用されるレジスタとして
は、例えば図１０あるいは図１１に示すように、図２３
あるいは図２４に示したメモリセルと同様の構成の例え
ば３個の格納エレメントを用い、制御信号線ＲＬ1 〜Ｒ
Ｌ3 あるいはＲＬ1 〜ＲＬ4 を接続するようにしてもよ
い。ここで、図２３に示したメモリセルおよび図１０に
示したレジスタを用いた場合の動作タイミング例を図１
２に示しており、図中のタイミングｔ1 、ｔ2 は図７中
と同じ意味を有する。
は、例えば図１０あるいは図１１に示すように、図２３
あるいは図２４に示したメモリセルと同様の構成の例え
ば３個の格納エレメントを用い、制御信号線ＲＬ1 〜Ｒ
Ｌ3 あるいはＲＬ1 〜ＲＬ4 を接続するようにしてもよ
い。ここで、図２３に示したメモリセルおよび図１０に
示したレジスタを用いた場合の動作タイミング例を図１
２に示しており、図中のタイミングｔ1 、ｔ2 は図７中
と同じ意味を有する。
【００３７】また、上記各実施例においては、ｔ1 のタ
イミングでセンスアンプＳＡを動作させているが、この
センスアンプＳＡの動作時にビット線対ＢＬ、／ＢＬの
充放電まで伴うとすると、１つのメモリセルＭＣの読み
出しの間にビット線対ＢＬ、／ＢＬの電位が最低７回は
電源振幅まで変化することになり、消費電力が増大する
おそれがある。そこで、図１３に示すように、センスア
ンプＳＡとビット線対ＢＬ、／ＢＬとの間にトランスフ
ァゲート（ＭＯＳトランジスタ）対ＴＧ、ＴＧを挿入し
ておき、ワード線が立ち上がることによってメモリセル
ＭＣのキャパシタの情報を読み出してレジスタＲＥＧに
格納する際は、キャパシタの情報がセンスアンプＳＡに
伝達された後は上記トランスファゲート対ＴＧ、ＴＧを
オフにしてセンスアンプＳＡを動作させるという手法を
用いることにより、ビット線対ＢＬ、／ＢＬの電位を電
源振幅まで変化させずに済ませることができる。これに
より、ビット線対ＢＬ、／ＢＬの充放電は、キャパシタ
への再書込み（または書込み）する時のみ、即ち、４回
で済ませることができ、消費電力を削減することができ
る。
イミングでセンスアンプＳＡを動作させているが、この
センスアンプＳＡの動作時にビット線対ＢＬ、／ＢＬの
充放電まで伴うとすると、１つのメモリセルＭＣの読み
出しの間にビット線対ＢＬ、／ＢＬの電位が最低７回は
電源振幅まで変化することになり、消費電力が増大する
おそれがある。そこで、図１３に示すように、センスア
ンプＳＡとビット線対ＢＬ、／ＢＬとの間にトランスフ
ァゲート（ＭＯＳトランジスタ）対ＴＧ、ＴＧを挿入し
ておき、ワード線が立ち上がることによってメモリセル
ＭＣのキャパシタの情報を読み出してレジスタＲＥＧに
格納する際は、キャパシタの情報がセンスアンプＳＡに
伝達された後は上記トランスファゲート対ＴＧ、ＴＧを
オフにしてセンスアンプＳＡを動作させるという手法を
用いることにより、ビット線対ＢＬ、／ＢＬの電位を電
源振幅まで変化させずに済ませることができる。これに
より、ビット線対ＢＬ、／ＢＬの充放電は、キャパシタ
への再書込み（または書込み）する時のみ、即ち、４回
で済ませることができ、消費電力を削減することができ
る。
【００３８】また、上記各実施例では、キャパシタＣ1
〜Ｃ4 の各他端をキャパシタプレート電位ＶPLに共通に
接続している場合を示したが、キャパシタＣ1 〜Ｃ4 の
各他端を外部から与えられる電源電位Ｖccや接地電位Ｖ
ssに共通に接続してもよく、文献； IEEE JOURNAL OF
SOLID-STATE CIRCUITS " VOL.SC-17,NO.5,p.872 OCT.19
82 " A Storage-Node-Boosted RAM with Word-Line Del
ay Compensation " に示されているような、キャパシタ
プレートをクロック動作させる技術を用いてもよい。ま
た、文献；1989 Symposium of VLSI Circuits, Digesto
f Tech.Papers, pp.101-102 " A Novel Memory Cell Ar
chitecture for High-Density DRAMs "Fig.1(b) に示さ
れているようなキャパシタ両端に転送ゲートを接続する
技術を用いてもよい。
〜Ｃ4 の各他端をキャパシタプレート電位ＶPLに共通に
接続している場合を示したが、キャパシタＣ1 〜Ｃ4 の
各他端を外部から与えられる電源電位Ｖccや接地電位Ｖ
ssに共通に接続してもよく、文献； IEEE JOURNAL OF
SOLID-STATE CIRCUITS " VOL.SC-17,NO.5,p.872 OCT.19
82 " A Storage-Node-Boosted RAM with Word-Line Del
ay Compensation " に示されているような、キャパシタ
プレートをクロック動作させる技術を用いてもよい。ま
た、文献；1989 Symposium of VLSI Circuits, Digesto
f Tech.Papers, pp.101-102 " A Novel Memory Cell Ar
chitecture for High-Density DRAMs "Fig.1(b) に示さ
れているようなキャパシタ両端に転送ゲートを接続する
技術を用いてもよい。
【００３９】また、上記各実施例では、メモリセルから
時系列で読み出される情報を一時格納する格納手段とし
てレジスタを設けたが、メモリセル１個当りのキャパシ
タ数と同数のビット線センスアンプを設けて格納手段と
兼用するようにしてもよく、その例を図１４に示す。図
１４は、本発明に係るＤＲＡＭの１カラムの模式図であ
り、相補的なビット線ＢＬ、／ＢＬと、複数個のメモリ
セルＭＣ…と、４個のビット線センスアンプＳＡ1 〜Ｓ
Ａ4 とを示しており、４個のセンスアンプＳＡ1 〜ＳＡ
4 は各対応して制御信号線φ1〜φ4 により開閉制御さ
れるトランスファゲート対ＴＧ、ＴＧを介してビット線
対ＢＬ、／ＢＬに接続されている。
時系列で読み出される情報を一時格納する格納手段とし
てレジスタを設けたが、メモリセル１個当りのキャパシ
タ数と同数のビット線センスアンプを設けて格納手段と
兼用するようにしてもよく、その例を図１４に示す。図
１４は、本発明に係るＤＲＡＭの１カラムの模式図であ
り、相補的なビット線ＢＬ、／ＢＬと、複数個のメモリ
セルＭＣ…と、４個のビット線センスアンプＳＡ1 〜Ｓ
Ａ4 とを示しており、４個のセンスアンプＳＡ1 〜ＳＡ
4 は各対応して制御信号線φ1〜φ4 により開閉制御さ
れるトランスファゲート対ＴＧ、ＴＧを介してビット線
対ＢＬ、／ＢＬに接続されている。
【００４０】図１５のタイミング波形は、図１４に示し
たＤＲＡＭのメモリセルＭＣとして例えば図２３に示し
たようなメモリセルが使用されている場合におけるセン
スアンプＳＡ1 〜ＳＡ4 ・メモリセルＭＣの動作の一例
を示しており、図中のタイミングｔ1 、ｔ2 は図７中と
同じ意味を有する。即ち、例えば制御信号線φ1 がオン
になり、ビット線対ＢＬ、／ＢＬとセンスアンプＳＡ1
とがプリチャージされた状態でワード線ＷＬ1 がオンに
なり、メモリセルＭＣのキャパシタＣ1 からの読み出し
情報がセンスアンプＳＡ1 に伝達される。次に、上記制
御信号線φ1 がオフになった後、上記センスアンプＳＡ
1 を動作させ、キャパシタＣ1 からの読み出し情報を増
幅すると同時にセンスアンプＳＡ1 にラッチする。再書
込み（または書込み）は、ビット線対ＢＬ、／ＢＬをプ
リチャージした後、該当するセンスアンプを接続し、ビ
ット線対ＢＬ、／ＢＬを所定の電位に充放電し、該当す
るワード線をオフにすることにより達成される。センス
アンプＳＡ1 〜ＳＡ4 が例えばＣＭＯＳ構成であって、
ビット線対ＢＬ、／ＢＬの電位をＶcc電源側にもＶss電
源（接地電位）側にも設定できる自由度があれば、再書
込み（または書込み）時のビット線対ＢＬ、／ＢＬのプ
リチャージは省略することも可能である。また、このセ
ンスアンプＳＡ1 〜ＳＡ4 をＳＲＡＭセルのように扱う
ことにより、キャッシュメモリの役割を担わせることも
可能である。
たＤＲＡＭのメモリセルＭＣとして例えば図２３に示し
たようなメモリセルが使用されている場合におけるセン
スアンプＳＡ1 〜ＳＡ4 ・メモリセルＭＣの動作の一例
を示しており、図中のタイミングｔ1 、ｔ2 は図７中と
同じ意味を有する。即ち、例えば制御信号線φ1 がオン
になり、ビット線対ＢＬ、／ＢＬとセンスアンプＳＡ1
とがプリチャージされた状態でワード線ＷＬ1 がオンに
なり、メモリセルＭＣのキャパシタＣ1 からの読み出し
情報がセンスアンプＳＡ1 に伝達される。次に、上記制
御信号線φ1 がオフになった後、上記センスアンプＳＡ
1 を動作させ、キャパシタＣ1 からの読み出し情報を増
幅すると同時にセンスアンプＳＡ1 にラッチする。再書
込み（または書込み）は、ビット線対ＢＬ、／ＢＬをプ
リチャージした後、該当するセンスアンプを接続し、ビ
ット線対ＢＬ、／ＢＬを所定の電位に充放電し、該当す
るワード線をオフにすることにより達成される。センス
アンプＳＡ1 〜ＳＡ4 が例えばＣＭＯＳ構成であって、
ビット線対ＢＬ、／ＢＬの電位をＶcc電源側にもＶss電
源（接地電位）側にも設定できる自由度があれば、再書
込み（または書込み）時のビット線対ＢＬ、／ＢＬのプ
リチャージは省略することも可能である。また、このセ
ンスアンプＳＡ1 〜ＳＡ4 をＳＲＡＭセルのように扱う
ことにより、キャッシュメモリの役割を担わせることも
可能である。
【００４１】図１６は、第５実施例に係るＤＲＡＭとし
て、レジスタの各エレメントＲＥＧｉにＳＲＡＭセルを
用い、かつ各エレメントＲＥＧｉとデジット線ＤＬとの
間に接続されて制御信号線ＲＬｉによりゲートが制御さ
れるトランスファゲートＴＧの他に、各エレメントＲＥ
Ｇｉと入出力線Ｉ／Ｏｉとの間にそれぞれ対応して接続
され、カラム選択線ＣＳＬによりゲートが制御されるト
ランスファゲートＴＧ2 を設けた場合を示している。こ
の第５実施例のＤＲＡＭにおいては、１カラムから４ビ
ット分のデータが一斉に読み出される。
て、レジスタの各エレメントＲＥＧｉにＳＲＡＭセルを
用い、かつ各エレメントＲＥＧｉとデジット線ＤＬとの
間に接続されて制御信号線ＲＬｉによりゲートが制御さ
れるトランスファゲートＴＧの他に、各エレメントＲＥ
Ｇｉと入出力線Ｉ／Ｏｉとの間にそれぞれ対応して接続
され、カラム選択線ＣＳＬによりゲートが制御されるト
ランスファゲートＴＧ2 を設けた場合を示している。こ
の第５実施例のＤＲＡＭにおいては、１カラムから４ビ
ット分のデータが一斉に読み出される。
【００４２】図１７は図１６のＤＲＡＭにおけるレジス
タの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセン
スアンプＳＡｉに置き換えた場合のエレメント１個分を
示しており、図１６中と同一部分には同一符号を付して
いる。
タの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセン
スアンプＳＡｉに置き換えた場合のエレメント１個分を
示しており、図１６中と同一部分には同一符号を付して
いる。
【００４３】なお、前記実施例では、セルアレイの構成
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用でき
る。
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用でき
る。
【００４４】また、前記実施例では、各センスアンプの
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードにビット線ＢＬのみが直接あるいは
間接に接続される（いわゆる、シングルエンド型センス
アンプ）構成でも本発明を適用でき、その例を図１８乃
至図２２に示す。
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードにビット線ＢＬのみが直接あるいは
間接に接続される（いわゆる、シングルエンド型センス
アンプ）構成でも本発明を適用でき、その例を図１８乃
至図２２に示す。
【００４５】図１８は、図１に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
【００４６】図１９は、図８に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
【００４７】図２０は、図１３に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデータ線／ＤＬの一端部に接続されているトラン
スファゲートＴＧ1 ´は、ビット線ＢＬと他方のセンス
アンプＳＡとの間に挿入されているトランスファゲート
ＴＧ1 による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ1 ´を介してセン
スアンプＳＡに比較基準電位Ｖｒｅｆを与えるようにし
てもよい。
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデータ線／ＤＬの一端部に接続されているトラン
スファゲートＴＧ1 ´は、ビット線ＢＬと他方のセンス
アンプＳＡとの間に挿入されているトランスファゲート
ＴＧ1 による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ1 ´を介してセン
スアンプＳＡに比較基準電位Ｖｒｅｆを与えるようにし
てもよい。
【００４８】図２１は、図１４に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１４中と同一部分には同一符号を付している。
エンド型センスアンプ構成にした場合を示しており、図
１４中と同一部分には同一符号を付している。
【００４９】図２２は、図１７に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１７中と同一部分には同一符号を付している。ここで、
トランスファゲートＴＧ1 ′は、ビット線ＢＬとセンス
アンプＳＡｉとの間に挿入されているトランスファゲー
トＴＧ1 による影響とのバランスをとるために付加され
ているが、必ずしも必要ではないので削除してもよく、
あるいは、このトランスファゲートＴＧ1 ´を介してセ
ンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるように
してもよい。
エンド型センスアンプ構成にした場合を示しており、図
１７中と同一部分には同一符号を付している。ここで、
トランスファゲートＴＧ1 ′は、ビット線ＢＬとセンス
アンプＳＡｉとの間に挿入されているトランスファゲー
トＴＧ1 による影響とのバランスをとるために付加され
ているが、必ずしも必要ではないので削除してもよく、
あるいは、このトランスファゲートＴＧ1 ´を介してセ
ンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるように
してもよい。
【００５０】また、前記実施例において、ビット線とセ
ンスアンプとの間にトランスファゲートを設ける場合に
は、複数（シングル・エンド型構造の場合）または複数
対（フォールデッド・ビット線構造またはオープン・ビ
ット線構造の場合）のビット線とトランスファゲートが
１つのセンスアンプを共有し、このトランスファゲート
の制御により複数（シングル・エンド型構造の場合）ま
たは複数対（フォールデッド・ビット線構造またはオー
プン・ビット線構造の場合）のビット線のうちの一本ま
たは一対のみが選択的にセンスアンプに接続されるよう
な構成（いわゆる、シェアード・センスアンプ方式）で
も本発明を適用できる。
ンスアンプとの間にトランスファゲートを設ける場合に
は、複数（シングル・エンド型構造の場合）または複数
対（フォールデッド・ビット線構造またはオープン・ビ
ット線構造の場合）のビット線とトランスファゲートが
１つのセンスアンプを共有し、このトランスファゲート
の制御により複数（シングル・エンド型構造の場合）ま
たは複数対（フォールデッド・ビット線構造またはオー
プン・ビット線構造の場合）のビット線のうちの一本ま
たは一対のみが選択的にセンスアンプに接続されるよう
な構成（いわゆる、シェアード・センスアンプ方式）で
も本発明を適用できる。
【００５１】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、直列接続された複数のＭＯＳトランジスタと
それらの各一端にそれぞれ一端が接続された情報記憶用
のキャパシタを備えたメモリセルのアレイを有し、この
メモリセルから時系列で読み出される情報を一時格納す
る格納手段を具備しているので、従来の１トランジスタ
・１キャパシタ型のセルを用いたＤＲＡＭよりも格段に
高い集積度を実現でき、ビット単価を大幅に低減するこ
とができる。
によれば、直列接続された複数のＭＯＳトランジスタと
それらの各一端にそれぞれ一端が接続された情報記憶用
のキャパシタを備えたメモリセルのアレイを有し、この
メモリセルから時系列で読み出される情報を一時格納す
る格納手段を具備しているので、従来の１トランジスタ
・１キャパシタ型のセルを用いたＤＲＡＭよりも格段に
高い集積度を実現でき、ビット単価を大幅に低減するこ
とができる。
【００５２】従って、磁気ディスクなどの記憶媒体の代
替として使用するために低価格で大容量のＤＲＡＭを既
存の技術で実現したい場合には好適である。しかも、メ
モリセルから時系列で読み出される情報を一時格納する
格納手段をキャッシュメモリとして用いることにより、
ＤＲＡＭ上にキャッシュメモリが搭載された複合メモリ
を実現することも可能である。
替として使用するために低価格で大容量のＤＲＡＭを既
存の技術で実現したい場合には好適である。しかも、メ
モリセルから時系列で読み出される情報を一時格納する
格納手段をキャッシュメモリとして用いることにより、
ＤＲＡＭ上にキャッシュメモリが搭載された複合メモリ
を実現することも可能である。
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中のレジスタのエレメントの一例を示す回
路図。
路図。
【図３】図１中のレジスタのエレメントの他の例を示す
回路図。
回路図。
【図４】図１中のレジスタのエレメントのさらに他の例
を示す回路図。
を示す回路図。
【図５】図４のエレメントの一具体例を示す回路図。
【図６】図４のエレメントの他の具体例を示す回路図。
【図７】図１のＤＲＡＭの動作の一例を示すタイミング
波形図。
波形図。
【図８】本発明の第２実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図９】図８のＤＲＡＭの動作の一例を示すタイミング
波形図
波形図
【図１０】本発明で使用されるレジスタの他の例を示す
回路図。
回路図。
【図１１】本発明で使用されるレジスタのさらに他の例
を示す回路図。
を示す回路図。
【図１２】図１０のレジスタを使用したＤＲＡＭの動作
の一例を示すタイミング波形図。
の一例を示すタイミング波形図。
【図１３】本発明の第３実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１４】本発明の第４実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１５】図１４のＤＲＡＭの動作の一例を示すタイミ
ング波形図。
ング波形図。
【図１６】本発明の第５実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１７】図１６のレジスタのエレメントの他の例を示
す回路図。
す回路図。
【図１８】図１の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図１９】図８の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図２０】図１３の回路をシングルエンド型センスアン
プ構成にした例を示す回路図。
プ構成にした例を示す回路図。
【図２１】図１４の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２２】図１４の回路をシングルエンド型センスアン
プ構成にした他の例を示す回路図。
プ構成にした他の例を示す回路図。
【図２３】現在提案されている半導体メモリセルの一例
を示す等価回路図。
を示す等価回路図。
【図２４】現在提案されている半導体メモリセルの他の
例を示す等価回路図。
例を示す等価回路図。
ＭＣ…メモリセル、Ｎ1 …第１の読み出し／書込みノー
ド、Ｎ2 …第２の読み出し／書込みノード、Ｑ1 〜Ｑ5
…メモリセルのＭＯＳトランジスタ、Ｃ1 〜Ｃ4 …メモ
リセルの情報記憶用のキャパシタ、ＷＬ1 〜ＷＬ5 …ワ
ード線、ＢＬ、／ＢＬ…ビット線、ＲＥＧ…レジスタ、
ＲＥＧ1 〜ＲＥＧ4 …レジスタの格納エレメント、ＲＬ
1 〜ＲＬ4 …レジスタの制御信号線、ＳＡ、ＳＡ1 〜Ｓ
Ａ4 …センスアンプ、φ1 〜φ4 …センスアンプ制御信
号線。
ド、Ｎ2 …第２の読み出し／書込みノード、Ｑ1 〜Ｑ5
…メモリセルのＭＯＳトランジスタ、Ｃ1 〜Ｃ4 …メモ
リセルの情報記憶用のキャパシタ、ＷＬ1 〜ＷＬ5 …ワ
ード線、ＢＬ、／ＢＬ…ビット線、ＲＥＧ…レジスタ、
ＲＥＧ1 〜ＲＥＧ4 …レジスタの格納エレメント、ＲＬ
1 〜ＲＬ4 …レジスタの制御信号線、ＳＡ、ＳＡ1 〜Ｓ
Ａ4 …センスアンプ、φ1 〜φ4 …センスアンプ制御信
号線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ３２１
Claims (8)
- 【請求項１】 各ゲートが対応して複数のワード線に接
続され、直列接続された複数のＭＯＳトランジスタとそ
れらの各一端にそれぞれ一端が接続された情報記憶用の
キャパシタを備えたダイナミック型メモリセルのアレイ
と、 上記メモリセルから時系列で情報が読み出されるビット
線と、 上記ビット線に接続され、このビット線に読み出される
情報を一時格納する複数ビット情報格納手段とを具備し
たことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記複数ビット情報格納手段は、前記メモリセル１
個当りのキャパシタ数より１個少ないまたは上記キャパ
シタ数と同数の格納エレメントを有するレジスタである
ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、１トランジスタ・１キャパ
シタのダイナミック型メモリセルによって構成されてい
ることを特徴とする半導体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、スタティック型メモリセル
によって構成されていることを特徴とする半導体記憶装
置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、２個のトランジスタの間に
１個のキャパシタが接続されたダイナミック型メモリセ
ルによって構成されていることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、前記複数ビット情報格納手段は、前記メモリセルと
同じ構造のメモリセルからなることを特徴とする半導体
記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、前記複数ビット情報格納手段は、前記メモリセル１
個当りのキャパシタ数と同数のセンスアンプが用いら
れ、この複数個のセンスアンプにより前記メモリセルの
キャパシタの記憶情報の読み出し／書込みを制御すると
共にデータの一時格納も行うことを特徴とする半導体記
憶装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体記憶装置において、前記ビット線とビット線セン
スアンプとの間にトランスファゲートが挿入され、この
トランスファゲートが選択的にオン／オフ制御されるこ
とにより、前記メモリセルのキャパシタからの情報読み
出しの際には上記ビット線センスアンプによる上記ビッ
ト線の充放電を行わず、再書込み（あるいは書込み）の
際のみ上記ビット線センスアンプによる上記ビット線の
充放電を行うことを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041316A JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
| KR1019910010660A KR950009389B1 (ko) | 1990-06-27 | 1991-06-26 | 반도체기억장치 |
| EP91110563A EP0463617B1 (en) | 1990-06-27 | 1991-06-26 | Semiconductor memory device |
| DE69121801T DE69121801T2 (de) | 1990-06-27 | 1991-06-26 | Halbleiterspeicheranordnung |
| US08/172,742 US5369612A (en) | 1990-06-27 | 1993-12-27 | Semiconductor memory device |
| US08/201,090 US5410505A (en) | 1990-06-27 | 1994-02-24 | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16691490 | 1990-06-27 | ||
| JP2-166914 | 1990-06-27 | ||
| JP3041316A JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212780A JPH04212780A (ja) | 1992-08-04 |
| JPH07122989B2 true JPH07122989B2 (ja) | 1995-12-25 |
Family
ID=26380902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041316A Expired - Lifetime JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5369612A (ja) |
| EP (1) | EP0463617B1 (ja) |
| JP (1) | JPH07122989B2 (ja) |
| KR (1) | KR950009389B1 (ja) |
| DE (1) | DE69121801T2 (ja) |
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| TWI596769B (zh) * | 2011-01-13 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體儲存裝置 |
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-
1991
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