JP3154843B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3154843B2 JP3154843B2 JP31720392A JP31720392A JP3154843B2 JP 3154843 B2 JP3154843 B2 JP 3154843B2 JP 31720392 A JP31720392 A JP 31720392A JP 31720392 A JP31720392 A JP 31720392A JP 3154843 B2 JP3154843 B2 JP 3154843B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型のメモ
リセルを用いた半導体記憶装置に係わり、特にメモリセ
ルが複数個直列に接続されたメモリセルユニットのアレ
イを有する半導体記憶装置に関する。
リセルを用いた半導体記憶装置に係わり、特にメモリセ
ルが複数個直列に接続されたメモリセルユニットのアレ
イを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ランダムアクセスメモリ（ＲＡ
Ｍ）の中で、特に高速性を特徴とするものとしてスタテ
ィック型ＲＡＭ（ＳＲＡＭ）が知られている。このＳＲ
ＡＭは、フリップ・フロップにスタティックにデータを
保持できるように構成されたもので、ダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）のようなリフレッシュ動作は不要で、
高速性と共に低消費電力という特徴を持つ。
Ｍ）の中で、特に高速性を特徴とするものとしてスタテ
ィック型ＲＡＭ（ＳＲＡＭ）が知られている。このＳＲ
ＡＭは、フリップ・フロップにスタティックにデータを
保持できるように構成されたもので、ダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）のようなリフレッシュ動作は不要で、
高速性と共に低消費電力という特徴を持つ。
【０００３】しかしながら、この種のＳＲＡＭを用いた
半導体記憶装置にあっては次のような問題があった。即
ち、ＳＲＡＭは１つのメモリセルが６個の素子（４トラ
ンジスタ＋２抵抗，或いは６トランジスタ）で形成され
るため、ＤＲＡＭに対して１セル当りの面積が大きい
（約４倍）。このため、ＤＲＡＭに比して大容量化が難
しく、同じメモリ容量では製造コストが高くなる。
半導体記憶装置にあっては次のような問題があった。即
ち、ＳＲＡＭは１つのメモリセルが６個の素子（４トラ
ンジスタ＋２抵抗，或いは６トランジスタ）で形成され
るため、ＤＲＡＭに対して１セル当りの面積が大きい
（約４倍）。このため、ＤＲＡＭに比して大容量化が難
しく、同じメモリ容量では製造コストが高くなる。
【０００４】
【発明が解決しようとする課題】このように従来、ＳＲ
ＡＭは高速であると言う利点があるものの、ＤＲＡＭに
対してセル面積が大きいことによりコストが高いと言う
欠点があった。
ＡＭは高速であると言う利点があるものの、ＤＲＡＭに
対してセル面積が大きいことによりコストが高いと言う
欠点があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＲＡＭを用いながら
セル面積を小さくすることができ、コストの低減及び大
容量化に寄与し得る半導体記憶装置を提供することにあ
る。
ので、その目的とするところは、ＳＲＡＭを用いながら
セル面積を小さくすることができ、コストの低減及び大
容量化に寄与し得る半導体記憶装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の骨子は、セル面
積を小さくするために、複数個のＳＲＡＭを直列に接続
してメモリセルユニットを構成することにあり、さらに
読み出し動作を安定に行うために、各メモリセルにデー
タの通過ゲートとしての機能を持たせることにある。
積を小さくするために、複数個のＳＲＡＭを直列に接続
してメモリセルユニットを構成することにあり、さらに
読み出し動作を安定に行うために、各メモリセルにデー
タの通過ゲートとしての機能を持たせることにある。
【０００７】
【０００８】即ち本発明は、スタティック型のメモリセ
ルを複数個直列接続し、データ読み出しの一端或いは両
端をビット線に接続したメモリセルユニットを構成し、
このメモリセルユニットを複数個配置してメモリセルア
レイを構成した半導体記憶装置において、メモリセルに
セルデータの保持を解除し、該セルを一時的にデータの
通過ゲートとするためのリセット端子を設けたことを特
徴とする。
ルを複数個直列接続し、データ読み出しの一端或いは両
端をビット線に接続したメモリセルユニットを構成し、
このメモリセルユニットを複数個配置してメモリセルア
レイを構成した半導体記憶装置において、メモリセルに
セルデータの保持を解除し、該セルを一時的にデータの
通過ゲートとするためのリセット端子を設けたことを特
徴とする。
【０００９】
【作用】本発明によれば、複数個のＳＲＡＭを直列に接
続しているので、ビット線とメモリセルとのコンタクト
の数を減らすことができ、これによりセル面積を小さく
することができる。また、各メモリセルにリセット端子
を設けて、データの通過ゲートとしての機能を持たせて
いるので、データの読み出しを安定に行うことが可能と
なる。
続しているので、ビット線とメモリセルとのコンタクト
の数を減らすことができ、これによりセル面積を小さく
することができる。また、各メモリセルにリセット端子
を設けて、データの通過ゲートとしての機能を持たせて
いるので、データの読み出しを安定に行うことが可能と
なる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】図１は、本発明の第１の実施例に係わる半
導体記憶装置の要部（メモリセル部）を示す回路構成図
である。本実施例では、メモリセルの直列数を４にして
１つのメモリセルユニットを構成しているが、他の数で
も可能である。
導体記憶装置の要部（メモリセル部）を示す回路構成図
である。本実施例では、メモリセルの直列数を４にして
１つのメモリセルユニットを構成しているが、他の数で
も可能である。
【００１２】メモリセルは、ｎチャネルＭＯＳトランジ
スタＱ11，Ｑ12及びｐチャネルＭＯＳトランジスタＱ1
3，Ｑ14からなるＣＭＯＳのフリップ・フロップと、ス
イッチング用のｎチャネルＭＯＳトランジスタＱ15，Ｑ
16で構成されている。そして、セルデータを保持すると
きは低電位（例えばグランド電位）となり、解除すると
きはビット線プリチャージ電位となる信号端子／ＳＮｉ
（ｉ＝０〜３）をそれぞれ有し、またセルデータを保持
するときは高電位（例えば供給電源電位）となり、解除
するときはビット線プリチャージ電位となる信号端子Ｓ
Ｐｉ（ｉ＝０〜３）をそれぞれ有している。
スタＱ11，Ｑ12及びｐチャネルＭＯＳトランジスタＱ1
3，Ｑ14からなるＣＭＯＳのフリップ・フロップと、ス
イッチング用のｎチャネルＭＯＳトランジスタＱ15，Ｑ
16で構成されている。そして、セルデータを保持すると
きは低電位（例えばグランド電位）となり、解除すると
きはビット線プリチャージ電位となる信号端子／ＳＮｉ
（ｉ＝０〜３）をそれぞれ有し、またセルデータを保持
するときは高電位（例えば供給電源電位）となり、解除
するときはビット線プリチャージ電位となる信号端子Ｓ
Ｐｉ（ｉ＝０〜３）をそれぞれ有している。
【００１３】このようなメモリセルを４個直列に接続し
てメモリセルユニットが構成されている。なお、Ｑ15，
Ｑ16のゲートには、ワード線ＷＬｉ（ｉ＝０〜３）が接
続されている。
てメモリセルユニットが構成されている。なお、Ｑ15，
Ｑ16のゲートには、ワード線ＷＬｉ（ｉ＝０〜３）が接
続されている。
【００１４】図２に、本実施例におけるメモリセルアレ
イ及びその周辺回路の構成を示す。１つのビット線対
（ＢＬｉ，／ＢＬｉ）には複数のメモリセルユニット１
１が接続され、ビット線対は信号を読み出すためのセン
スアンプ回路１２（Ｓ／Ａ）、ビット線をイコライズ及
びプリチャージするための回路１３（ＥＱＬ）、に接続
されている。ここでは省略しているが、ダミーセル，ス
ペアセルについてはユニット単位で付加すればよい。ま
た、外部への入出力線は従来と同様にできるので省略し
ている。
イ及びその周辺回路の構成を示す。１つのビット線対
（ＢＬｉ，／ＢＬｉ）には複数のメモリセルユニット１
１が接続され、ビット線対は信号を読み出すためのセン
スアンプ回路１２（Ｓ／Ａ）、ビット線をイコライズ及
びプリチャージするための回路１３（ＥＱＬ）、に接続
されている。ここでは省略しているが、ダミーセル，ス
ペアセルについてはユニット単位で付加すればよい。ま
た、外部への入出力線は従来と同様にできるので省略し
ている。
【００１５】また、この実施例では、各センスアンプ１
２にメモリセルユニット１１のデータを読み出している
間、メモリセルユニット１１のデータを一時記憶する４
ビットのレジスタ１４（一時記憶レジスタ）を接続して
いる。この一時記憶レジスタ１４は、メモリセルユニッ
ト１１と同じ構成のセルでもよいし、従来のＳＲＡＭで
もよい。また、ＤＲＡＭのセルでもよい。
２にメモリセルユニット１１のデータを読み出している
間、メモリセルユニット１１のデータを一時記憶する４
ビットのレジスタ１４（一時記憶レジスタ）を接続して
いる。この一時記憶レジスタ１４は、メモリセルユニッ
ト１１と同じ構成のセルでもよいし、従来のＳＲＡＭで
もよい。また、ＤＲＡＭのセルでもよい。
【００１６】図３に、本実施例における各信号ＷＬ，Ｓ
Ｐ，／ＳＮのタイミング図を示す。まず、メモリセルユ
ニット１１からのデータの読み出し（レジスタ１４にデ
ータを記憶する）の例を説明する。１番目のデータを読
み出すには、ビット線ＢＬをプリチャージしておきＷＬ
0 を上げる。データがセンスアンプ１２に出てきたとこ
ろで、センスアンプ１２を動作させ、一時記憶レジスタ
１４の一つのセル（ＴＲ0 ）に蓄える。その後、ＳＰ0
をプリチャージ電位（ここではＶcc／２としている）に
し、かつ／ＳＮ0 をプリチャージ電位にして、今読み出
したセルを非活性にする。次いで、センスアンプ１２を
非活性にした後、イコライズ及びプリチャージを行い、
次のデータの読み出しに備える。
Ｐ，／ＳＮのタイミング図を示す。まず、メモリセルユ
ニット１１からのデータの読み出し（レジスタ１４にデ
ータを記憶する）の例を説明する。１番目のデータを読
み出すには、ビット線ＢＬをプリチャージしておきＷＬ
0 を上げる。データがセンスアンプ１２に出てきたとこ
ろで、センスアンプ１２を動作させ、一時記憶レジスタ
１４の一つのセル（ＴＲ0 ）に蓄える。その後、ＳＰ0
をプリチャージ電位（ここではＶcc／２としている）に
し、かつ／ＳＮ0 をプリチャージ電位にして、今読み出
したセルを非活性にする。次いで、センスアンプ１２を
非活性にした後、イコライズ及びプリチャージを行い、
次のデータの読み出しに備える。
【００１７】２番目のデータを読み出すには、ＷＬ0 を
“Ｈ”にしたままＷＬ1 を“Ｈ”に上げ、１番目のセル
を通して、１番目のセルの読み出しと同様に行う。但
し、一時記憶レジスタ１４は１番目のセルのデータが蓄
えられていないセル（ＴＲ1 ）に蓄えられる。以下、３
番目，４番目も同様に行う。
“Ｈ”にしたままＷＬ1 を“Ｈ”に上げ、１番目のセル
を通して、１番目のセルの読み出しと同様に行う。但
し、一時記憶レジスタ１４は１番目のセルのデータが蓄
えられていないセル（ＴＲ1 ）に蓄えられる。以下、３
番目，４番目も同様に行う。
【００１８】メモリセルユニット１１へのデータ再書き
込み（レジスタ１４からのデータ読み出し）は、読み出
しと逆の順番で行う。まず、ビット線対をイコライズ及
びプリチャージへしておき、一時記憶レジスタ１４のセ
ル（ＴＲ3 ）から４番目のセルのデータを、センスアン
プ１２に読み出す。次いで、センスアンプ１２を動作さ
せて、メモリセルユニット１１の４番目のセルに書き込
む。その後、／ＳＮ3を“Ｌ”にし、ＳＰ3 を“Ｈ”に
してデータをラッチし、ＷＬ3 を“Ｌ”にして再書き込
みを終え、イコライズ及びプリチャージを行って、次の
データに備える。３番目，２番目，１番目のセルも同様
に行い、再書き込みを完了する。
込み（レジスタ１４からのデータ読み出し）は、読み出
しと逆の順番で行う。まず、ビット線対をイコライズ及
びプリチャージへしておき、一時記憶レジスタ１４のセ
ル（ＴＲ3 ）から４番目のセルのデータを、センスアン
プ１２に読み出す。次いで、センスアンプ１２を動作さ
せて、メモリセルユニット１１の４番目のセルに書き込
む。その後、／ＳＮ3を“Ｌ”にし、ＳＰ3 を“Ｈ”に
してデータをラッチし、ＷＬ3 を“Ｌ”にして再書き込
みを終え、イコライズ及びプリチャージを行って、次の
データに備える。３番目，２番目，１番目のセルも同様
に行い、再書き込みを完了する。
【００１９】このように本実施例によれば、フリップ・
フロップからなるメモリセルを直列接続してメモリセル
ユニット１１を構成し、かつメモリセルにセルデータの
保持を解除し、該セルを一時的に通過ゲートとして機能
させるリセット端子（ＳＰ，ＳＮ）を設けることによ
り、センスアンプ１２に近い方のメモリセルから順次デ
ータを読み出すことができ、さらにセンスアンプ１２に
遠い方のメモリセルから順次データを再書き込みするこ
とができる。そしてこの場合、ビット線とメモリセルと
のコンタクトの数を減らすことができるため、セル面積
を小さくすることができる。従って、製造コストの低減
及び大容量化をはかることができる。
フロップからなるメモリセルを直列接続してメモリセル
ユニット１１を構成し、かつメモリセルにセルデータの
保持を解除し、該セルを一時的に通過ゲートとして機能
させるリセット端子（ＳＰ，ＳＮ）を設けることによ
り、センスアンプ１２に近い方のメモリセルから順次デ
ータを読み出すことができ、さらにセンスアンプ１２に
遠い方のメモリセルから順次データを再書き込みするこ
とができる。そしてこの場合、ビット線とメモリセルと
のコンタクトの数を減らすことができるため、セル面積
を小さくすることができる。従って、製造コストの低減
及び大容量化をはかることができる。
【００２０】図４は、本発明の第２の実施例に係わる半
導体記憶装置の要部を示す回路構成図である。この実施
例に用いたメモリセルは、図７に示すようにベース電位
によってベース電流の向きが変化するｎｐｎバイポーラ
トランジスタＱ21と、ｐチャネルＭＯＳトランジスタＱ
22のトランスファゲートにより構成されている（特開平
２−１１２９号公報）。図７に示す特性のバイポーラト
ランジスタは、ベース電位が上昇するに伴い、ベース電
流の向きがベースに流れ込む方向から、ベースから流れ
出す方向に変わるベース電位（０Ｖ，0.87Ｖ）の２点で
安定点を持つため、双安定素子として２値の記憶に用い
ることができる。これは、ｐｎｐバイポーラトランジス
タと、ｎチャネルＭＯＳトランジスタのトランスファゲ
ートにより構成されていても構わない。
導体記憶装置の要部を示す回路構成図である。この実施
例に用いたメモリセルは、図７に示すようにベース電位
によってベース電流の向きが変化するｎｐｎバイポーラ
トランジスタＱ21と、ｐチャネルＭＯＳトランジスタＱ
22のトランスファゲートにより構成されている（特開平
２−１１２９号公報）。図７に示す特性のバイポーラト
ランジスタは、ベース電位が上昇するに伴い、ベース電
流の向きがベースに流れ込む方向から、ベースから流れ
出す方向に変わるベース電位（０Ｖ，0.87Ｖ）の２点で
安定点を持つため、双安定素子として２値の記憶に用い
ることができる。これは、ｐｎｐバイポーラトランジス
タと、ｎチャネルＭＯＳトランジスタのトランスファゲ
ートにより構成されていても構わない。
【００２１】本実施例では、このようなメモリセルが４
個直列に接続されてメモリセルユニットが構成されてい
る。このメモリセルユニットにおいて、各々のメモリセ
ルのＭＯＳトランジスタのゲートにはワード線ＷＬｉ
（ｉ＝０〜３）が接続され、バイポーラトランジスタの
エミッタには制御信号線ＶＥｉ（ｉ＝０〜３）が、コレ
クタには制御信号線ＶＣｉ（ｉ＝０〜３）が、それぞれ
リセット端子として接続されている。
個直列に接続されてメモリセルユニットが構成されてい
る。このメモリセルユニットにおいて、各々のメモリセ
ルのＭＯＳトランジスタのゲートにはワード線ＷＬｉ
（ｉ＝０〜３）が接続され、バイポーラトランジスタの
エミッタには制御信号線ＶＥｉ（ｉ＝０〜３）が、コレ
クタには制御信号線ＶＣｉ（ｉ＝０〜３）が、それぞれ
リセット端子として接続されている。
【００２２】図５に、本実施例におけるメモリセルアレ
イ及びその周辺回路の構成を示す。これは、解放型ビッ
ト線構成で配置されている。第１の実施例と同様に、ビ
ット線対（ＢＬｉ，／ＢＬｉ）には複数のメモリセルユ
ニット２１が接続され、ビット線対は、センスアンプ回
路２２（Ｓ／Ａ），イコライズ及びプリチャージするた
めの回路２３（ＥＱＬ）に接続され、さらにセンスアン
プ回路２２には４ビットのレジスタ２４（一時記憶レジ
スタ）も接続されている。
イ及びその周辺回路の構成を示す。これは、解放型ビッ
ト線構成で配置されている。第１の実施例と同様に、ビ
ット線対（ＢＬｉ，／ＢＬｉ）には複数のメモリセルユ
ニット２１が接続され、ビット線対は、センスアンプ回
路２２（Ｓ／Ａ），イコライズ及びプリチャージするた
めの回路２３（ＥＱＬ）に接続され、さらにセンスアン
プ回路２２には４ビットのレジスタ２４（一時記憶レジ
スタ）も接続されている。
【００２３】図６に、本実施例における各信号ＷＬ，Ｖ
Ｅ，ＶＣのタイミング図を示す。ＶＣｉ（ｉ＝０〜３）
は電源電位Ｖccにしておく。まず、メモリセルユニット
２１からのデータの読み出し（レジスタ２４にデータを
記憶する）の例を説明する。１番目のデータを読み出す
には、ビット線ＢＬをプリチャージしておきＷＬ0 を下
げる。データがセンスアンプ２２に出てきたところで、
センスアンプ２２を動作させ、一時記憶レジスタ２４の
一つのセル（ＴＲ0 ）に蓄える。その後、ＶＥ0 を
“Ｈ”にして、ベースとエミッタの接合を逆バイアスに
する。このようにすることにより、このベース端子は高
インピーダンスの状態になるため、セルは非活性にな
る。次いで、センスアンプ２２を非活性にした後、イコ
ライズ及びプリチャージを行い、次のデータの読み出し
に備える。
Ｅ，ＶＣのタイミング図を示す。ＶＣｉ（ｉ＝０〜３）
は電源電位Ｖccにしておく。まず、メモリセルユニット
２１からのデータの読み出し（レジスタ２４にデータを
記憶する）の例を説明する。１番目のデータを読み出す
には、ビット線ＢＬをプリチャージしておきＷＬ0 を下
げる。データがセンスアンプ２２に出てきたところで、
センスアンプ２２を動作させ、一時記憶レジスタ２４の
一つのセル（ＴＲ0 ）に蓄える。その後、ＶＥ0 を
“Ｈ”にして、ベースとエミッタの接合を逆バイアスに
する。このようにすることにより、このベース端子は高
インピーダンスの状態になるため、セルは非活性にな
る。次いで、センスアンプ２２を非活性にした後、イコ
ライズ及びプリチャージを行い、次のデータの読み出し
に備える。
【００２４】２番目のデータを読み出すには、ＷＬ0 を
“Ｌ”にしたままＷＬ1 を“Ｌ”に下げ、１番目のセル
を通して、１番目のセルの読み出しと同様に行う。但
し、一時記憶レジスタ２４は１番目のセルのデータが蓄
えられていないセル（ＴＲ1 ）に蓄えられる。以下、３
番目，４番目も同様に行う。
“Ｌ”にしたままＷＬ1 を“Ｌ”に下げ、１番目のセル
を通して、１番目のセルの読み出しと同様に行う。但
し、一時記憶レジスタ２４は１番目のセルのデータが蓄
えられていないセル（ＴＲ1 ）に蓄えられる。以下、３
番目，４番目も同様に行う。
【００２５】メモリセルユニット２１へのデータ再書き
込み（レジスタ２４からのデータ読み出し）は、読み出
しと逆の順番で行う。まず、ビット線対をイコライズ及
びプリチャージしておき、一時記憶レジスタ２４のセル
（ＴＲ3 ）から４番目のセルのデータを、センスアンプ
２２に読み出す。次いで、センスアンプ２２を動作させ
て、メモリセルユニット２１の４番目のセルに書き込
む。その後、ＶＥ3 を“Ｌ”にしてデータをラッチし、
ＷＬ3 を“Ｈ”にして再書き込みを終え、イコライズ及
びプリチャージを行って、次のデータに備える。３番
目，２番目，１番目のセルも同様に行い、再書き込みを
完了する。
込み（レジスタ２４からのデータ読み出し）は、読み出
しと逆の順番で行う。まず、ビット線対をイコライズ及
びプリチャージしておき、一時記憶レジスタ２４のセル
（ＴＲ3 ）から４番目のセルのデータを、センスアンプ
２２に読み出す。次いで、センスアンプ２２を動作させ
て、メモリセルユニット２１の４番目のセルに書き込
む。その後、ＶＥ3 を“Ｌ”にしてデータをラッチし、
ＷＬ3 を“Ｈ”にして再書き込みを終え、イコライズ及
びプリチャージを行って、次のデータに備える。３番
目，２番目，１番目のセルも同様に行い、再書き込みを
完了する。
【００２６】このように本実施例によれば、第１の実施
例と同様に、ビット線とメモリセルとのコンタクトの数
を減らすことができるため、セル面積を小さくして製造
コストの低減及び大容量化をはかることができる。しか
も、１つのメモリセルをバイポーラトランジスタとＭＯ
Ｓトランジスタの２つの素子で形成しているので、第１
の実施例以上にセル面積の縮小をはかることができる。
例と同様に、ビット線とメモリセルとのコンタクトの数
を減らすことができるため、セル面積を小さくして製造
コストの低減及び大容量化をはかることができる。しか
も、１つのメモリセルをバイポーラトランジスタとＭＯ
Ｓトランジスタの２つの素子で形成しているので、第１
の実施例以上にセル面積の縮小をはかることができる。
【００２７】また、第１及び第２の実施例では、セルに
リセット端子を設けているが、これはなくてもよい。そ
の場合、読出しの際にビット線を中間電位（プリチャー
ジ電位）にしたままワード線を上げ、その後にプリチャ
ージを解除することにより可能となる。
リセット端子を設けているが、これはなくてもよい。そ
の場合、読出しの際にビット線を中間電位（プリチャー
ジ電位）にしたままワード線を上げ、その後にプリチャ
ージを解除することにより可能となる。
【００２８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、メモリセルとしてＳＲ
ＡＭを用いたが、ＤＲＡＭや不揮発性メモリに本発明を
適用することもできる。また、メモリセルを直列接続す
る個数、ビット線に接続するメモリセルユニットの数等
は、仕様に応じて適宜変更可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
れるものではない。実施例では、メモリセルとしてＳＲ
ＡＭを用いたが、ＤＲＡＭや不揮発性メモリに本発明を
適用することもできる。また、メモリセルを直列接続す
る個数、ビット線に接続するメモリセルユニットの数等
は、仕様に応じて適宜変更可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、複
数個のスタティック型メモリセルを直列に接続してメモ
リセルユニットを構成することにより、ビット線とメモ
リセルとのコンタクトの数を減らしてセル面積を小さく
することができる。しかも、各メモリセルにリセット端
子を設けてデータの通過ゲートとしての機能を持たせる
ことにより、読み出し動作を安定に行うことができる。
従って、ＳＲＡＭを用いながらセル面積を小さくするこ
とができ、コストの低減及び大容量化に寄与し得る半導
体記憶装置を実現することが可能となる。
数個のスタティック型メモリセルを直列に接続してメモ
リセルユニットを構成することにより、ビット線とメモ
リセルとのコンタクトの数を減らしてセル面積を小さく
することができる。しかも、各メモリセルにリセット端
子を設けてデータの通過ゲートとしての機能を持たせる
ことにより、読み出し動作を安定に行うことができる。
従って、ＳＲＡＭを用いながらセル面積を小さくするこ
とができ、コストの低減及び大容量化に寄与し得る半導
体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置の要部を
示す回路構成図。
示す回路構成図。
【図２】第１の実施例のメモリセルアレイ及びその周辺
回路を示す回路構成図。
回路を示す回路構成図。
【図３】第１の実施例における動作タイミングを示す信
号波形図。
号波形図。
【図４】第２の実施例に係わる半導体記憶装置の要部を
示す回路構成図。
示す回路構成図。
【図５】第２の実施例のメモリセルアレイ及びその周辺
回路を示す回路構成図。
回路を示す回路構成図。
【図６】第２の実施例における動作タイミングを示す信
号波形図。
号波形図。
【図７】第２の実施例のメモリセルのバイポーラトラン
ジスタの特性を示す図。
ジスタの特性を示す図。
１１，２１…メモリセルユニット １２，２２…センスアンプ回路 １３，２３…イコライズ回路 １４，２４…一時記憶レジスタ Ｑ11〜Ｑ14，Ｑ22…ＭＯＳトランジスタ Ｑ21…バイポーラトランジスタ
Claims (3)
- 【請求項１】スタティック型のメモリセルを複数個直列
接続し、データ読み出しの一端或いは両端をビット線に
接続したメモリセルユニットを構成し、このメモリセル
ユニットを複数個配置してメモリセルアレイを構成した
半導体記憶装置であって、 前記メモリセルは、セルデータの保持を解除し、該セル
を一時的にデータの通過ゲートとするリセット端子を有
することを特徴とする半導体記憶装置。 - 【請求項２】前記メモリセルは、フリップ・フロップか
らなる素子、又はベース電位によってベース電流の向き
が変化するバイポーラトランジスタのベースにスイッチ
ング用のＭＯＳトランジスタを接続した素子であること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記メモリセルユニット内のデータを読み
出している間、一時的に該メモリセルユニット内のデー
タを蓄えておくレジスタを有することを特徴とする請求
項１又は２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31720392A JP3154843B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体記憶装置 |
| US08/502,947 US5715192A (en) | 1992-11-26 | 1995-07-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31720392A JP3154843B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06162778A JPH06162778A (ja) | 1994-06-10 |
| JP3154843B2 true JP3154843B2 (ja) | 2001-04-09 |
Family
ID=18085616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31720392A Expired - Fee Related JP3154843B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5715192A (ja) |
| JP (1) | JP3154843B2 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3350045B2 (ja) * | 1990-10-11 | 2002-11-25 | 株式会社日立製作所 | 半導体記憶装置 |
-
1992
- 1992-11-26 JP JP31720392A patent/JP3154843B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-17 US US08/502,947 patent/US5715192A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06162778A (ja) | 1994-06-10 |
| US5715192A (en) | 1998-02-03 |
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